JP2015059912A - センサ出力検出回路及び逆流防止方法 - Google Patents
センサ出力検出回路及び逆流防止方法 Download PDFInfo
- Publication number
- JP2015059912A JP2015059912A JP2013195598A JP2013195598A JP2015059912A JP 2015059912 A JP2015059912 A JP 2015059912A JP 2013195598 A JP2013195598 A JP 2013195598A JP 2013195598 A JP2013195598 A JP 2013195598A JP 2015059912 A JP2015059912 A JP 2015059912A
- Authority
- JP
- Japan
- Prior art keywords
- output
- power supply
- unit
- pmos transistor
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 title claims abstract description 66
- 230000002265 prevention Effects 0.000 title claims abstract description 46
- 238000000034 method Methods 0.000 title claims description 8
- 230000003321 amplification Effects 0.000 claims description 2
- 230000000903 blocking effect Effects 0.000 claims description 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 description 10
- 230000004044 response Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Abstract
Description
センサ出力の検出結果を出力するセンサ出力検出回路であって、
前記センサ出力を増幅する増幅部と、
前記増幅部の出力が所定値以上であることを検出する第1のコンパレータと、
前記第1のコンパレータの出力先に第1の出力部と第2の出力部のいずれか一方を選択する選択部と、
前記第1の出力部の出力が入力されるインバータ回路と、
前記インバータ回路の出力がゲートに入力され、ソースが高電源電位部に接続されたPMOSトランジスタと、
前記第2の出力部の出力がゲートに入力され、ソースが低電源電位部に接続されたNMOSトランジスタと、
前記PMOSトランジスタのドレインと前記NMOSトランジスタのドレインとが接続され、前記検出結果を出力する出力ノード部と、
前記出力ノード部から前記高電源電位部に流れる逆流電流を防止する逆流防止回路とを備え、
前記逆流防止回路は、
前記選択部の出力に基づいて、前記高電源電位部の電源電圧と前記出力ノード部の出力電圧とを比較する第2のコンパレータと、
前記電源電圧が前記出力電圧よりも高いとき、前記PMOSトランジスタのバックゲートを前記高電源電位部に接続する第1のスイッチと、
前記出力電圧が前記電源電圧よりも高いとき、前記PMOSトランジスタのバックゲートを前記出力ノード部に接続する第2のスイッチと、
前記第2のコンパレータの出力に基づいて、前記PMOSトランジスタのゲート−ドレイン間をオンする第3のスイッチと、
前記第2のコンパレータの出力に基づいて、前記インバータ回路と前記高電源電位部との間を遮断する第4のスイッチとを有する、ことを特徴とする、センサ出力検出回路が提供される。
ソースが高電源電位部に接続されたPMOSトランジスタのドレインと、ソースが低電源電位部に接続されたNMOSトランジスタのドレインとが接続された出力ノード部から、前記高電源電位部に流れる逆流電流を防止する逆流防止方法であって、
センサ出力が所定の閾値以上であることを検出するコンパレータの出力先に、第1の出力部と第2の出力部のいずれか一方を選択する工程と、
前記出力先に前記第1の出力部が選択された場合、前記第1の出力部の出力をインバータ回路に入力し、前記インバータ回路の出力を前記PMOSトランジスタのゲートに入力する工程と、
前記出力先に前記第2の出力部が選択された場合、前記第2の出力部の出力を前記NMOSトランジスタのゲートに入力する工程と、
前記出力先の選択結果に基づいて、前記高電源電位部の電源電圧と前記出力ノード部の出力電圧とを比較する工程と、
前記電源電圧と前記出力電圧との比較結果に基づいて、前記PMOSトランジスタのバックゲートを前記高電源電位部と前記出力ノード部のうち高い電圧の方に接続する工程と、
前記比較結果に基づいて、前記PMOSトランジスタのゲート−ドレイン間をオンする工程と、
前記比較結果に基づいて、前記インバータ回路と前記高電源電位部との間を遮断する工程とを有する、ことを特徴とする、逆流防止方法が提供される。
3,20,24 Pチャネル型MOSトランジスタ(PMOSトランジスタ)
4,21,25 Nチャネル型MOSトランジスタ(NMOSトランジスタ)
5 出力段
6 電源
7 負荷
11 MRセンサ
14 アンプ(増幅部の例)
15 コンパレータ(第1のコンパレータの例)
16 セレクタ(選択部の例)
17 第1の出力部
18 第2の出力部
19 インバータ回路
22,26,36 接続点
23 出力段
27 OUT電位部(出力ノード部の例)
28 VDD電位部(高電源電位部の例)
29 コンパレータ(第2のコンパレータの例)
32 スイッチ(第1のスイッチの例)
33 スイッチ(第2のスイッチの例)
34 スイッチ(第3のスイッチの例)
35 スイッチ(第4のスイッチの例)
40 逆流防止回路
100 センサ出力検出回路
Claims (9)
- センサ出力の検出結果を出力するセンサ出力検出回路であって、
前記センサ出力を増幅する増幅部と、
前記増幅部の出力が所定値以上であることを検出する第1のコンパレータと、
前記第1のコンパレータの出力先に第1の出力部と第2の出力部のいずれか一方を選択する選択部と、
前記第1の出力部の出力が入力されるインバータ回路と、
前記インバータ回路の出力がゲートに入力され、ソースが高電源電位部に接続されたPMOSトランジスタと、
前記第2の出力部の出力がゲートに入力され、ソースが低電源電位部に接続されたNMOSトランジスタと、
前記PMOSトランジスタのドレインと前記NMOSトランジスタのドレインとが接続され、前記検出結果を出力する出力ノード部と、
前記出力ノード部から前記高電源電位部に流れる逆流電流を防止する逆流防止回路とを備え、
前記逆流防止回路は、
前記選択部の出力に基づいて、前記高電源電位部の電源電圧と前記出力ノード部の出力電圧とを比較する第2のコンパレータと、
前記電源電圧が前記出力電圧よりも高いとき、前記PMOSトランジスタのバックゲートを前記高電源電位部に接続する第1のスイッチと、
前記出力電圧が前記電源電圧よりも高いとき、前記PMOSトランジスタのバックゲートを前記出力ノード部に接続する第2のスイッチと、
前記第2のコンパレータの出力に基づいて、前記PMOSトランジスタのゲート−ドレイン間をオンする第3のスイッチと、
前記第2のコンパレータの出力に基づいて、前記インバータ回路と前記高電源電位部との間を遮断する第4のスイッチとを有する、ことを特徴とする、センサ出力検出回路。 - 前記逆流防止回路が前記逆流電流を防止することの許否が、前記第1の出力部と前記第2の出力部のどちらが前記第1のコンパレータの出力先に選択されるかによって決定される、請求項1に記載のセンサ出力検出回路。
- 前記逆流防止回路が前記逆流電流を防止することは、前記第2の出力部が前記第1のコンパレータの出力先に選択された場合に許可される、請求項2に記載のセンサ出力検出回路。
- 前記出力電圧が前記電源電圧以上である場合、
前記PMOSトランジスタのバックゲートは、前記高電源電位部に接続されず、
前記第2のスイッチは、前記PMOSトランジスタのバックゲートを前記出力ノード部に接続し、
前記第3のスイッチは、前記PMOSトランジスタのゲート‐ドレイン間をオンし、
前記第4のスイッチは、前記インバータ回路と前記高電源電位部との間を遮断する、請求項3に記載のセンサ出力検出回路。 - 前記逆流防止回路が前記逆流電流を防止することは、前記第1の出力部が前記第1のコンパレータの出力先に選択された場合に禁止される、請求項2から4のいずれか一項に記載のセンサ出力検出回路。
- 前記逆流防止回路が前記逆流電流を防止することが禁止された場合、
前記PMOSトランジスタのバックゲートが前記高電源電位部に接続され、
前記PMOSトランジスタのゲート‐ドレイン間がオフされ、
前記インバータ回路と前記高電源電位部との間が接続される、請求項5に記載のセンサ出力検出回路。 - 前記第1の出力部が前記第1のコンパレータの出力先に選択された場合、前記第2のコンパレータの出力は、前記逆流防止回路が前記逆流電流を防止することを禁止するレベルに固定される、請求項5又は6に記載のセンサ出力検出回路。
- 前記第4のスイッチは、前記高電源電位部に接続されたドレインと、前記インバータ回路に接続されたバックゲート及びソースを有するPMOSトランジスタである、請求項1から7のいずれか一項に記載のセンサ出力検出回路。
- ソースが高電源電位部に接続されたPMOSトランジスタのドレインと、ソースが低電源電位部に接続されたNMOSトランジスタのドレインとが接続された出力ノード部から、前記高電源電位部に流れる逆流電流を防止する逆流防止方法であって、
センサ出力が所定の閾値以上であることを検出するコンパレータの出力先に、第1の出力部と第2の出力部のいずれか一方を選択する工程と、
前記出力先に前記第1の出力部が選択された場合、前記第1の出力部の出力をインバータ回路に入力し、前記インバータ回路の出力を前記PMOSトランジスタのゲートに入力する工程と、
前記出力先に前記第2の出力部が選択された場合、前記第2の出力部の出力を前記NMOSトランジスタのゲートに入力する工程と、
前記出力先の選択結果に基づいて、前記高電源電位部の電源電圧と前記出力ノード部の出力電圧とを比較する工程と、
前記電源電圧と前記出力電圧との比較結果に基づいて、前記PMOSトランジスタのバックゲートを前記高電源電位部と前記出力ノード部のうち高い電圧の方に接続する工程と、
前記比較結果に基づいて、前記PMOSトランジスタのゲート−ドレイン間をオンする工程と、
前記比較結果に基づいて、前記インバータ回路と前記高電源電位部との間を遮断する工程とを有する、ことを特徴とする、逆流防止方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013195598A JP6409263B2 (ja) | 2013-09-20 | 2013-09-20 | センサ出力検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013195598A JP6409263B2 (ja) | 2013-09-20 | 2013-09-20 | センサ出力検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015059912A true JP2015059912A (ja) | 2015-03-30 |
JP6409263B2 JP6409263B2 (ja) | 2018-10-24 |
Family
ID=52817552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013195598A Active JP6409263B2 (ja) | 2013-09-20 | 2013-09-20 | センサ出力検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6409263B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006034033A (ja) * | 2004-07-20 | 2006-02-02 | Ricoh Co Ltd | スイッチングレギュレータ、スイッチングレギュレータを使用した電源回路及びスイッチングレギュレータを使用した二次電池の充電回路 |
JP2006311201A (ja) * | 2005-04-28 | 2006-11-09 | Nec Electronics Corp | バッファ回路 |
US20090033324A1 (en) * | 2007-07-30 | 2009-02-05 | Takuya Tomida | Magnetic field detecting apparatus |
-
2013
- 2013-09-20 JP JP2013195598A patent/JP6409263B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006034033A (ja) * | 2004-07-20 | 2006-02-02 | Ricoh Co Ltd | スイッチングレギュレータ、スイッチングレギュレータを使用した電源回路及びスイッチングレギュレータを使用した二次電池の充電回路 |
JP2006311201A (ja) * | 2005-04-28 | 2006-11-09 | Nec Electronics Corp | バッファ回路 |
US20090033324A1 (en) * | 2007-07-30 | 2009-02-05 | Takuya Tomida | Magnetic field detecting apparatus |
JP2009031225A (ja) * | 2007-07-30 | 2009-02-12 | Panasonic Corp | 磁界検出装置 |
Also Published As
Publication number | Publication date |
---|---|
JP6409263B2 (ja) | 2018-10-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7005908B2 (en) | Voltage level shift circuit and power supply detection circuit | |
US7385433B2 (en) | Analog switch with reduced parasitic bipolar transistor injection | |
EP2293446B1 (en) | Coupling circuit, driver circuit and method for controlling a coupling circuit | |
JP4981267B2 (ja) | 過熱検出回路 | |
KR101445424B1 (ko) | 검출 회로 및 센서 장치 | |
US7466172B2 (en) | Supply voltage level detector | |
JP2010003982A (ja) | 電気回路 | |
JP2010166184A (ja) | 電源電圧監視回路、および該電源電圧監視回路を備える電子回路 | |
JP4882710B2 (ja) | 負荷駆動装置の故障検出装置および負荷駆動用ic | |
JP2010193036A (ja) | コンパレータ回路 | |
JP4920305B2 (ja) | 過熱検出回路および該過熱検出回路を内蔵した半導体装置および電子機器 | |
JP2005291865A (ja) | 電源電圧監視回路 | |
JP6321411B2 (ja) | 電圧検出回路 | |
US20120212866A1 (en) | Output driver | |
JP6648895B2 (ja) | 出力回路 | |
JP6409263B2 (ja) | センサ出力検出回路 | |
JP5387420B2 (ja) | 断線検出回路 | |
JP6330571B2 (ja) | 半導体装置 | |
JP6378230B2 (ja) | 半導体装置 | |
US6992489B2 (en) | Multiple voltage level detection circuit | |
US11598794B2 (en) | Power detection circuit | |
US7576575B2 (en) | Reset signal generator in semiconductor device | |
JP2018169912A (ja) | ボルテージレギュレータ | |
JP6332601B2 (ja) | 半導体集積回路装置 | |
JP2003124811A (ja) | クランプ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160810 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170517 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170530 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170728 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180109 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180308 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180828 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180910 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6409263 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |