JP6330571B2

JP6330571B2 - 半導体装置

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Publication number: JP6330571B2
Application number: JP2014166871A
Authority: JP
Inventors: 浩志鳶坂
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2014-08-19
Filing date: 2014-08-19
Publication date: 2018-05-30
Anticipated expiration: 2034-08-19
Also published as: JP2016046543A

Description

この発明は、半導体装置に関する。

自動車などの車両に搭載するソレノイドバルブなど誘導負荷を駆動する場合に、各種保護回路を内蔵したハイサイド型ＩＰＳ（ＩｎｔｅｌｌｉｇｅｎｔＰｏｗｅｒＳｗｉｔｃｈ）が用いられることが多い。この場合、負荷開放（断線）を検出することが必要になる。

図４および図５は、ハイサイド型ＩＰＳ５００の要部構成図である。図４はブロック図である。図５は図４の要部詳細図である。

図４において、ハイサイド型ＩＰＳ５００は、内部電源回路５１、レベルシフト回路５２、負荷開放検出回路５３、過電流保護回路５４、低電圧検出回路５５、短絡電流保護回路５６、過熱保護回路５７およびコントロール・ロジック５８を備える。出力段ＮＭＯＳ５９（ＮチャネルＭＯＳＦＥＴ）、定電流素子６０、ＮＭＯＳとＮＭＯＳと並列に接続されたダイオードで構成されるＳＴ回路６１を備える。

尚、図中の符号のＶＣＣは電源電圧端子および電源電圧値（ＶＣＣ電圧値ともいう）、ＩＮは入力端子および入力信号、ＳＴはＳＴ端子およびＳＴ信号、ＧＮＤはＧＮＤ端子および接地電位、ＯＵＴは出力端子および出力電圧値（ＯＵＴ電圧値ともいう）を表す。また、前記の出力段ＮＭＯＳ５９はセンスＭＯＳ５９ａを有し、センスＭＯＳ５９ａは電流測定部５９ｂに接続する。

図５において、図４の内部電源回路５１は低電圧電源回路であるＶＤＤ１回路７１、高電圧電源回路であるＶＤＤ２回路７２、接地電圧を出力するＧＮＤ１回路７３、接地電圧より高い基準電圧を出力するＧＮＤ２回路７４およびＧＮＤ３回路７５を備える。ＧＮＤ１回路７３からは接地電位であるＧＮＤ電圧値が出力される。ＧＮＤ２回路７４およびＧＮＤ３回路７５からは例えば、８Ｖ程度の第２ＧＮＤ電圧値および第３ＧＮＤ電圧値が出力される。ＩＮ回路７８は入力端子ＩＮから入力信号を受けて、コントロール・ロジック回路５８へ出力信号を伝送する。

レベルシフト回路５２は、発振回路７６と発振回路７６から発振信号が入力されるチャージポンプ回路７７を備え、低電位信号を高電位信号へ、また高電位信号を低電位信号に変換する回路である。前記の発振回路７６とチャージポンプ回路７７はＶＤＤ２回路７２から出力されるＶＤＤ２電圧値とＧＮＤ３回路７５から出力されるＧＮＤ３電圧値が入力されて動作する。

ハイサイド型ＩＰＳ５００は、出力段ＮＭＯＳ５９を搭載し、電源電圧端子ＶＣＣと出力端子ＯＵＴ間に定電流素子６０を備える。この定電流素子６０から出力端子ＯＵＴを介して負荷９５（図７参照）に例えば数百μＡ程度の定電流（ＩＯＨ電流ともいう）を流すことで、負荷開放検出回路５３において負荷開放の有無を検出する。前記の定電流素子６０は負荷開放検出手段の一部である。

図６は、ハイサイド型ＩＰＳ５００の起動時の動作を説明する回路図である。ここでは、ＶＤＤ２回路７２、ＧＮＤ３回路７５、チャージポンプ回路７７、定電流素子６０で構成される回路で説明する。図中の符号の８８はゲートとドレインが接続したＮＭＯＳ群、８９は第４ＰＭＯＳ、９０はゲートとソースが接続した第２ｄｅｐ−ＮＭＯＳ、９１，９２，９３は第１、第２、第３ダイオードである。

ハイサイド型ＩＰＳ５００の入力信号がＨ（ハイレベル）になると、第１ＰＭＯＳ８１のゲートにオン信号が印加され、第１ＰＭＯＳ８１がオン状態になる。また、第１ｄｅｐ−ＮＭＯＳ８２が定電流素子として動作して、第１ＮＭＯＳ８３のゲートの電圧値が上昇し第１ＮＭＯＳ８３がソースフォロア動作をすることにより第１経路８３ａが形成される。第１経路８３ａの形成は、ＯＵＴ電圧値である第２ＶＤＤ電圧値上昇させる。また、前記の状態では第２ＰＭＯＳ８４はＯＮ状態にあり、第３ＰＭＯＳ８５はＯＦＦ状態にある。そのため、チャージポンプ回路７７は動作せず出力段ＮＭＯＳ５９のスイッチングは行われない。尚、前記のＰＭＯＳはＰチャネルＭＯＳＦＥＴ、ＮＭＯＳはｎチャネルＭＯＳＦＥＴである。

ＯＵＴ電圧値が十分上昇すると、第２ＰＭＯＳ８４がＯＦＦし、第３ＰＭＯＳ８５がＯＮする。

第３ＰＭＯＳ８５がＯＮすると、第２経路８６によりＶＤＤ２電圧値はＶＣＣ電圧値となり、各検出回路および各保護回路の電源電圧であるＶＤＤ２電圧値はＶＣＣ電圧値となる。

また、ＧＮＤ３電圧値に関してもＯＵＴ電圧値の上昇に伴い上昇し、ＧＮＤ３電圧値は所定の電圧値、例えば８Ｖの電圧、に立ち上がる。その結果、ＶＣＣ電圧とＧＮＤ３電圧値である例えば８Ｖがチャージポンプ回路７７に印加され、チャージポンプ回路７７は適正なＶＣＣ電圧値（８Ｖ〜１６Ｖ）で動作を開始する。このチャージポンプ回路７７を動作させるＶＤＤ２電圧は出力段ＭＯＳ５９(図４参照)のゲートに供給され、出力段ＭＯＳ５９は動作状態になる。

また、特許文献１では、ローサイド型ＩＰＳを用いて、周囲温度条件による熱故障を防止することができる半導体リレーについて開示されている。

特開２００１−１８９６５０号公報

負荷９５の開放状態の判断は第１ＰＭＯＳ８１をオフさせ、定電流素子６０から負荷９５に定電流Ｉｏと等しいＩＯＨを流して行う。

第１ＰＭＯＳ８１のオフ時において、負荷開放状態ではＯＵＴ電圧値は高くなる。ＯＵＴ電圧値が所定電圧値より大きい値になと、図７で示すように、第３経路８７が形成される。よって、定電流素子６０から流れ出る定電流Ｉｏは矢印のようなバイパス電流Ｉｂに分岐して流れる。負荷抵抗９６が大きくならないにも拘らず、負荷９５に流れるＩＯＨ電流は小さくなる。図７において、このバイパス電流Ｉｂが流れるのは、ＯＵＴ電圧値がＶＣＣ電圧値から７Ｖ引いた値より大きい場合である。例えば、ＶＣＣが８ＶではＯＵＴ電圧が１Ｖ超のときである。また、ＶＣＣが１３ＶでＯＵＴ電圧が６Ｖ超のときである。また、ＶＣＣ＝１６ＶでＯＵＴ電圧が９Ｖ超のときである。この７Ｖという電圧値は、ＶＤＤ２回路７２とＧＮＤ３回路７５の回路定数により決まる値である。前記した７Ｖという電圧値は第３経路８７の回路条件により異なる。このバイパス電流Ｉｂが流れると負荷９０に流れるＩＯＨ電流は減少する。尚、バイパス電流ＩｂはＯＵＴ端子に接続する配線９１ａを介してＶＤＤ２回路７２に定電流素子６０から流れる電流である。

つぎに、負荷開放状態をどのように判断するかについて説明する。負荷９５に替えて図示しない可変電圧電源を接続し、可変電圧をＯＵＴ端子に印加する。ＳＴ端子（図４参照）がＬからＨに変わるまで可変電圧を上昇させる。ＳＴ端子がＬからＨに変わるときの可変電圧電源に流れ込むＩＯＨ電流とＯＵＴ電圧を測定する。このときのＯＵＴ電圧は負荷開放検出ＯＵＴ電圧と称せられ、この計測された負荷開放検出ＯＵＴ電圧値をＩＯＨ電流値で割った値を負荷開放検出値（＝ＲＬＯＰＥＮ値）として求める。このＲＬＯＰＥＮ値は前記のＯＵＴ電圧値がほぼ一定（例えば、２Ｖ）であるので、前記のＩＯＨ電流値が減少すると大きくなる。

実負荷（インダクタンス負荷）をＯＵＴ端子に接続した場合もＳＴ端子の信号がＬからＨに変わった場合に負荷開放と判断する。

図８は、ＶＣＣ電圧値とＩＯＨ電流値の関係を示す図である。点線はＩＯＨ電流値が小さい場合を示す。これはＯＵＴ端子に可変電圧を印加して測定したデータである。ＳＴ端子がＬからＨに変わるＯＵＴ電圧値はＶＣＣ電圧値に依らず２Ｖ程度である。

ＶＣＣ電圧値が低くなると、ＶＣＣ電圧値から７Ｖを引いた値は小さくなり、ＯＵＴ電圧値はＶＣＣ電圧値から７Ｖを引いた値より大きくなり、図７に示す第３経路８７でバイパス電流Ｉｂが流れる。図８からＶＣＣ電圧値が低くなると、バイパス電流Ｉｂが流れて、ＩＯＨ電流は減少する。

図９は、ＶＣＣ電圧値とＲＬＯＰＥＮ値の関係を示す図である。点線はＲＬＯＰＥＮ値が大きい場合の検出曲線９８を示す。

ＶＣＣ電圧値が１３Ｖ〜１６ＶではＲＬＯＰＥＮ値は例えば１０ｋΩで一定である。一方、ＶＣＣ電圧値が８Ｖ〜１３ＶではＲＬＯＰＥＮ値は３７ｋΩに増大する。これは、ＶＣＣ電圧が８Ｖ〜１３Ｖでは、ＯＵＴ電圧値がＶＣＣ電圧値から７Ｖを引いた値より大きいため、第３経路８７に分流するバイパス電流Ｉｂが増大してＩＯＨ電流が減少するためである。尚、ＶＣＣ電圧値が低下するとＧＮＤ３回路７５から出力されるＧＮＤ３電圧値も低下する。このＧＮＤ３電圧値の低下はバイパス電流Ｉｂを増大させる要因となる。ＲＬＯＰＥＮ値が規格値９７（ＭＡＸ，ＭＩＮ）に入っているハイサイド型ＩＰＳ５００を良品として出荷する。この規格値９７の範囲が狭い程、負荷開放の検出精度を高めることができる。

また、前記のＶＣＣ電圧値を８Ｖから１６Ｖの範囲に設定したのは、自動車の走行状態でＶＣＣ電圧が８Ｖから１６Ｖに変動するためである。

図８に示すように、１３Ｖ未満のＶＣＣ電圧値に対して、ＶＣＣ電圧値が小さくなるに程、ＲＬＯＰＥＮ値は増大する。その結果、ＲＬＯＰＥＮ値の変化範囲が広くなり、従来の半導体装置では８Ｖから１６Ｖの広いＶＣＣ電圧範囲で一定のＲＬＯＰＥＮ値を得ることは困難である。

また、ＲＬＯＰＥＮ値とＶＣＣ電圧値の関係曲線は負荷開放を検出する検出曲線９８となる。ハイサイド型ＩＰＳ５００の実動作において、この検出曲線９８の上にＲＬＯＰＥＮ値が位置した場合には負荷９５が断線したと判定される。この検出曲線９８の適用範囲を広げて８Ｖから１６ＶのＶＣＣ電圧値にすると、ＶＣＣ電圧値が低い領域で検出曲線９８のＲＬＯＰＥＮ値が大きくなる。そのため負荷９５が実際に断線してＲＬＯＰＥＮ値が大きくなったとしても、、検出曲線９８を下回り、「正常」と判定する場合が生じる。

一方、検出曲線９８のＲＬＯＰＥＮ値がほぼ一定になるＶＣＣ電圧値にすると、ＶＣＣ電圧値の範囲は１３Ｖから１６Ｖと狭くなり、自動車の全動作範囲（ＶＣＣ電圧値が８Ｖから１６Ｖの範囲）に対応できなくなる。

この発明の目的は、前記の課題を解決して、広いＶＣＣ電圧値の範囲でほぼ一定の負荷開放検出値を得ることが出来る半導体装置を提供することにある。

前記の目的を達成するために、本発明の一態様に係る半導体装置は、外部電源とスイッチ素子を介して接続する内部電源回路と、前記内部電源回路の電圧で駆動されるチャージポンプ回路と、出力端子と接続され負荷開放検出手段を構成する定電流素子と、前記出力端子と前記内部電源回路との間に接続された前記出力端子側をアノードとする第１ダイオードと、前記スイッチ素子と前記第１ダイオードとの間に前記定電流素子の電流が前記内部電源回路に流れ込む経路を前記内部電源回路内で遮断する回路遮断素子とを備えることを要旨とする。

この発明によれば、広いＶＣＣ電圧範囲でほぼ一定の負荷開放検出値を得ることが出来る半導体装置を提供することができる。

この発明に係る第１実施例の半導体装置１００の要部回路構成図である。ＲＬＯＰＥＮ値の求めるときの測定回路図である。ＶＣＣ電圧とＲＬＯＰＥＮ値の関係を示す図である。ハイサイド型ＩＰＳ５００のブロック図である。図４の詳細図である。図６は、ハイサイド型ＩＰＳ５００の起動時の動作を説明する回路図である。バイパス電流Iｂが流れる状態を説明する図である。ＶＣＣ電圧とＩＯＨ電流の関係を示す図である。ＶＣＣ電圧とＲＬＯＰＥＮ値の関係を示す図である。

実施の形態を以下の実施例で説明する。従来の部位と同一部位には同一符号を付した。

図１は、この発明に係る第１実施例の半導体装置１００の要部回路構成図である。この半導体装置１００はハイサイド型ＩＰＳであり、図４および図５の従来の半導体装置であるハイサイド型ＩＰＳ５００との違いは、ＶＤＤ２回路７２に回路遮断素子として遮断ダイオード１を内蔵させた点である。この回路遮断素子としては第１ＰＭＯＳ８１のオン、オフと同時にオン、オフするスイッチング素子（例えば、ＮＭＯＳなど）を用いてもよい。図１では図６に相当する回路が記載されている。

半導体装置１００は、図１に示す範囲で、遮断ダイオード１を有するＶＤＤ２回路７２ａ、ＧＮＤ３回路７５、チャージポンプ回路７７および定電流素子６０を備える。定電流素子６０と負荷開放検出回路５３により負荷開放検出手段を構成する。

ＶＤＤ２回路７２ａは第１ＰＭＯＳ８１，ゲートとソースが接続した第１ｄｅｐ（デプレッション型）−ＮＭＯＳ８２，第１ＮＭＯＳ８３，第２ＰＭＯＳ８４，第３ＰＭＯＳ８５，第１ダイオード９１、遮断ダイオード１を備える。第１ＰＭＯＳ８１のソースはＶＣＣ端子に接続し、第１ＰＭＯＳ８１のドレインは第１ｄｅｐ−ＮＭＯＳ８２のドレイン、第１ＮＭＯＳ８３のドレイン、第２ＰＭＯＳ８４のソースおよび第３ＰＭＯＳ８５のソースに接続する。第１ｄｅｐ−ＮＭＯＳ８２のソースは、遮断ダイオード１のアノードに接続し、遮断ダイオード１のカソードは第２ＰＭＯＳ８４のゲート、第１ダイオード９１のカソード、第１ＮＭＯＳ８３のゲートに接続する。第１ＮＭＯＳ８３のソースは第３ＰＭＯＳ８５のドレイン、チャージポンプ回路７７の高電位側に接続する。第３ＰＭＯＳ８５のドレインからＶＤＤ２電圧が出力され、チャージポンプ回路７７にＶＤＤ２電圧が印加される。ＶＤＤ２電圧はＶＤＤ２回路７２ａの出力電圧である。第２ＰＭＯＳ８４のドレインは第４ＰＭＯＳのソースに接続する。定電流素子６０のソースはＯＵＴ端子と第１ダイオード９１のアノードを接続する配線９１ａに接続する。定電流素子６０のドレインはＶＣＣ端子に接続する。ＯＵＴ端子に負荷９５が接続する。第１ＰＭＯＳ８１がオフ状態において、定電流素子６０はゲートとソースが接続したｄｅｐ−ＮＭＯＳで構成され、ＶＣＣ電圧値が変化しても一定の電流値である定電流Ｉｏを負荷９５に流す。

遮断ダイオード１を設けることで第３経路８７が遮断され、バイパス電流Ｉｂは流れなくなる。

ＧＮＤ３回路７５はゲートとソースが接続したＮＭＯＳ群８８、ゲートとソースが接続した第２ｄｅｐ−ＮＭＯＳ９０，第２ダイオード９２，第４ＰＭＯＳ８９，第３ダイオード９３を備える。第２ダイオード９２のカソードはＯＵＴ端子に接続する。ＮＭＯＳ８８群の最上段のドレインはＶＣＣ端子に接続し、最下段のソースは第２ｄｅｐ−ＮＭＯＳ９０のドレイン、第４ＰＭＯＳ８９のゲートに接続する。第２ｄｅｐ−ＮＭＯＳ９０のソースは第３ダイオード９３のアノードに接続し、第３ダイオード９３のカソードはＧＮＤに接続する。第４ＰＭＯＳ８９のソースは第２ダイオード９２のアノード、チャージポンプ回路７７の低電位側に接続する。第４ＰＭＯＳ８９のソースからはＧＮＤ３電圧が出力される。第４ＰＭＯＳ８９のドレインはＧＮＤに接続する。ＧＮＤ３電圧はＧＮＤ３回路７５の出力電圧である。ＮＭＯＳ群８８の最下段のソースと第４ＰＭＯＳ８９のゲートが接続してソースフォロワ動作をする。第２ｄｅｐ−ＮＭＯＳの９０ゲートとソースを接続して、第２ｄｅｐ−ＮＭＯＳ９０を定電流素子にする。

図２は、ＲＬＯＰＥＮ値の求めるときの測定回路図である。ＯＵＴ端子とＧＮＤ間に可変電圧電源２と電流計３を接続する。ＯＵＴ端子とＧＮＤ間に電圧計３を接続する。また、図４に示すＳＴ端子に５Ｖの電圧を抵抗を介して印加する。

ＶＣＣ電圧を印加し、第１ＰＭＯＳをオフにし、可変電圧電源２で電圧を０Ｖから上昇させて行く。ＳＴ端子の電位がＬからＨに切りかっわたときのＯＵＴ電圧とＩＯＨ電流を測定する。この操作をＶＣＣ電圧値が８Ｖから１６Ｖまでの範囲で行う。ＩＯＨ電流は電流計３、ＯＵＴ電圧は電圧計４でそれぞれ測定する。この測定されたＯＵＴ電圧値が負荷開放検出ＯＵＴ電圧値である。

負荷開放検出ＯＵＴ電圧値は、例えば、２Ｖ程度になる。負荷開放検出値であるＲＬＯＰＥＮ値は負荷開放検出ＯＵＴ電圧値をＩＯＨ電流値で割った値として算出される。このＲＬＯＰＥＮ値を８Ｖから１６Ｖの範囲のＶＣＣ電圧値に対して求める。

図３は、ＶＣＣ電圧値とＲＬＯＰＥＮ値の関係を示す図である。点線はＲＬＯＰＥＮ値の大きい検出曲線５を示す。前記したように、遮断ダイオード１を設けることで、バイパス電流Ｉｂが流れず、ＩＯＨ電流はＶＣＣ電圧値に依存しないで一定電流が流れる。そのため、ＲＬＯＰＥＮ値は８Ｖから１６Ｖの広い範囲で、一定のＲＬＯＰＥＮ値になり、検出曲線５はＶＣＣ電圧値に依存しない。、一定のＲＬＯＰＥＮ値による断線を検出のための検出曲線５が得られる。検出曲線５が直線（ＲＬＯＰＥＮ値が一定）になることで、ＲＬＯＰＥＮ値の規格値６の範囲（ＭＩＮ値からＭＡＸ値の範囲）を大幅（従来の半分以下）に狭めることができる。その結果、ＶＣＣ電圧値の全範囲で負荷断線の有無を高精度に判定することができる。さらに、バイパス電流Ｉｂが無くなるため、製造した半導体装置１００のＲＬＯＰＥＮ値のばらつきも小さく抑制され、半導体装置１００の製造歩留りが向上する。この小さなばらつきのＲＬＯＰＥＮ値は検出精度の向上に寄与する。

尚、前記の遮断ダイオード１は半導体基板内に形成するか、半導体基板上に層間絶縁膜を形成し、その層間絶縁膜上にポリシリコンで形成するとよい。この遮断ダイオード１の耐圧は例えば、１０Ｖ程度以上あればよい。

１遮断ダイオード
２可変電圧電源
３電流計
４電圧計
５，９８検出曲線
６，９７規格値
５１内部電源回路
５２レベルシフト回路
５３負荷開放検出回路
５４過電流保護回路
５５低電圧検出回路
５６短絡電流保護回路
５７過熱保護回路
５８コントロール・ロジック
５９出力段ＮＭＯＳ
５９ａセンスＭＯＳ
６０定電流素子
６１ＳＴ回路
７１ＶＤＤ１回路
７２ＶＤＤ２回路
７３ＧＮＤ１回路
７４ＧＮＤ２回路
７５ＧＮＤ３回路
７６，７８，７９発振回路
７７チャージポンプ回路
８１第１ＰＭＯＳ
８２第１ｄｅｐ−ＮＭＯＳ
８３第１ＮＭＯＳ
８３ａ第１経路
８４第２ＰＭＯＳ
８５第３ＰＭＯＳ
８６第２経路
８７第３経路
８８ＮＭＯＳ群
８９第４ＰＭＯＳ
９０第２ｄｅｐ−ＮＭＯＳ
９１第１ダイオード
９１ａ配線
９２第２ダイオード
９３第３ダイオード
９５負荷
９６負荷抵抗
Ｉｏ定電流
Ｉｂバイパス電流
ＩＯＨ負荷に流れる電流
ＲＬＯＰＥＮ値負荷開放検出値
ＯＵＴ電圧出力電圧

Claims

外部電源とスイッチ素子を介して接続する内部電源回路と、
前記内部電源回路の電圧で駆動されるチャージポンプ回路と、
出力端子と接続され負荷開放検出手段を構成する定電流素子と、
前記出力端子と前記内部電源回路との間に接続された前記出力端子側をアノードとする第１ダイオードと、
前記スイッチ素子と前記第１ダイオードとの間に前記定電流素子の電流が前記内部電源回路に流れ込む経路を前記内部電源回路内で遮断する回路遮断素子とを備えることを特徴とする半導体装置。
前記内部電源回路が前記チャージポンプ回路の電源の高電位側を供給するＶＤＤ回路と前記チャージポンプ回路の電源の低電位側を供給するＧＮＤ回路を備えることを特徴とする請求項１に記載の半導体装置。
前記ＶＤＤ回路は、ソースがＶＣＣ端子に接続する前記スイッチ素子である第１ＰＭＯＳを備え、
前記第１ＰＭＯＳのドレインが、ゲートとソースが接続した第１ｄｅｐ−ＮＭＯＳのドレイン、第１ＮＭＯＳのドレイン、第２ＰＭＯＳのソース、第３ＰＭＯＳのソースに接続し、
第１ｄｅｐ−ＮＭＯＳのソースが第１ＮＭＯＳのゲート、第２ＰＭＯＳのゲートに接続し、これらの接続点が前記第１ダイオードのカソードに接続し、
前記第１ＰＭＯＳのドレインと前記第１ダイオードのカソードの間に前記遮断素子が接続され、
前記第２ＰＭＯＳのドレインが第３ＰＭＯＳのゲートに接続し、
前記第３ＰＭＯＳのドレインからＶＤＤ回路の出力電圧であるＶＤＤ電圧が出力されることを特徴とする請求項２に記載の半導体装置。
前記ＧＮＤ回路は、
ゲートとドレインが接続したＮＭＯＳを複数直列接続したＮＭＯＳ群の最上段のドレインが前記外部電源と接続し、
前記ＮＭＯＳ群の最下段のソースが、ゲートとソースが接続した第２ｄｅｐ−ＮＭＯＳのドレイン，第４ＰＭＯＳのゲートに接続し、
第２ｄｅｐ−ＮＭＯＳのソースが第２ダイオードを介してＧＮＤに接続し、
前記第４ＰＭＯＳのソースから前記ＧＮＤ回路の所定の低電圧が出力されることを特徴とする請求項２または３に記載の半導体装置。
前記回路遮断素子が遮断ダイオードであって、前記遮断ダイオードのアノードが前記第１ｄｅｐ−ＮＭＯＳのソースに接続し、カソードが前記第１ダイオードのカソードに接続すること特徴とする請求項３に記載の半導体装置。
前記定電流素子が、ゲートとソースが接続した第３ｄｅｐ−ＮＭＯＳであり、ドレインが前記外部電源に接続し、ソースが出力端子に接続することを特徴とする請求項３に記載の半導体装置。