JP2013207349A - 故障検出装置及び故障検出方法 - Google Patents

Abstract

【課題】半導体素子の複数の故障状態を、少ない部品点数で検出することができる故障検出装置等を提供する。
【解決手段】本発明に係る故障検出装置１は、負荷３と電源４の間に半導体素子２が接続され、半導体素子２のゲートに駆動信号が入力されることにより、負荷３の駆動が制御される電源供給装置に設けられる半導体素子２の故障検出装置であって、遅延回路１１と、マスク回路２０と、比較器１４とを備え、マスク回路２０は、遅延回路１１が発生するパルス信号に基づいて、半導体素子２のゲートと電源供給装置の負荷３への出力部の間の電圧、又は電源供給装置の負荷３への出力部の電圧をマスクして比較器１４へ入力し、比較器１４は、半導体素子２の複数の故障状態ごとに異なる信号を出力することを特徴とする。
【選択図】図２

Description

本発明は、故障検出装置及び故障検出方法に関し、特に半導体素子の故障状態を検出することができる故障検出装置及び故障検出方法に関する。

近年、自動車等のワイヤハーネスシステムにおいて、ジャンクションボックスの小型化、高機能化を目的として、リレーやヒューズ機能の半導体化が行われている。

しかし、スイッチング素子としてＦＥＴ（Field Effect Transistor）等の半導体素子を用いる場合、半導体素子をオフするように制御しているにも関わらずオン状態が維持されるオン故障等が発生する場合がある。

例えば、特許文献１では、半導体素子に絶縁破壊が発生してリーク電流が流れ、このリーク電流が抵抗体を流れることによって生じる電圧降下を測定し、スイッチング素子として用いられる半導体素子のオン故障の兆候を検出するようにしていた。

また、例えば、特許文献２では、駆動手段からオフ信号が出力されているときに、駆動用ＭＯＳ（Metal Oxide Semiconductor）トランジスタがオンになっていることをオン検出手段が検出した場合に、駆動用ＭＯＳトランジスタのオン故障を検出するようにしていた。

特開２００７-１７４７５６号公報 特開２００８−１４１６１２号公報

しかし、特許文献１に係る発明では、ゲート−ソース間のリーク電流の増加を検出して、半導体素子のオン故障の兆候を検出できるものの、その他の端子間のショート故障の検出ができず、故障検出箇所が限定されるという問題点があった。

また、特許文献２に係る発明では、駆動用ＭＯＳトランジスタのオン故障を検出できるものの、その他の端子間の故障を検出することができず、故障検出箇所が限られるという問題点があった。

本発明は、前述した問題点に鑑みてなされたものであり、半導体素子の複数の故障状態を、少ない部品点数で検出することができる故障検出装置及び故障検出方法を提供することを目的とする。

前述した目的を達成するために、第１の発明は、負荷と電源の間に半導体素子が接続され、当該半導体素子の駆動信号入力端子に駆動信号が入力されることにより、前記負荷の駆動が制御される電源供給装置に設けられる前記半導体素子の故障検出装置であって、前記半導体素子の駆動信号入力端子と前記電源供給装置の前記負荷への出力部の間の電圧が入力される遅延回路と、前記半導体素子の駆動信号入力端子と前記電源供給装置の前記負荷への出力部の間の電圧と、前記電源供給装置の前記負荷への出力部の電圧が入力されるマスク回路と、前記マスク回路から出力された信号が入力される比較器と、を備え、前記マスク回路は、前記遅延回路が発生するパルス信号に基づいて、前記半導体素子の駆動信号入力端子と前記電源供給装置の前記負荷への出力部の間の電圧、又は前記電源供給装置の前記負荷への出力部の電圧をマスクして前記比較器へ入力し、前記比較器は、前記半導体素子の複数の故障状態ごとに異なる信号を出力することを特徴とする故障検出装置である。

また、前記半導体素子は、ＭＯＳ−ＦＥＴ（Metal Oxide
Semiconductor-Field Effect Transistor）であり、前記マスク回路は、２つの異なるスリーステートバッファを有するようにしてもよい。

また、前記比較器のプラス端子には、前記遅延回路が発生するパルス信号に基づいて、前記半導体素子の駆動信号入力端子と前記電源供給装置の前記負荷への出力部の間の電圧、又は前記電源供給装置の前記負荷への出力部の電圧が入力され、前記比較器のマイナス端子には参照電圧が入力されるようにしてもよい。

また、前記遅延回路は、前記半導体素子の前記駆動信号入力端子に入力される駆動信号がオフ状態からオン状態に切り替わった場合、又は前記半導体素子の前記駆動信号入力端子に入力される駆動信号がオン状態からオフ状態に切り替わった場合に前記パルス信号を発生するようにしてもよい。

また、前記半導体素子の前記駆動信号入力端子に入力される駆動信号がオフ状態からオン状態に切り替わった場合、前記遅延回路が前記パルス信号を発生している間に前記比較器から出力される信号がローレベルである場合には、前記半導体素子のドレイン−ソース間のオープン故障と判定するようにしてもよい。

また、前記半導体素子の前記駆動信号入力端子に入力される駆動信号がオフ状態からオン状態に切り替わった場合、前記遅延回路が前記パルス信号を発生した後の所定の期間に前記比較器から出力される信号がハイレベルからローレベルになった場合には、前記半導体素子のゲート−ソース間のショート故障と判定するようにしてもよい。

また、前記半導体素子の前記駆動信号入力端子に入力される駆動信号がオン状態からオフ状態に切り替わった場合、前記遅延回路が前記パルス信号を発生している間に前記比較器から出力される信号がハイレベルで、その後ローレベルになった場合には、前記半導体素子のドレイン−ソース間のショート故障と判定するようにしてもよい。

また、前記半導体素子の前記駆動信号入力端子に入力される駆動信号がオン状態からオフ状態に切り替わった場合、前記比較器から出力される信号が所定の期間以上ハイレベルである場合には、前記半導体素子のドレイン−ゲート間のショート故障と判定するようにしてもよい。

また、過渡状態又は外乱によって異常信号が発生した場合には、前記半導体素子の故障検出を停止するようにしてもよい。

第１の発明によれば、半導体素子の複数の故障状態を、少ない部品点数で検出することができる。

また、半導体素子をＭＯＳ−ＦＥＴとし、マスク回路が２つの異なるスリーステートバッファを有するようにすれば、ＭＯＳ−ＦＥＴの端子間の複数の故障状態を、少ない部品点数で検出することができる。

また、比較器のプラス端子に、遅延回路が発生するパルス信号に基づいて、半導体素子の駆動信号入力端子と電源供給装置の負荷への出力部の間の電圧、又は電源供給装置の負荷への出力部の電圧が入力されるようにし、比較器のマイナスの端子に参照電圧が入力されるようにすれば、半導体素子の駆動信号入力端子と電源供給装置の負荷への出力部の間の電圧と、電源供給装置の負荷への出力部の電圧を、タイミングをずらしてモニタすることができる。

また、遅延回路が、半導体素子の駆動信号入力端子に入力される駆動信号がオフ状態からオン状態に切り替わった場合、又は半導体素子の駆動信号入力端子に入力される駆動信号がオン状態からオフ状態に切り替わった場合にパルス信号を発生するようにすれば、半導体素子の複数の故障状態を区別して検出することができる。

また、半導体素子の駆動信号入力端子に入力される駆動信号がオフ状態からオン状態に切り替わった場合、遅延回路が前記パルス信号を発生している間に比較器から出力される信号がローレベルである場合には、半導体素子のドレイン−ソース間のオープン故障と判定するようにすれば、半導体素子の複数の故障状態の一つであるドレイン−ソース間のオープン故障を検出することができる。

また、半導体素子の駆動信号入力端子に入力される駆動信号がオフ状態からオン状態に切り替わった場合、遅延回路がパルス信号を発生した後の所定の期間に比較器から出力される信号がハイレベルからローレベルになった場合には、半導体素子のゲート−ソース間のショート故障と判定するようにすれば、半導体素子の複数の故障状態の一つであるゲート−ソース間のショート故障を検出することができる。

また、半導体素子の駆動信号入力端子に入力される駆動信号がオン状態からオフ状態に切り替わった場合、遅延回路がパルス信号を発生している間に比較器から出力される信号がハイレベルで、その後ローレベルになった場合には、半導体素子のドレイン−ソース間のショート故障と判定するようにすれば、半導体素子の複数の故障状態の一つであるドレイン−ソース間のショート故障を検出することができる。

また、半導体素子の駆動信号入力端子に入力される駆動信号がオン状態からオフ状態に切り替わった場合、比較器から出力される信号が所定の期間以上ハイレベルである場合には、半導体素子のドレイン−ゲート間のショート故障と判定するようにすれば、半導体素子の複数の故障状態の一つであるドレイン−ゲート間のショート故障を検出することができる。

また、過渡状態又は外乱によって異常信号が発生した場合に、半導体素子の故障検出を停止するようにすれば、故障の誤検出を防止することができる。

第２の発明は、負荷と電源の間に半導体素子が接続され、当該半導体素子の駆動信号入力端子に駆動信号が入力されることにより、前記負荷の駆動が制御される電源供給装置に設けられる前記半導体素子の故障検出装置で行われる故障検出方法であって、前記故障検出装置は、前記半導体素子の駆動信号入力端子と前記電源供給装置の前記負荷への出力部の間の電圧が入力される遅延回路と、前記半導体素子の駆動信号入力端子と前記電源供給装置の前記負荷への出力部の間の電圧と、前記電源供給装置の前記負荷への出力部の電圧が入力されるマスク回路と、前記マスク回路から出力された信号が入力される比較器と、を備え、前記マスク回路が、前記遅延回路が発生するパルス信号に基づいて、前記半導体素子の駆動信号入力端子と前記電源供給装置の前記負荷への出力部の間の電圧、又は前記電源供給装置の前記負荷への出力部の電圧をマスクして前記比較器へ入力するステップと、前記比較器が、前記半導体素子の複数の故障状態ごとに異なる信号を出力するステップと、を有することを特徴とする故障検出方法である。

第２の発明によれば、半導体素子の複数の故障状態を、少ない部品点数で検出することができる。

本発明により、半導体素子の複数の故障状態を、少ない部品点数で検出することができる故障検出装置及び故障検出方法を提供することができる。

本発明の実施の形態に係る故障検出装置の構成例を示すブロック図である。 図１の故障検出回路の構成例を示すブロック図である。 スリーステートバッファの機能を説明するための図である。 半導体素子のドレイン−ソース間がオープン故障している場合の各部の電圧変化を示したタイミングチャートである。 半導体素子のゲート−ソース間がショート故障している場合の各部の電圧変化を示したタイミングチャートである。 半導体素子のドレイン−ソース間がショート故障している場合の各部の電圧変化を示したタイミングチャートである。 半導体素子のドレイン−ゲート間がショート故障している場合の各部の電圧変化を示したタイミングチャートである。

以下、図面に基づいて、本発明の実施形態を詳細に説明する。

図１は、本発明の実施の形態に係る故障検出装置１の構成例を示すブロック図である。なお、図１に示す故障検出装置１は、自動車等に搭載された電源供給装置に設けられた半導体素子２の故障を検出する。

図１に示す故障検出装置１は、半導体素子２、負荷３、電源４、故障検出回路５、制御部６、駆動部７、検出停止部８、ツェナーダイオード９、抵抗１０等を有する。

半導体素子２は、ＭＯＳ−ＦＥＴ(Metal Oxide Semiconductor-Field
Effect Transistor)であり、図１の例では、Ｎ型ＭＯＳ−ＦＥＴである。半導体素子２は、負荷３と電源４の間に接続されており、半導体素子２のドレイン（図１のＤ）が電圧Ｖｂの電源４に接続され、ソース（図１のＳ）が負荷３に接続されている。負荷３と電源４の間に半導体素子２が接続された構成は、一般的にハイサイドと呼ばれている。

半導体素子２は、スイッチング素子であり、半導体素子２のゲート（図１のＧ）に駆動信号が入力されることにより、電源４から負荷３に電力が供給され、負荷３の駆動が制御される。すなわち、駆動信号入力端子であるゲートに駆動信号が入力されることにより、半導体素子２のドレインからソースに電流が流れ、負荷３が駆動する。負荷３は一方の端部が半導体素子２のソースに接続され、他端が電圧ＧＮＤのグランドに接地されている。

制御部６は、上位のＥＣＵ（Engine Control Unit、図示せず）との通信を行うほか、上位のＥＣＵ等からスイッチ信号（ＳＷ）が入力され、そのスイッチ信号に基づいて駆動部７に駆動信号を出力する。駆動部７は、制御部７から入力された駆動信号に基づいて電圧Ｖｇの駆動信号を出力する。なお、駆動部７の出力側には抵抗１０が設けられている。

駆動部７から出力された電圧Ｖｇの駆動信号は、半導体素子２のゲートに入力され、上記のように負荷の駆動が制御される。なお、半導体素子２のゲートの入力側とソースの出力側の間に、半導体素子２を保護するためのツェナーダイオード９が接続されている。

故障検出回路５には、電源供給装置の負荷３への出力部の電圧Ｖｓが入力される。なお、電源供給装置の負荷３への出力部とは、半導体素子２のソースから負荷３へ電流が供給される部分である。また、故障検出回路５には、半導体素子２の駆動信号入力端子（ゲート）と電源供給装置の負荷３への出力部の間の電圧Ｖｇｓ（＝Ｖｇ−Ｖｓ）が入力される。後述するように、故障検出回路５は、ＶｇｓとＶｓを用いて、半導体素子２の複数の故障状態ごとに異なるＦＥＴ故障信号（電圧ＦＥＴ ａｌｍ）を出力する。

電圧がＦＥＴ ａｌｍであるＦＥＴ故障信号は検出停止部８に入力され、検出停止部８はＦＥＴ故障信号を制御部６に出力する。制御部６は、例えば、ＦＥＴ故障信号に基づいて半導体素子２の故障状態を判定する。なお、制御部６から上位ＥＣＵへＦＥＴ ａｌｍを送信して、上位ＥＣＵのメモリ等にそのデータを記憶させるようにしてもよい。このような履歴は、後に故障解析を行う上で重要なデータとなる。

また、検出停止部８は、電源供給装置の過渡状態又は外乱によって異常信号が発生した場合には、この異常信号が入力され、故障検出装置１の故障検出を停止する。なお、外乱による異常信号が発生する原因には、例えば、負荷３の短絡、ロードダンプ、雷等のサージの印加、バッテリーの逆接続、グランドのシフト（電圧変動）、モータロック、回路の断線等がある。

図２は、図１の故障検出回路５の構成例を示すブロック図である。故障検出回路５は、遅延回路１１、スリーステートバッファ１２、１３を有するマスク回路２０、比較器（コンパレータ）１４、参照信号切替器１５等を備えている。

遅延回路１１には、半導体素子２の駆動信号入力端子（ゲート）と電源供給装置の負荷３への出力部の間の電圧Ｖｇｓが入力される。遅延回路１１は、半導体素子２のゲートに入力される駆動信号（電圧Ｖｇ）がオフ状態からオン状態に切り替わった場合にパルス信号（電圧ｄ ｐｌｓ）を発生し、スリーステートバッファ１２、１３に出力する。このとき、Ｖｇｓはローレベルからハイレベルに切り替わる。また、遅延回路１１は、半導体素子２のゲートに入力される駆動信号（電圧Ｖｇ）がオン状態からオフ状態に切り替わった場合にもパルス信号を発生し、スリーステートバッファ１２、１３に出力する。このとき、Ｖｇｓはハイレベルからローレベルに切り替わる。

マスク回路２０は、スリーステートバッファ１２、１３を有し、遅延回路１１が発生するパルス信号が入力される。また、スリーステートバッファ１３には、半導体素子２のゲートと電源供給装置の負荷３への出力部の間の電圧Ｖｇｓが入力され、スリーステートバッファ１３は電圧ｔｏｕｔ２を出力する。また、スリーステートバッファ１２には、電源供給装置の負荷３への出力部の電圧Ｖｓが入力され、スリーステートバッファ１２はｔｏｕｔ１を出力する。なお、スリーステートバッファ１２、１３については、後に説明する。

マスク回路２０は、遅延回路１１が発生するパルス信号に基づいて、半導体素子２のゲートと電源供給装置の負荷３への出力部の間の電圧Ｖｇｓ、又は電源供給装置の負荷３への出力部の電圧Ｖｓをマスク（消去）して比較器１４へ入力する。

比較器２４のプラス端子には、遅延回路１１が発生するパルス信号に基づいて、半導体素子２のゲートと電源供給装置の負荷３への出力部の間の電圧Ｖｇｓ、又は電源供給装置の負荷３への出力部の電圧Ｖｓが入力される。

参照信号切替器１５には、遅延回路１１から電圧ｄ ｐｌｓのパルス信号が入力され、参照信号切替器１５は電圧Ｖｒｅｆの参照信号を出力する。この参照信号は、比較器１４のマイナス端子に入力される。

比較器１４は、プラス端子に入力される電圧（＝ｔｏｕｔ１＋ｔｏｕｔ２）がマイナス端子に入力される電圧（＝Ｖｒｅｆ）より高い場合にはハイレベルのＦＥＴ故障信号（電圧ＦＥＴ ａｌｍ）を出力し、逆の場合にはローレベルのＦＥＴ故障信号を出力する。

図３は、スリーステートバッファ１２、１３の機能を説明するための図である。スリーステートバッファ１２とスリーステートバッファ１３は、２つの異なるバッファである。

図３（ａ）に示すようにスリーステートバッファ１２は、参照端子にハイレベルの電圧Ｅｎａが入力された場合には、入力端子の電圧Ｄをそのまま出力端子から出力する（Ｑ＝Ｄ）。また、スリーステートバッファ１２は、参照端子にローレベルの電圧Ｅｎａが入力された場合には、入力端子側と出力端子側が遮断された状態となり、ローレベルの不定値の電圧を出力する（Ｑ＝不定値（Ｌ））。

また、図３（ｂ）に示すようにスリーステートバッファ１３は、参照端子にハイレベルの電圧Ｅｎａが入力された場合には、入力端子側と出力端子側が遮断された状態となり、ローレベルの不定値の電圧を出力する（Ｑ＝不定値（Ｌ））。また、スリーステートバッファ１３は、参照端子にローレベルの電圧Ｅｎａが入力された場合には、入力端子の電圧Ｄをそのまま出力端子から出力する（Ｑ＝Ｄ）。

このように、遅延回路１１からハイレベルのパルス信号ｄ ｐｌｓが出力されている場合には、図２に示すトライステートバッファ１２はｔｏｕｔ１＝Ｖｓを出力し、トライステートバッファ１３はＶｇｓをマスクしてｔｏｕｔ２＝不定値（Ｌ）を出力する。また、遅延回路１１からハイレベルのパルス信号ｄ ｐｌｓが出力されていない場合には、図２に示すトライステートバッファ１２はＶｓをマスクしてｔｏｕｔ１＝不定値（Ｌ）を出力し、トライステートバッファ１３はｔｏｕｔ２＝Ｖｇｓを出力する。

図４は、半導体素子２のドレイン−ソース間がオープン故障（断線）している場合の各部の電圧変化を示したタイミングチャートである。なお、図４では、半導体素子２のゲートに入力される駆動信号（電圧Ｖｇ）がオフ状態からオン状態に切り替わり、Ｖｇｓがローレベルからハイレベルになった場合を示している。

図４の時間ｔ１において、半導体素子２のゲートに入力される駆動信号（電圧Ｖｇ）がオフ状態からオン状態に切り替わり、Ｖｇｓがローレベルからハイレベルになると、遅延回路１１が所定の時間（例えば、２００ｍｓ）の間、パルス信号（電圧ｄ ｐｌｓ）を発生する。ｄ ｐｌｓは、ｔ１からｔ２までハイレベルであり、それ以外はローレベルである。

電源供給装置の負荷３への出力部の電圧Ｖｓは、本来、半導体素子２のゲートに駆動信号が入力されている間（Ｖｇｓがハイレベルの間）はハイレベルでなければならない。しかし、図４の例では、半導体素子２のドレイン−ソース間がオープン故障しているため、半導体素子２のドレイン−ソース間に電流が流れず、Ｖｓ≒ＧＮＤとなり、ＶｇｓがハイレベルのときでもＶｓがローレベルとなっている。

このとき、スリーステートバッファ１２の出力ｔｏｕｔ１は、常にローレベルとなる。また、スリーステートバッファ１３の出力ｔｏｕｔ２は、ｔ２まではローレベルであるが、それ以降ハイレベルとなる。比較器１４のプラス端子には、ｔｏｕｔ１＋ｔｏｕｔ２の電圧が印加されるので、比較器１４の出力ＦＥＴ ａｌｍは、ｔ２までローレベルで、それ以降ハイレベルとなる。しかし、ドレイン−ソース間がオープン故障していない正常な場合には、図４の点線で示したように、ｄ ｐｌｓがハイレベルの間もＦＥＴ ａｌｍはハイレベルでなければならない。

このため、本実施の形態に係る故障検出装置１では、半導体素子２のゲートに入力される駆動信号がオフ状態からオン状態に切り替わった場合、遅延回路１１がパルス信号を発生している間に比較器１４から出力される信号がローレベルである場合には、半導体素子２のドレイン−ソース間のオープン故障と判定する。

図５は、半導体素子２のゲート−ソース間がショート故障（短絡）している場合の各部の電圧変化を示したタイミングチャートである。なお、図５では、半導体素子２のゲートに入力される駆動信号（電圧Ｖｇ）がオフ状態からオン状態に切り替わり、Ｖｇｓがローレベルからハイレベルになった場合を示している。

図５の時間ｔ１において、半導体素子２のゲートに入力される駆動信号（電圧Ｖｇ）がオフ状態からオン状態に切り替わり、Ｖｇｓがローレベルからハイレベルになると、遅延回路１１が所定の時間の間、パルス信号（電圧ｄ ｐｌｓ）を発生する。ｄ ｐｌｓは、ｔ１からｔ２までハイレベルであり、それ以外はローレベルである。

半導体素子のゲートと電源供給装置の負荷３への出力部の間の電圧Ｖｇｓは、本来、半導体素子２のゲートに駆動信号（電圧Ｖｇ）が入力されている間（時間ｔ１以降）はハイレベルでなければならない。しかし、図５の例では、半導体素子２のゲート−ソース間がショート故障しているため、半導体素子２のゲート−ソース間に流れるリーク電流が増大して、Ｖｇｓ＜Ｖｒｅｆとなり、Ｖｇｓが時間ｔ３の付近でローレベルとなっている。

このとき、スリーステートバッファ１２の出力ｔｏｕｔ１は、ｔ２以降、ローレベルとなる。また、スリーステートバッファ１３の出力ｔｏｕｔ２は、ｔ２からｔ３までハイレベルとなるが、ｔ３以降はＶｇｓが出力されるためローレベルとなる。上記のように比較器１４のプラス端子には、ｔｏｕｔ１＋ｔｏｕｔ２の電圧が印加されるので、比較器１４の出力ＦＥＴ ａｌｍは、ｔ１からｔ３までハイレベルで、それ以降ローレベルとなる。しかし、ゲート−ソース間がオープン故障していない正常な場合には、図５の点線で示したように、時間ｔ３以降もＦＥＴ ａｌｍはハイレベルでなければならない。

このため、本実施の形態に係る故障検出装置１では、半導体素子２のゲートに入力される駆動信号がオフ状態からオン状態に切り替わった場合、遅延回路１１がパルス信号を発生した後の所定の期間（例えば、２００ｍｓ）に比較器１４から出力される信号がハイレベルからローレベルになった場合には、半導体素子２のゲート−ソース間のショート故障と判定する。

図６は、半導体素子２のドレイン−ソース間がショート故障（短絡）している場合の各部の電圧変化を示したタイミングチャートである。なお、図６では、半導体素子２のゲートに入力される駆動信号（電圧Ｖｇ）がオン状態からオフ状態に切り替わり、Ｖｇｓがハイレベルからローレベルになった場合を示している。

図６の時間ｔ１において、半導体素子２のゲートに入力される駆動信号（電圧Ｖｇ）がオン状態からオフ状態に切り替わり、Ｖｇｓがハイレベルからローレベルになると、遅延回路１１が所定の時間の間、パルス信号（電圧ｄ ｐｌｓ）を発生する。ｄ ｐｌｓは、ｔ１からｔ２までハイレベルであり、それ以外はローレベルである。

電源供給装置の負荷３への出力部の電圧Ｖｓは、本来、半導体素子２のゲートに駆動信号が入力されている間（Ｖｇｓがローレベルの間）はローレベルでなければならない。しかし、図６の例では、半導体素子２のドレイン−ソース間がショート故障しているため、半導体素子２のドレイン−ソース間に電流が流れ続け、Ｖｓ≒Ｖｂ−Ｖｄｓ（Ｖｄｓは、半導体素子２のドレイン−ソース間の電圧）となり、ＶｇｓがローレベルのときでもＶｓがハイレベルとなっている。

このとき、スリーステートバッファ１２の出力ｔｏｕｔ１は、時間ｔ１からｔ２の間にハイレベルとなる。また、スリーステートバッファ１３の出力ｔｏｕｔ２は、ｔ１以降ローレベルとなる。比較器１４のプラス端子には、ｔｏｕｔ１＋ｔｏｕｔ２の電圧が印加されるので、比較器１４の出力ＦＥＴ ａｌｍは、ｔ２までハイレベルで、それ以降ローレベルとなる。しかし、ドレイン−ソース間がショート故障していない正常な場合には、図６の点線で示したように、ｄ ｐｌｓがハイレベルの間もＦＥＴ ａｌｍはローレベルでなければならない。

このため、本実施の形態に係る故障検出装置１では、半導体素子２のゲートに入力される駆動信号がオン状態からオフ状態に切り替わった場合、遅延回路１１がパルス信号を発生している間に比較器１４から出力される信号がハイレベルで、その後ローレベルになった場合には、半導体素子２のドレイン−ソース間のショート故障と判定する。

図７は、半導体素子２のドレイン−ゲート間がショート故障（短絡）している場合の各部の電圧変化を示したタイミングチャートである。なお、図７では、時間ｔ１において半導体素子２のゲートに入力される駆動信号（電圧Ｖｇ）がオン状態からオフ状態に切り替わった場合を示している。

図７の時間ｔ１において、半導体素子２のゲートに入力される駆動信号（電圧Ｖｇ）がオン状態からオフ状態に切り替わるが、ドレイン−ゲート間がショート故障しているため、ゲートからドレインに電流が流れ続け、Ｖｇｓ及びＶｓが常にハイレベルとなる。このため、遅延回路１１はパルス信号（電圧ｄ ｐｌｓ）を発生しない。

このとき、スリーステートバッファ１２の出力ｔｏｕｔ１は、常にローレベルとなる。また、スリーステートバッファ１３の出力ｔｏｕｔ２は、常にハイレベルとなる。比較器１４のプラス端子には、ｔｏｕｔ１＋ｔｏｕｔ２の電圧が印加されるので、比較器１４の出力ＦＥＴ ａｌｍは、常にハイハイレベルとなる。しかし、ドレイン−ソース間がショート故障していない正常な場合には、図７の点線で示したように、時間ｔ１以降はＦＥＴ ａｌｍがローレベルでなければならない。

このため、本実施の形態に係る故障検出装置１では、半導体素子２のゲートに入力される駆動信号がオン状態からオフ状態に切り替わった場合、比較器１４から出力される信号が所定の期間（例えば、２００ｍｓ）以上ハイレベルである場合には、半導体素子２のドレイン−ゲート間のショート故障と判定する。

以上、本発明の実施の形態に係る故障検出装置１によれば、ドレイン−ソース間のオープン故障、ゲート−ソース間のショート故障、ドレイン−ソース間のショート故障、ドレイン−ゲート間のショート故障のような半導体素子２の複数の故障状態を区別して検出することができる。

また、故障検出回路５を、遅延回路１１、マスク回路２０、比較器１４等から構成しているため、本来２点の電圧をそれぞれモニタするために必要な検出回路を一つに統合することができる。また、遅延回路１１を用いて、電圧のタイミングをずらして検出しているので、比較器１４の数を減らすことができ、ＡＮＤ回路等の論理回路等も必要がなく、部品点数及び部品コストの削減、基板の小型化等を実現することができる。さらに、信号線も半分程度に削減することができるので、基板の小型化等を実現することができる。このような効果は、駆動チャンネル数が多くなるほど（例えば、１０チャンネル以上）、大きくなる。

以上、添付図面を参照しながら、本発明に係る故障検出装置等の好適な実施形態について説明したが、本発明はかかる例に限定されない。当業者であれば、本願で開示した技術的思想の範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

１………故障検出装置
２………半導体素子
３………負荷
４………電源
５………故障検出回路
６………制御部
７………駆動部
８………検出停止部
９………ツェナーダイオード
１０………抵抗
１１………遅延回路
１２………スリーステートバッファ
１３………スリーステートバッファ
１４………比較器
１５………参照信号切替器
２０………マスク回路

Claims (10)

1. 負荷と電源の間に半導体素子が接続され、当該半導体素子の駆動信号入力端子に駆動信号が入力されることにより、前記負荷の駆動が制御される電源供給装置に設けられる前記半導体素子の故障検出装置であって、
   前記半導体素子の駆動信号入力端子と前記電源供給装置の前記負荷への出力部の間の電圧が入力される遅延回路と、
   前記半導体素子の駆動信号入力端子と前記電源供給装置の前記負荷への出力部の間の電圧と、前記電源供給装置の前記負荷への出力部の電圧が入力されるマスク回路と、
   前記マスク回路から出力された信号が入力される比較器と、
   を備え、
   前記マスク回路は、前記遅延回路が発生するパルス信号に基づいて、前記半導体素子の駆動信号入力端子と前記電源供給装置の前記負荷への出力部の間の電圧、又は前記電源供給装置の前記負荷への出力部の電圧をマスクして前記比較器へ入力し、
   前記比較器は、前記半導体素子の複数の故障状態ごとに異なる信号を出力することを特徴とする故障検出装置。
2. 前記半導体素子は、ＭＯＳ−ＦＥＴであり、前記マスク回路は、２つの異なるスリーステートバッファを有することを特徴とする請求項１に記載の故障検出装置。
3. 前記比較器のプラス端子には、前記遅延回路が発生するパルス信号に基づいて、前記半導体素子の駆動信号入力端子と前記電源供給装置の前記負荷への出力部の間の電圧、又は前記電源供給装置の前記負荷への出力部の電圧が入力され、前記比較器のマイナス端子には参照電圧が入力されることを特徴とする請求項２に記載の故障検出装置。
4. 前記遅延回路は、前記半導体素子の前記駆動信号入力端子に入力される駆動信号がオフ状態からオン状態に切り替わった場合、又は前記半導体素子の前記駆動信号入力端子に入力される駆動信号がオン状態からオフ状態に切り替わった場合に前記パルス信号を発生することを特徴とする請求項３に記載の故障検出装置。
5. 前記半導体素子の前記駆動信号入力端子に入力される駆動信号がオフ状態からオン状態に切り替わった場合、前記遅延回路が前記パルス信号を発生している間に前記比較器から出力される信号がローレベルである場合には、前記半導体素子のドレイン−ソース間のオープン故障と判定することを特徴とする請求項４に記載の故障検出装置。
6. 前記半導体素子の前記駆動信号入力端子に入力される駆動信号がオフ状態からオン状態に切り替わった場合、前記遅延回路が前記パルス信号を発生した後の所定の期間に前記比較器から出力される信号がハイレベルからローレベルになった場合には、前記半導体素子のゲート−ソース間のショート故障と判定することを特徴とする請求項４に記載の故障検出装置。
7. 前記半導体素子の前記駆動信号入力端子に入力される駆動信号がオン状態からオフ状態に切り替わった場合、前記遅延回路が前記パルス信号を発生している間に前記比較器から出力される信号がハイレベルで、その後ローレベルになった場合には、前記半導体素子のドレイン−ソース間のショート故障と判定することを特徴とする請求項４に記載の故障検出装置。
8. 前記半導体素子の前記駆動信号入力端子に入力される駆動信号がオン状態からオフ状態に切り替わった場合、前記比較器から出力される信号が所定の期間以上ハイレベルである場合には、前記半導体素子のドレイン−ゲート間のショート故障と判定することを特徴とする請求項４に記載の故障検出装置。
9. 過渡状態又は外乱によって異常信号が発生した場合には、前記半導体素子の故障検出を停止することを特徴とする請求項１乃至請求項８のいずれかに記載の故障検出装置。
10. 負荷と電源の間に半導体素子が接続され、当該半導体素子の駆動信号入力端子に駆動信号が入力されることにより、前記負荷の駆動が制御される電源供給装置に設けられる前記半導体素子の故障検出装置で行われる故障検出方法であって、
    前記故障検出装置は、
    前記半導体素子の駆動信号入力端子と前記電源供給装置の前記負荷への出力部の間の電圧が入力される遅延回路と、
    前記半導体素子の駆動信号入力端子と前記電源供給装置の前記負荷への出力部の間の電圧と、前記電源供給装置の前記負荷への出力部の電圧が入力されるマスク回路と、
    前記マスク回路から出力された信号が入力される比較器と、
    を備え、
    前記マスク回路が、前記遅延回路が発生するパルス信号に基づいて、前記半導体素子の駆動信号入力端子と前記電源供給装置の前記負荷への出力部の間の電圧、又は前記電源供給装置の前記負荷への出力部の電圧をマスクして前記比較器へ入力するステップと、
    前記比較器が、前記半導体素子の複数の故障状態ごとに異なる信号を出力するステップと、
    を有することを特徴とする故障検出方法。

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