CN108806759A - 用于补偿退化的半导体装置及使用其的半导体系统 - Google Patents

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Abstract

一种半导体装置可以包括退化检测电路和电路块。退化检测电路可以检测半导体装置中出现的退化，并产生退化信息。电路块可以包括被配置为接收可变偏置电压和可变栅极电压的至少一个晶体管。

Description

用于补偿退化的半导体装置及使用其的半导体系统
相关申请的交叉引用
本申请要求2017年5月2日向韩国知识产权局提交的申请号为10-2017-0056260的韩国申请的优先权，其通过引用整体合并于此。
技术领域
各个实施例总体而言涉及一种半导体技术，更具体地，涉及一种半导体装置和半导体系统。
背景技术
半导体装置可以被设计和制造成包括无数的半导体器件。半导体器件可能随时间的流逝而退化，并且半导体器件的工作特性可能随着退化的加剧而改变。半导体器件中出现的代表性退化现象可以包括HCI(热载流子注入)、TDDB(时间相关介质击穿)和BTI(偏置温度不稳定性)。在这些现象之中，BTI可以改变晶体管的阈值电压以改变晶体管的工作特性，并且可以破坏半导体装置的性能。作为BTI，可能存在主要出现在P沟道MOS晶体管中的NBTI(负偏置温度不稳定性)和主要出现在N沟道MOS晶体管中的PBTI(正偏置温度不稳定性)。NBTI和PBTI与半导体装置的性能和可靠性具有密切联系。
发明内容
在一个实施例中，一种半导体装置可以包括：退化检测电路，被配置为检测半导体装置中已经出现的退化，并产生退化信息。半导体装置可以包括：电压发生器，被配置为基于退化信息来产生可变偏置电压和可变栅极电压。半导体装置可以包括：电路块，包括至少一个晶体管，所述至少一个晶体管被配置为通过接收可变偏置电压和可变栅极电压来工作。
在一个实施例中，一种半导体系统可以包括：存储装置，被配置为基于训练命令来检测存储装置中已经出现的退化和产生退化信息，以及基于电压设置命令来产生可变偏置电压和可变栅极电压。半导体系统可以包括：存储器控制器，被配置为向存储装置提供训练命令，以及基于退化信息来产生电压设置命令。
在一个实施例中，一种半导体系统可以包括：存储装置，包括多个存储组，以及通过基于训练命令检测所述多个存储组中已经出现的退化来产生退化信息。半导体系统可以包括：存储器控制器，被配置为通过基于退化信息将所述多个存储组之中的退化得多于参考值的存储组与所述多个存储组之中的退化得少于参考值的存储组相映射来执行存储映射。
在一个实施例中，可以提供一种半导体装置。半导体装置可以包括：电路块，包括被配置为接收可变偏置电压和可变栅极电压的至少一个晶体管。半导体装置可以包括：退化检测电路，被配置为通过产生退化信息来改变由所述至少一个晶体管接收的可变偏置电压和可变栅极电压的电平，从而补偿所述至少一个晶体管的阈值电压的变化。
附图说明
图1是例示根据一个实施例的半导体装置的配置的示例代表的示图。
图2是例示图1所示的退化检测电路的配置的示例代表的示图。
图3是例示图1所示的电路块的配置的示例代表的示图。
图4是例示根据一个实施例的半导体系统的配置的示例代表的示图。
图5是用于辅助说明根据一个实施例的半导体系统的操作的流程图的示例代表。
图6是例示图4所示的进度控制电路的配置的示例代表的示图。
图7是用于辅助说明根据一个实施例的半导体系统的另一操作的流程图的示例代表。
具体实施方式
在下文中，将在下面通过各个实施例的示例参照附图来描述补偿退化的半导体装置及使用其的半导体系统。
图1是例示根据一个实施例的半导体装置100的配置的示例代表的示图。参见图1，半导体装置100可以包括包含多个晶体管的电路块110，且可以检测半导体装置100中出现的退化以及改变要施加给所述多个晶体管中的至少一个的偏置电压和栅极电压。参见图1，半导体装置100可以包括退化检测电路120、电压发生器130和电路块110。退化检测电路120可以检测半导体装置100中出现的退化。例如，退化检测电路120可以检测与BTI(偏置温度不稳定性)相关的退化。退化检测电路120可以检测半导体装置100中出现的退化，并基于退化检测结果来产生退化信息DI<0:n>。例如，退化信息DI<0:n>可以为包括多位的码信号，并可以根据退化的程度而具有不同的逻辑值。
电压发生器130可以接收退化信息DI<0:n>并产生可变偏置电压ABB和可变栅极电压AVS。电压发生器130可以基于退化信息DI<0:n>来改变可变偏置电压ABB和可变栅极电压AVS的电平。例如，电压发生器130可以基于退化信息DI<0:n>而升高或降低可变偏置电压ABB和可变栅极电压AVS的电平。在一个实施例中，可变偏置电压ABB的改变量可以比可变栅极电压AVS的改变量大。例如，可变偏置电压ABB的单位改变量可以比可变栅极电压AVS的单位改变量大。
电路块110可以包括各种逻辑电路。逻辑电路可以为能够执行各种计算和功能并构成半导体装置100的任何电路。电路块110可以包括电源门控电路111。电源门控电路111可以控制电源电压到构成电路块110的逻辑电路的施加。半导体装置100可以执行激活操作和待机操作。激活操作可以意味着激活模式，在激活模式中半导体装置100可以执行正常操作并由此执行各种功能，而待机操作可以意味着休眠模式，在休眠模式中半导体装置100可以使功耗最小。休眠模式可以包括诸如省电模式和深度省电模式的任何低功率操作模式。电源门控电路111可以在半导体装置100的激活操作中施加电源电压给逻辑电路，以及可以在半导体装置100的待机操作中切断电源电压到逻辑电路的施加。如之后将要描述的，电源门控电路111可以接收可变偏置电压ABB和可变栅极电压AVS。电源门控电路111可以包括耦接在电源电压的端子与逻辑电路之间的至少一个休眠晶体管。可变偏置电压ABB可以施加给休眠晶体管的衬底(body，主体)，而可变栅极电压AVS可以施加给休眠晶体管的栅极。
电压发生器130可以额外接收激活信号ACT和待机信号SB。激活信号ACT为可以在半导体装置100的激活操作期间被使能的信号，而待机信号SB可以为可以在半导体装置100的待机操作期间被使能的信号。在一个实施例中，可以使用一个信号而非激活信号ACT和待机信号SB。例如，一个信号可以在半导体装置100的激活操作期间被使能，而在半导体装置100的待机操作期间被禁止。电压发生器130可以基于激活信号ACT来产生具有第一电平的可变偏置电压ABB和具有第二电平的可变栅极电压AVS，使得电源门控电路111的休眠晶体管在半导体装置100的激活操作期间可以导通，从而电源电压可以施加给逻辑电路。电压发生器130可以基于待机信号SB来产生具有第三电平的可变偏置电压ABB和具有第四电平的可变栅极电压AVS，使得电源门控电路111的休眠晶体管在半导体装置100的待机操作期间可以切断，从而电源电压不能施加给逻辑电路。电压发生器130可以基于退化信息DI<0:n>来改变具有第三电平的可变偏置电压ABB的电平和具有第四电平的可变栅极电压AVS的电平。第一电平至第四电平可以为设计者可以基于构成电源门控电路111的休眠晶体管的类型和/或特性来设置的电平。
图2是例示图1所示的退化检测电路120的配置的示例代表的示图。参见图2，退化检测电路120可以包括退化-迟钝延迟路径210、退化-敏感延迟路径220和检测器230。退化-迟钝延迟路径210可以接收脉冲信号IS，将脉冲信号IS延迟并产生第一延迟信号DL1。退化-迟钝延迟路径210可以具有这样的延迟量：在半导体装置100中已经出现的退化对该延迟量的影响体现为较小量，而根据半导体装置100的工艺、温度和电压的变化对该延迟量的影响体现为较大量。因此，退化-迟钝延迟路径210可以通过将脉冲信号IS延迟根据半导体装置100的工艺、温度和电压的变化的延迟量来产生第一延迟信号DL1。退化-迟钝延迟路径210可以接收待机信号SB。虽然未示出，但是退化-迟钝延迟路径210可以包括包含多个反相器的反相器链。反相器链可以在待机信号SB处于使能状态时接通。因此，由于退化-迟钝延迟路径210可以在半导体装置100的激活操作期间切断，而在半导体装置100的待机操作期间接通，因此退化-迟钝延迟路径210可以被半导体装置100中已经出现的退化影响较小量。
退化-敏感延迟路径220可以接收脉冲信号IS，将脉冲信号IS延迟并产生第二延迟信号DL2。退化-敏感延迟路径220可以具有这样的延迟量：半导体装置100中已经出现的退化对该延迟量的影响和根据半导体装置100的工艺、温度和电压的变化而对该延迟量的影响二者都体现。退化-敏感延迟路径220可以通过将脉冲信号IS延迟根据半导体装置100的工艺、温度和电压的变化以及半导体装置中已经出现的退化的延迟量来产生第二延迟信号DL2。退化-敏感延迟路径220可以接收激活信号ACT和待机信号SB二者。虽然未示出，但是退化-敏感延迟路径220可以包括与退化-迟钝延迟路径210具有相同配置的反相器链。反相器链可以在激活信号ACT处于使能状态或者待机信号SB处于使能状态时接通。因此，由于退化-敏感延迟路径220在半导体装置的激活操作期间和待机操作期间二者都接通，因此退化-敏感延迟路径220可以因半导体装置100中已经出现的退化而被影响相对更大量。在一个实施例中，例如，退化-敏感延迟路径220在半导体装置100的激活操作期间和待机操作期间二者都接通，从而退化-敏感延迟路径220受到来自半导体装置100中已经出现的退化的影响比半导体装置100的退化对退化-迟钝延迟路径210的影响相对更多，因为退化-迟钝延迟路径210在半导体装置100的待机操作期间接通。
检测器230可以接收第一延迟信号DL1和第二延迟信号DL2并产生退化信息DI<0:n>。检测器230可以检测第一延迟信号DL1与第二延迟信号DL2之间的相位差，并产生具有与相位差相对应的逻辑值的退化信息DI<0:n>。由于退化-迟钝延迟路径210和退化-敏感延迟路径220共同受到半导体装置100的工艺、温度和电压的变化的影响，因此第一延迟信号DL1与第二延迟信号DL2之间的相位差可以根据半导体装置100中出现的退化而变化。相位差可以随着半导体装置100中已经出现的退化变得更大而增加，以及随着半导体装置100中已经出现的退化减小而减少。例如，检测器230可以在相位差大时产生具有高值的退化信息DI<0:n>，而可以在相位差小时产生具有低值的退化信息DI<0:n>。退化检测电路120还可以包括脉冲发生器240。脉冲发生器240可以产生脉冲信号IS。脉冲发生器240可以在退化检测电路120执行退化检测操作时产生脉冲信号IS。例如，脉冲发生器240可以在半导体装置100的待机操作期间产生脉冲信号IS。在一个实施例中，脉冲发生器240可以在半导体装置100的待机操作期间基于待机信号SB来产生脉冲信号IS。脉冲发生器240可以在半导体装置100的训练操作期间基于与训练操作相关的信号来产生脉冲信号IS。之后将描述训练操作。
图3是例示图1所示的电路块110的配置的示例代表的示图。参见图3，电路块110可以包括逻辑电路310和电源门控电路111。电源门控电路111可以包括第一休眠晶体管ST1和第二休眠晶体管ST2中的至少一个。可变偏置电压ABB可以包括第一可变偏置电压ABB1和第二可变偏置电压ABB2，而可变栅极电压AVS可以包括第一可变栅极电压AVS1和第二可变栅极电压AVS2。第一休眠晶体管ST1可以耦接在第一电源电压VDD与逻辑电路310之间。第一电源电压VDD可以为高电压。例如，第一电源电压VDD可以为适用于半导体装置100工作的电源电压。第一休眠晶体管ST1可以为P沟道MOS晶体管。第一休眠晶体管ST1的源极可以与第一电源电压VDD的端子耦接，而第一休眠晶体管ST1的漏极可以与逻辑电路310耦接。第一可变偏置电压ABB1可以施加给第一休眠晶体管ST1的衬底，而第一可变栅极电压AVS1可以施加给第一休眠晶体管ST1的栅极。
第二休眠晶体管ST2可以耦接在第二电源电压VSS与逻辑电路310之间。第二电源电压VSS可以为低电压。例如，第二电源电压VSS可以为地电压。第二休眠晶体管ST2可以为N沟道MOS晶体管。第二休眠晶体管ST2的漏极可以与逻辑电路310耦接，而第二休眠晶体管ST2的源极可以与第二电源电压VSS耦接。第二可变偏置电压ABB2可以施加给第二休眠晶体管ST2的衬底，而第二可变栅极电压AVS2可以施加给第二休眠晶体管ST2的栅极。
半导体装置100可以包括由多个晶体管构成的逻辑电路310和电源门控电路111。在半导体装置100中出现诸如BTI的退化的情况下，构成电源门控电路111的第一休眠晶体管ST1和第二休眠晶体管ST2的阈值电压可以增加。在半导体装置100的待机操作期间，第一休眠晶体管ST1和第二休眠晶体管ST2可以基于第一可变偏置电压ABB1和第二可变偏置电压ABB2以及第一可变栅极电压AVS1和第二可变栅极电压AVS2而关断，由此降低半导体装置100中消耗的功率。然而，由于第一休眠晶体管ST1和第二休眠晶体管ST2在半导体装置100的激活操作期间长时间导通，因此可能出现BTI。如果第一休眠晶体管ST1和第二休眠晶体管ST2的阈值电压因BTI而增加，则第一休眠晶体管ST1和第二休眠晶体管ST2的驱动力可以减少，且可能出现通过第一休眠晶体管ST1和第二休眠晶体管ST2的延迟。因此，退化检测电路120可以检测半导体装置100中出现的退化，并产生与出现的退化相对应的退化信息DI<0:n>。电压发生器130可以基于退化信息DI<0:n>来改变第一可变偏置电压ABB1和第二可变偏置电压ABB2以及第一可变栅极电压AVS1和第二可变栅极电压AVS2的电平，由此补偿第一休眠晶体管ST1和第二休眠晶体管ST2的阈值电压的变化。由电压发生器130根据退化信息DI<0:n>而产生的第一可变偏置电压ABB1和第二可变偏置电压ABB2的电平可以先于第一可变栅极电压AVS1和第二可变栅极电压AVS2的电平而改变。此外，第一可变偏置电压ABB1和第二可变偏置电压ABB2的单位改变量可以比第一可变栅极电压AVS1和第二可变栅极电压AVS2的单位改变量大。其原因在于：由于第一可变栅极电压AVS1和第二可变栅极电压AVS2施加给第一休眠晶体管ST1和第二休眠晶体管ST2的栅极，因此在改变其电压电平的情况下，第一休眠晶体管ST1和第二休眠晶体管ST2(尤其是第一休眠晶体管ST1)的栅氧化层可能被击穿。与此相比，要施加给第一休眠晶体管ST1和第二休眠晶体管ST2的衬底的第一可变偏置电压ABB1和第二可变偏置电压ABB2的电压改变可以有效地补偿第一休眠晶体管ST1和第二休眠晶体管ST2的阈值电压的变化。因此，可以先于第一可变栅极电压AVS1和第二可变栅极电压AVS2来控制第一可变偏置电压ABB1和第二可变偏置电压ABB2。
图4是例示根据一个实施例的半导体系统1的配置的示例代表的示图。参见图4，半导体系统1可以包括存储装置410和存储器控制器420。存储装置410可以通过与存储器控制器420通信来执行各种操作。存储器控制器420可以控制存储装置410进入和退出激活操作和待机操作。此外，存储装置410可以通过受存储器控制器420的控制，来执行储存从存储器控制器420传输来的数据或将储存的数据输出给存储器控制器420的数据输入和输出(输入/输出)操作。例如，数据从存储器控制器420传输来并储存在存储装置410中的操作可以为写入操作，而将储存在存储装置410中的数据输出给存储器控制器420的操作可以为读取操作。写入操作和读取操作可以为正常操作。存储器控制器420可以提供各种控制信号给存储装置410。例如，存储器控制器420可以提供命令CMD、地址信号、时钟信号和数据DQ。存储器控制器420与存储装置410可以经由多个总线来耦接。参见图4，多个总线可以包括传输命令CMD的命令总线401和传输数据DQ的数据总线402。命令总线401可以为单向总线，而数据总线402可以为双向总线。虽然未示出，但是多个总线还可以包括传输地址信号的地址总线和传输时钟信号的时钟总线。存储器控制器420可以提供命令CMD来控制进入和退出存储装置410的激活操作和待机操作。存储器控制器420可以传输特定命令CMD给存储装置410以使得执行激活操作。用于使得执行激活操作的特定命令CMD可以为激活命令。存储器控制器420可以传输特定命令CMD给存储装置410以使得执行待机操作。用于使得执行待机操作的特定命令CMD可以为待机命令。存储器控制器420可以传输特定命令CMD给存储装置410以使得执行写入操作和读取操作。用于使得执行写入操作和读取操作的特定命令CMD可以为正常命令，且可以包括写入命令和读取命令。此外，存储器控制器420可以与存储装置410执行训练操作。存储器控制器420传输特定命令CMD给存储装置410以使得存储装置410执行训练操作。用于使得执行训练操作的特定命令CMD可以为训练命令。
存储装置410可以基于从存储器控制器420传输来的训练命令检测存储装置410中出现的退化。存储装置410可以通过检测存储装置410中出现的退化来产生退化信息DI<0:n>。存储装置410可以输出退化信息DI<0:n>给存储器控制器420。参见图4，存储装置410可以包括数据储存区411、命令路径412、退化检测电路413和电压发生器414。作为可以储存从存储器控制器420传输来的数据DQ的区域，数据储存区411可以包括多个存储单元。命令路径412可以接收从存储器控制器420传输来的各种命令CMD，并产生内部命令信号。命令路径412可以在接收到训练命令时产生退化检测信号TD作为内部命令信号。虽然未示出，但是命令路径412可以基于从存储器控制器420传输来的命令CMD产生各种内部命令信号。例如，图1所示的激活信号ACT和待机信号SB可以基于激活命令和待机命令来产生。此外，写入信号和读取信号可以基于写入命令和读取命令来产生。命令路径412可以包括用于将从存储器控制器420和模式寄存器431传输来的命令CMD解码的解码电路。模式寄存器431可以储存与存储装置410的操作相关的各种信息。例如，模式寄存器431可以储存与存储装置410中要使用的各种电压的电平的设置相关的信息。如之后将要描述的，存储器控制器420可以传输用于电压电平设置的特定命令CMD，且特定命令CMD可以为电压设置命令。命令路径412可以基于电压设置命令来产生电压控制信号VCTRL，而电压控制信号VCTRL可以储存在模式寄存器431中并被提供给电压发生器414。
退化检测电路413可以基于退化检测信号TD来检测存储装置410中出现的退化。退化检测电路413可以通过检测存储装置410中出现的退化来产生退化信息DI<0:n>。电压发生器414可以基于电压控制信号VCTRL来产生可变偏置电压ABB和可变栅极电压AVS。电压发生器414可以基于电压控制信号VCTRL来改变可变偏置电压ABB和可变栅极电压AVS的电平。图1和图2所示的退化检测电路120可以应用作为退化检测电路413。以与退化检测电路120相同的方式，退化检测电路413可以包括退化-迟钝延迟路径210、退化-敏感延迟路径220、检测器230和脉冲发生器240。退化检测电路413的退化-迟钝延迟路径210可以在待机信号SB和退化检测信号TD二者都被使能时接通。例如，退化-迟钝延迟路径210可以基于通过对待机信号SB与退化检测信号TD求“与”或执行与逻辑运算而获得的输出来接通。以相同的方式，脉冲发生器240也可以在待机信号SB和退化检测信号TD二者都被使能时导通。
存储装置400还可以包括命令缓冲器415、数据缓冲器416和数据路径417。命令缓冲器415可以与命令总线401耦接，并接收从存储器控制器420传输来的命令CMD。命令缓冲器415可以缓冲接收的命令CMD，以及将缓冲的命令提供给命令路径412。数据缓冲器416可以与数据总线402耦接，并可以接收从存储器控制器420传输来的数据DQ，并经由数据总线402将从存储装置410输出的数据DQ传输给存储器控制器420。数据缓冲器416可以包括用于接收从存储器控制器420传输来的数据DQ的接收器和用于将数据DQ传输给存储器控制器420的发射器。数据缓冲器416可以从退化检测电路413接收退化信息DI<0:n>。数据缓冲器416可以经由数据总线402将退化信息DI<0:n>传输给存储器控制器420。数据路径417可以包括用于将经由数据缓冲器416接收的数据储存在数据储存区411中或者将储存在数据储存区411中的数据输出给数据缓冲器416的任何数据输入/输出电路。存储装置410的组件之中的至少一个可以对应于图1所示的电路块110。例如，数据路径417可以对应于电路块110，并可以包括电源门控电路。电源门控电路可以施加有可变偏置电压ABB和可变栅极电压AVS，并降低数据路径417中消耗的功率。
参见图4，存储器控制器420可以包括控制电路421和训练电路422。控制电路421可以产生各种控制信号，使得存储装置410可以执行各种操作。控制电路421可以基于从诸如主机的外部装置施加的请求来传输命令CMD和数据DQ给存储装置410。此外，控制电路421可以基于训练信号TR来产生训练命令，以及将训练命令传输给存储装置410。控制电路421可以基于电压设置控制信号VSC来产生电压设置命令，以及将电压设置命令传输给存储装置410。控制电路421可以通过诸如状态机的电路来实施。训练电路422可以包括用于与存储装置410执行训练操作的任何电路。训练电路422可以在训练操作必要时产生用于执行训练操作的训练信号TR。训练电路422可以从存储装置410接收退化信息DI<0:n>。训练电路422可以基于退化信息DI<0:n>来产生电压设置控制信号VSC。训练电路422可以将退化信息DI<0:n>与参考值相比较，以及可以根据比较结果来产生电压设置控制信号VSC，使得可变偏置电压ABB和可变栅极电压AVS的电平可以在存储装置410中被控制。可以设置参考值来确定存储装置410中出现的退化的程度。
存储器控制器420还可以包括接口电路423。接口电路423可以与命令总线401和数据总线402耦接。接口电路423可以传输命令CMD和数据DQ给存储装置410或者从存储装置410接收数据DQ。接口电路423可以为用于与存储装置410通信的物理层(PHY)。
图5是用于辅助说明根据一个实施例的半导体系统1的操作的流程图的示例代表。下面将参照图4和图5来描述根据一个实施例的半导体系统1的操作。虽然存储装置410执行激活操作以便于使得训练操作被执行，但是存储器控制器420可以控制存储装置410来执行待机操作。控制电路421可以传输待机命令给存储装置410，以及存储装置410可以基于待机命令来进入待机操作(S51)。电压发生器414可以基于储存在模式寄存器431中的电压控制信号VCTRL来产生可变偏置电压ABB和可变栅极电压AVS。储存在模式寄存器431中的电压控制信号VCTRL可以为缺省值。可变偏置电压ABB和可变栅极电压AVS可以施加给图3所示的电源门控电路111(S52)。
训练电路422可以产生训练信号TR，以及控制电路421可以基于训练信号TR来传输训练命令给存储装置410(S53)。命令路径412可以基于训练命令来产生退化检测信号TD，以及退化检测电路413可以基于退化检测信号TD来检测存储装置410中出现的退化(S54)。退化检测电路413可以通过检测存储装置410中出现的退化来产生退化信息DI<0:n>，并经由数据缓冲器416将退化信息DI<0:n>传输给存储器控制器420。
训练电路422可以监控从存储装置410传输来的退化信息DI<0:n>。训练电路422可以通过两步来执行改变可变偏置电压ABB和可变栅极电压AVS的电平的训练操作。例如，训练电路422可以执行训练操作使得可变偏置电压ABB的电平首先被设置，然后可以执行训练操作使得可变栅极电压AVS的电平被设置。如上所述，因为可变偏置电压ABB可以先于可变栅极电压AVS而改变，以及可变栅极电压AVS的单位改变量小于可变偏置电压ABB的单位改变量，所以设置可变偏置电压ABB的电平的步骤可以为粗调步骤，而设置可变栅极电压AVS的电平的步骤可以为细调步骤。
训练电路422可以执行首先设置可变偏置电压ABB的电平的操作。假定当存储装置410的退化严重时产生具有高值的退化信息DI<0:n>。训练电路422可以判断退化信息DI<0:n>是否大于第一参考值(S55)。当退化信息DI<0:n>大于第一参考值时，可以产生电压设置控制信号VSC，使得可变偏置电压ABB的电平可以改变。控制电路421可以基于电压设置控制信号VSC来产生电压设置命令，并将电压设置命令传输给存储装置410。命令路径412可以基于电压设置命令来产生电压控制信号VCTRL，电压发生器414可以基于电压控制信号VCTRL来改变可变偏置电压ABB的电平(S56)。训练电路422可以再次产生训练信号TR，以及可以反复执行步骤S53、S54、S55和S56，直到退化信息DI<0:n>变得小于第一参考值为止。
当退化信息DI<0:n>小于第一参考值时，训练电路422可以执行设置可变栅极电压AVS的电平的操作。训练电路422可以判断退化信息DI<0:n>是否小于第二参考值(S57)。当退化信息DI<0:n>小于第二参考值时，训练电路422可以产生电压设置控制信号VSC，使得可变栅极电压AVS的电平可以改变。训练电路422可以产生电压设置控制信号VSC，使得退化信息DI<0:n>小于第一参考值而大于第二参考值。控制电路421可以基于电压设置控制信号VSC来产生电压设置命令，并将电压设置命令传输给存储装置410。命令路径412可以基于电压设置命令来产生电压控制信号VCTRL，以及电压发生器414可以基于电压控制信号VCTRL来改变可变栅极电压AVS的电平(S58)。训练电路422可以再次产生训练信号TR，以及可以反复执行步骤S53、S54、S55、S57和S58，直到退化信息DI<0:n>变得大于第二参考值为止。
当退化信息DI<0:n>变得大于第二参考值时，可变偏置电压ABB和可变栅极电压AVS的电平设置可以完成(S59)。当退化信息DI<0:n>变得小于第二参考值时，通过与电压设置控制信号VSC相对应的电压设置命令产生的电压控制信号VCTRL可以储存在模式寄存器431中，并可以结束训练操作。
参见图4，存储装置410可以包括多个存储组。存储装置410可以通过分成多个存储组来工作。各存储组可以彼此独立地执行数据输入/输出操作。参见图4，存储装置410可以通过分成例如第一存储组至第四存储组来工作，但是并非意图具体限制存储组的数量。存储装置410的数据储存区411可以包括多个存储体，且第一存储组至第四存储组中的各个可以包括至少一个存储体。退化检测电路413可以产生与第一存储组至第四存储组相关的退化信息DI<0:n>。也就是说，退化检测电路413可以单独地检测第一存储组至第四存储组中出现的退化，以及独立地产生第一存储组的退化信息、第二存储组的退化信息、第三存储组的退化信息和第四存储组的退化信息。在一个实施例中，存储装置410可以包括分别产生与第一存储组至第四存储组相关的退化信息的多个退化检测电路413。虽然未示出，但是存储装置410可以为包括多个存储芯片的堆叠存储装置，并且至少一个存储芯片可以构成一个存储组。多个存储芯片中的各个可以包括数据储存区411、命令路径412、退化检测电路413、电压发生器414、命令缓冲器415、数据缓冲器416和数据路径417。
存储器控制器420可以基于退化信息DI<0:n>来执行存储映射。存储器控制器420可以基于退化信息DI<0:n>，来将退化得比参考值多的存储组映射到退化得比参考值少的存储组。存储器控制器420可以控制退化得比参考值少的存储组来代替退化得比参考值多的存储组执行正常操作。存储器控制器420还可以包括进度控制电路424。进度控制电路424可以通过接收训练信号TR和退化信息DI<0:n>来为相应的存储组的操作安排进度。进度控制电路424可以在训练操作期间从退化检测电路413接收相应的存储组的退化信息DI<0:n>，并可以对退化信息DI<0:n>执行逻辑运算。例如，进度控制电路424可以计算第一存储组至第四存储组的退化信息的均值，并可以指定第一存储组至第四存储组之中的退化严重的存储组。例如，进度控制电路424可以判断在第一存储组至第四存储组的退化信息之中是否存在退化信息的偏差大于参考值的存储组，并可以将偏差大于参考值的存储组指定作为退化严重的存储组。进度控制电路424可以将退化严重的存储组映射到退化小的存储组。存储器控制器420可以提供正常命令，使得第一存储组至第四存储组执行数据输入/输出操作。进度控制电路424可以将要传输给第一存储组至第四存储组之中的退化严重的存储组的正常命令控制为传输给第一存储组至第四存储组之中的退化不严重的存储组。例如，在第一存储组的退化严重的情况下，进度控制电路424可以映射存储组，使得第二存储组至第四存储组之中的任意一个可以代替第一存储组执行正常操作，并可以将映射信息提供给控制电路421。例如，为了控制第一存储组来执行写入操作，控制电路421可以提供用于选择第一存储组的存储组选择信号和写入命令给存储装置410。就此而言，在第一存储组的退化严重的情况下，控制电路421可以基于映射信息来将用于选择第二存储组至第四存储组之中的任意一个代替第一存储组的存储组选择信号和写入命令提供给存储装置410。
图6是例示图4所示的进度控制电路424的配置的示例代表的示图。参见图6，进度控制电路424可以包括存储组退化信息储存器610、计算逻辑620、存储组映射电路630和映射表640。存储组退化信息储存器610可以储存从存储装置410传输来的退化信息DI<0:n>。存储组退化信息储存器610可以单独地储存第一存储组至第四存储组的退化信息。存储组退化信息储存器610可以通过常规寄存器电路来实施。计算逻辑620可以计算第一存储组至第四存储组的退化信息的均值。计算逻辑620可以通过使用该均值来挑选具有偏差大于参考值的退化信息的存储组。计算逻辑620可以储存挑选的存储组的信息。计算逻辑620可以包括均值计算逻辑621、挑选逻辑622和存储组信息储存逻辑623。均值计算逻辑621可以计算第一存储组至第四存储组的退化信息的均值。挑选逻辑622可以将均值与第一存储组至第四存储组的退化信息相比较，以及可以挑选第一存储组至第四存储组的退化信息之中的具有偏差大于参考值的退化信息的存储组。存储组信息储存逻辑623可以储存与具有偏差大于参考值的退化信息的存储组有关的信息。存储组映射电路630可以将挑选的具有偏差大于参考值且被储存在存储组信息储存逻辑623中的退化信息的存储组的存储组与另一存储组相映射。换言之，存储组映射电路630可以将退化严重的存储组映射到退化小或者不显著的存储组。存储组映射电路630可以通过执行映射操作来产生映射信息。映射信息可以提供给控制电路421，且可以储存在映射表640中。
图7是用于辅助说明根据一个实施例的半导体系统1的另一操作的流程图的示例代表。下面将参照图4、图6和图7来描述根据一个实施例的半导体系统1的操作。存储器控制器420可以控制存储装置410来执行正常操作(S71)。存储器控制器420可以与存储装置410来执行训练操作(S72)。可以周期性地执行训练操作。为了与存储装置410执行训练操作，存储器控制器420可以控制存储装置410来执行待机操作。存储器控制器420可以通过提供训练命令来控制存储装置410执行训练操作。存储装置410的退化检测电路413可以检测第一存储组至第四存储组中已经出现的退化，并可以产生退化信息DI<0:n>。存储装置410可以将退化信息DI<0:n>提供给进度控制电路424。进度控制电路424可以通过接收退化信息DI<0:n>来获得第一存储组至第四存储组的退化信息(S73)。进度控制电路424的存储组退化信息储存器610可以基于退化信息DI<0:n>来储存第一存储组至第四存储组的相应的退化信息。计算逻辑620可以计算关于第一存储组至第四存储组的退化信息的均值(S74)，并可以判断是否存在具有偏差大于参考值的退化信息的存储组(S75)。如果退化的存储组不存在，则可以不执行存储映射，且存储器控制器420可以控制存储装置410来执行正常操作。
当假定第一存储组退化最严重时，挑选逻辑622可以挑选具有偏差大于参考值的退化信息的第一存储组，并可以将挑选结果储存在存储组信息储存逻辑623中。存储组映射电路630可以将第一存储组与第二存储组至第四存储组中的任意一个相映射。例如，存储组映射电路630可以将第一存储组与第二存储组相映射，可以将第一存储组被第二存储组取代的映射信息提供给控制电路421，并可以将映射信息储存在映射表640中。其后，当存储装置410执行正常操作时，控制电路421可以基于映射信息来将要传输给第一存储组的正常命令传输给第二存储组，并且存储映射可以被执行使得退化不严重的存储组可以取代退化严重的存储组来执行正常操作(S76)。因此，第二存储组可以取代第一存储组来执行正常操作。
虽然以上已经描述了各个实施例，但是本领域技术人员将理解的是，所描述的实施例仅为示例。相应地，本文中描述的用于补偿退化的半导体装置及使用其的半导体系统不应当基于所描述的实施例而被限制。

Claims (19)

1.一种半导体装置，包括：
退化检测电路，被配置为检测半导体装置中已经出现的退化，并产生退化信息；
电压发生器，被配置为基于退化信息来产生可变偏置电压和可变栅极电压；以及
电路块，包括至少一个晶体管，所述至少一个晶体管被配置为通过接收可变偏置电压和可变栅极电压来工作。
2.如权利要求1所述的半导体装置，其中，退化检测电路包括：
退化-迟钝延迟路径，被配置为将脉冲信号延迟根据工艺、温度和电压的变化的延迟量，并产生第一延迟信号；
退化-敏感延迟路径，被配置为将脉冲信号延迟根据工艺、温度和电压的变化以及半导体装置的退化的延迟量，并产生第二延迟信号；以及
检测器，被配置用于比较第一延迟信号与第二延迟信号的相位差，并产生退化信息。
3.如权利要求2所述的半导体装置，
其中，半导体装置执行激活操作和待机操作；以及
其中，退化-迟钝延迟路径在待机操作期间接通，而退化-敏感延迟路径在激活操作期间和待机操作期间接通。
4.如权利要求1所述的半导体装置，其中，电压发生器基于退化信息来改变可变偏置电压和可变栅极电压的电平，并且可变栅极电压的单位改变量小于可变偏置电压的单位改变量。
5.如权利要求1所述的半导体装置，其中，退化检测电路包括：
退化-迟钝延迟路径，被配置为将脉冲信号延迟第一延迟量，并产生第一延迟信号；
退化-敏感延迟路径，被配置为将脉冲信号延迟第二延迟量，并产生第二延迟信号；
检测器，被配置为比较第一延迟信号与第二延迟信号的相位差，并产生退化信息，
其中，第一延迟量和第二延迟量受半导体装置的退化的影响，并且第一延迟量比第二延迟量受半导体装置的退化的影响小。
6.如权利要求1所述的半导体装置，其中，电路块包括：
逻辑电路；以及
电源门控电路，包括第一休眠晶体管，第一休眠晶体管耦接在第一电源电压与逻辑电路之间。
7.如权利要求6所述的半导体装置，其中，电源门控电路还包括第二休眠晶体管，第二休眠晶体管耦接在第二电源电压与逻辑电路之间。
8.如权利要求7所述的半导体装置，
其中，可变偏置电压包括第一可变偏置电压和第二可变偏置电压，而可变栅极电压包括第一可变栅极电压和第二可变栅极电压，
其中，第一可变偏置电压施加给第一休眠晶体管的衬底，而第二可变偏置电压施加给第二休眠晶体管的衬底，以及
其中，第一可变栅极电压施加给第一休眠晶体管的栅极，而第二可变栅极电压施加给第二休眠晶体管的栅极。
9.一种半导体系统，包括：
存储装置，被配置为基于训练命令来检测存储装置中已经出现的退化和产生退化信息，以及基于电压设置命令来产生可变偏置电压和可变栅极电压；以及
存储器控制器，被配置为向存储装置提供训练命令，以及基于退化信息来产生电压设置命令。
10.如权利要求9所述的半导体系统，其中，存储装置包括：
命令路径，被配置为基于训练命令来产生退化检测信号，以及基于电压设置命令来产生电压控制信号；
退化检测电路，被配置为基于退化检测信号来检测存储装置中出现的退化，并产生退化信息；以及
电压发生器，被配置为基于电压控制信号来产生可变偏置电压和可变栅极电压。
11.如权利要求10所述的半导体系统，其中，退化检测电路包括：
退化-迟钝延迟路径，被配置为将脉冲信号延迟根据工艺、温度和电压的变化的延迟量，并产生第一延迟信号；
退化-敏感延迟路径，被配置为将脉冲信号延迟根据工艺、温度和电压的变化以及存储装置中出现的退化的延迟量，并产生第二延迟信号；以及
检测器，被配置为比较第一延迟信号与第二延迟信号的相位差，并产生退化信息。
12.如权利要求10所述的半导体系统，其中，电压发生器基于退化信息来改变可变偏置电压和可变栅极电压的电平，并且可变栅极电压的单位改变量小于可变偏置电压的单位改变量。
13.如权利要求10所述的半导体系统，其中，退化检测电路包括：
退化-迟钝延迟路径，被配置为将脉冲信号延迟第一延迟量，并产生第一延迟信号；
退化-敏感延迟路径，被配置为将脉冲信号延迟第二延迟量，并产生第二延迟信号；
检测器，被配置为比较第一延迟信号与第二延迟信号的相位差，并产生退化信息，
其中，第一延迟量和第二延迟量受半导体装置的退化的影响，并且第一延迟量比第二延迟量受半导体装置的退化的影响小。
14.如权利要求10所述的半导体系统，其中，存储装置还包括：
逻辑电路；以及
电源门控电路，包括至少一个休眠晶体管，第一休眠晶体管被配置为将电源电压与逻辑电路耦接。
15.如权利要求14所述的半导体系统，其中，可变偏置电压施加给休眠晶体管的衬底，而可变栅极电压施加给休眠晶体管的栅极。
16.如权利要求10所述的半导体系统，其中，存储装置还包括：
数据缓冲器，被配置为将退化信息传输给存储器控制器。
17.如权利要求9所述的半导体系统，其中，存储器控制器包括：
训练电路，被配置为产生训练信号来对存储装置执行训练，以及基于退化信息来产生电压设置控制信号；以及
控制电路，被配置为基于训练信号来产生训练命令，以及基于电压设置控制信号来产生电压设置命令。
18.一种半导体装置，包括：
电路块，包括被配置为接收可变偏置电压和可变栅极电压的至少一个晶体管；以及
退化检测电路，被配置为通过产生退化信息来改变由所述至少一个晶体管接收的可变偏置电压和可变栅极电压的电平，从而补偿所述至少一个晶体管的阈值电压的变化。
19.如权利要求18所述的半导体装置，其中，可变偏置电压的电平在可变栅极电压改变之前改变。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111710670A (zh) * 2020-07-01 2020-09-25 无锡中微亿芯有限公司 利用硅连接层集成电源门控电路的半导体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210085284A (ko) * 2019-12-30 2021-07-08 삼성전자주식회사 Pim 메모리 디바이스, pim 메모리 디바이스를 포함하는 컴퓨팅 시스템 및 pim 메모리 디바이스의 동작 방법
KR20220000587A (ko) * 2020-06-26 2022-01-04 에스케이하이닉스 주식회사 파워 게이팅 제어 회로 및 이를 포함하는 반도체 장치
KR102634447B1 (ko) * 2022-07-12 2024-02-06 주식회사 피델릭스 트랜지스터의 문턱 전압의 레벨 변화로 열화를 감시하는 반도체 메모리 장치의 열화 감시 회로
KR102634456B1 (ko) * 2022-07-12 2024-02-06 주식회사 피델릭스 신호 전송 시간의 변화로 배선의 열화를 감시하는 열화 감시 회로 및 이를 포함하는 반도체 메모리 장치
US20240072772A1 (en) * 2022-08-31 2024-02-29 Global Unichip Corporation Interface device and signal transceiving method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11101852A (ja) * 1997-09-29 1999-04-13 Toshiba Corp 可変遅延素子試験回路
US20080175068A1 (en) * 2007-01-18 2008-07-24 Texas Instruments Incorporated Temperature dependent back-bias for a memory array
US20110234279A1 (en) * 2010-03-29 2011-09-29 Hynix Semiconductor Inc. Variable unit delay circuit and clock generation circuit for semiconductor apparatus using the same
US20130002274A1 (en) * 2010-03-29 2013-01-03 Nec Corporation Aging degradation diagnosis circuit and aging degradation diagnosis method for semiconductor integrated circuit
JP2013207349A (ja) * 2012-03-27 2013-10-07 Furukawa Electric Co Ltd:The 故障検出装置及び故障検出方法
US20160247554A1 (en) * 2015-02-25 2016-08-25 Qualcomm Incorporated Static random-access memory (sram) sensor

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5615158A (en) * 1995-11-13 1997-03-25 Micron Technology, Inc. Sense amplifier circuit for detecting degradation of digit lines and method thereof
JP4071378B2 (ja) * 1998-11-17 2008-04-02 株式会社ルネサステクノロジ 半導体回路装置
US8422303B2 (en) * 2010-12-22 2013-04-16 HGST Netherlands B.V. Early degradation detection in flash memory using test cells
US9455021B2 (en) 2011-07-22 2016-09-27 Texas Instruments Incorporated Array power supply-based screening of static random access memory cells for bias temperature instability
KR20140126146A (ko) 2013-04-22 2014-10-30 삼성전자주식회사 음 바이어스 온도 불안정 보상 회로를 구비하는 반도체 장치 및 그에 따른 보상 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11101852A (ja) * 1997-09-29 1999-04-13 Toshiba Corp 可変遅延素子試験回路
US20080175068A1 (en) * 2007-01-18 2008-07-24 Texas Instruments Incorporated Temperature dependent back-bias for a memory array
US20110234279A1 (en) * 2010-03-29 2011-09-29 Hynix Semiconductor Inc. Variable unit delay circuit and clock generation circuit for semiconductor apparatus using the same
US20130002274A1 (en) * 2010-03-29 2013-01-03 Nec Corporation Aging degradation diagnosis circuit and aging degradation diagnosis method for semiconductor integrated circuit
JP2013207349A (ja) * 2012-03-27 2013-10-07 Furukawa Electric Co Ltd:The 故障検出装置及び故障検出方法
US20160247554A1 (en) * 2015-02-25 2016-08-25 Qualcomm Incorporated Static random-access memory (sram) sensor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111710670A (zh) * 2020-07-01 2020-09-25 无锡中微亿芯有限公司 利用硅连接层集成电源门控电路的半导体装置
CN111710670B (zh) * 2020-07-01 2021-10-22 无锡中微亿芯有限公司 利用硅连接层集成电源门控电路的半导体装置

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