KR20140126146A - 음 바이어스 온도 불안정 보상 회로를 구비하는 반도체 장치 및 그에 따른 보상 방법 - Google Patents

음 바이어스 온도 불안정 보상 회로를 구비하는 반도체 장치 및 그에 따른 보상 방법 Download PDF

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Abstract

반도체 장치의 음 바이어스 온도 불안정 보상 회로가 개시된다. 그러한 보상 회로는 바디 바이어스 전압을 받는 모오스 트랜지스터 회로의 바이어스를 보상하기 위해, 상기 모오스 트랜지스터 회로에 대한 음 바이어스 온도 불안정 현상의 정도를 동작 타이밍 변화 측정부를 이용하여 측정하고 그 측정된 값에 따라 바이어스 보상을 적응적으로 수행하는 음 바이어스 온도 불안정 보상 회로를 구비한다.

Description

음 바이어스 온도 불안정 보상 회로를 구비하는 반도체 장치 및 그에 따른 보상 방법{Semiconductor device having circuit for compensating negative bais temperature instability(NBTI) effects and therefore compensating method}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 음 바이어스 온도 불안정 보상 회로를 구비하는 반도체 장치 및 그에 따른 보상 방법에 관한 것이다.
CMOS 회로에서 MOSFET의 크기는 점점 작아지고 다양한 소자열화 현상으로 인해 반도체 장치의 성능 저하나 신뢰성 문제가 나타나고 있다. 특히 PMOS 트랜지스터의 경우에 음의 게이트 전압이 인가되고 소자 구동으로 인해 온도가 높아지면 드레인 전류의 절대값은 줄어들고 문턱 전압 절대값과 게이트 유기 드레인 누설(GIDL)전류가 증가하는 NBTI 현상(negative bais temperature instability(NBTI) effects)이 발생한다.
PMOS 트랜지스터의 드레인과 소오스를 접지시킨 상태에서, 게이트에 음의 전압을 가하면, 게이트 산화막에 양전하의 인터페이스 트랩(interface trap)이 생기게 된다. 결국, NBTI 현상의 발생으로 인해 채널 형성이 방해되고 문턱 전압은 높아지고 드레인 전류의 절대값은 낮아지게 된다. 또한 게이트와 드레인 사이의 에너지 밴드는 게이트 전압으로 인해 휘어지게 되면서 터널링이 더 쉽게 일어나 GIDL전류가 증가한다.
NBTI는 특히 바이어스 및 고온 상태에서 현저한 임계 전압 변화를 일으키므로 고속 반도체 프로세스의 가장 중요한 신뢰성 문제 중 하나이다.
따라서, 다이나믹 랜덤 억세스 메모리(DRAM)등과 같은 반도체 장치에서도 NBTI 현상에 대한 보상 대책이 강구될 필요성이 있다.
본 발명이 해결하고자 하는 기술적 과제는, 음 바이어스 온도 불안정 보상 회로를 구비하는 반도체 장치 및 그에 따른 보상 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념에 따른 실시 예의 일 양상에 따라, 반도체 장치는,
바디 바이어스 전압을 받는 모오스 트랜지스터 회로; 및
상기 모오스 트랜지스터 회로에 대한 음 바이어스 온도 불안정 현상의 정도를 동작 타이밍 변화 측정부를 이용하여 측정하고 그 측정된 값에 따라 바이어스 보상을 적응적으로 수행하는 음 바이어스 온도 불안정 보상 회로를 구비한다.
본 발명의 개념의 실시 예에 따라, 상기 모오스 트랜지스터 회로는 상기 바디 바이어스 전압을 수신하는 바디에 형성되는 피 모오스 트랜지스터를 포함할 수 있다.
본 발명의 개념의 실시 예에 따라, 상기 동작 타이밍 변화 측정부는 디지털 지연 고정 루프일 수 있다.
본 발명의 개념의 실시 예에 따라, 상기 동작 타이밍 변화 측정부는 디지털 위상 고정 루프일 수 있다.
본 발명의 개념의 실시 예에 따라, 상기 음 바이어스 온도 불안정 보상 회로는,
제1 딜레이 클럭을 생성하며, 기준 바디 바이어스에 의해 구동되고 상기 음 바이어스 온도 불안정에 상대적으로 둔감한 제1 딜레이 라인;
제2 딜레이 클럭을 생성하며, 피드백 바디 바이어스에 의해 구동되고 상기 제1 딜레이 라인에 비해 상기 음 바이어스 온도 불안정에 상대적으로 민감한 제2 딜레이 라인; 및
상기 동작 타이밍 변화 측정부로서 기능하기 위해, 상기 제1 딜레이 클럭의 위상과 상기 제2 딜레이 클럭의 위상을 비교하고 그 비교 결과 값에 따라 상기 바디 바이어스 전압을 보상하는 디지털 지연 고정 루프를 포함할 수 있다.
본 발명의 개념의 실시 예에 따라, 상기 디지털 지연 고정 루프는,
상기 제1 딜레이 클럭의 위상과 상기 제2 딜레이 클럭의 위상 차이를 검출하는 위상 검출기;
상기 위상 검출기의 검출 출력 값에 따라 업 다운 카운팅 신호를 생성하는 업 다운 카운터; 및
상기 업 다운 카운터의 상기 업 다운 카운팅 신호에 따라 상기 바디 바이어스 전압을 생성하는 바디 바이어스 발생기를 포함할 수 있다.
본 발명의 개념의 실시 예에 따라, 상기 동작 타이밍 변화 측정부의 측정 동작은 반도체 장치의 노말 동작 이외의 동작 구간에서 수행될 수 있다.
본 발명의 개념의 실시 예에 따라, 상기 노말 동작 이외의 동작 구간은 파워 업 동작 구간을 포함할 수 있다.
본 발명의 개념의 실시 예에 따라, 상기 제1 딜레이 라인은 상기 동작 타이밍 변화 측정부의 측정 동작이 완료되면 파워 오프될 수 있다.
본 발명의 개념의 실시 예에 따라, 상기 제2 딜레이 라인은 상기 동작 타이밍 변화 측정부의 측정 동작이 완료되어도 파워 온될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념에 따른 실시 예의 다른 양상에 따라, 반도체 장치의 음 바이어스 온도 불안정 보상 방법은,
음 바이어스 온도 불안정 프리 딜레이 블록으로부터 제1 딜레이 신호를 수신하고;
음 바이어스 온도 불안정 의존 딜레이 블록으로부터 제2 딜레이 신호를 수신하고;
상기 제1,2 딜레이 신호들을 비교하여 음 바이어스 온도 불안정 현상의 정도를 측정하고;
상기 측정된 값에 따라 피모오스 트랜지스터에 대한 바디 바이어스 전압을 적응적으로 보상한다.
본 발명의 개념의 실시 예에 따라, 상기 바디 바이어스 전압은,
반도체 메모리 장치의 주변회로의 일부 또는 피형 모오스 트랜지스터들의 전체 바디로 제공될 수 있다.
본 발명의 개념의 실시 예에 따라, 상기 바디 바이어스 전압의 보상은 디지털 지연 고정 루프를 이용하여 수행될 수 있다.
본 발명의 개념의 실시 예에 따라, 상기 바디 바이어스 전압의 보상은 디지털 위상 고정 루프를 이용하여 수행될 수 있다.
본 발명의 개념의 실시 예에 따라, 상기 바디 바이어스 전압의 보상은 상기 반도체 메모리 장치의 파워 동작 동작 구간 내에 또는 상기 반도체 메모리 장치의 노말 동작 구간 내에서 일정한 주기 마다 수행될 수 있다.
본 발명의 실시 예들에 따르면, 음 바이어스 온도 불안정 현상이 보상되는 효과가 있다.
도 1은 본 발명의 개념적 실시 예에 따른 메모리 시스템의 구성 블록도.
도 2는 PMOS 트랜지스터의 구조도.
도 3은 도 1중 바이어스 온도 불안정 보상 회로의 예시적 블록도.
도 4는 도 3에 따른 구체적 블록도.
도 5는 도 4에 관련된 동작 타이밍도.
도 6은 본 발명의 개념적 실시 예에 따른 바이어스 온도 불안정 보상의 제어 흐름도.
도 7은 도 4의 변형 실시 예를 보여주는 블록도.
도 8은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 개략적 회로 블록도.
도 9는 스마트 카드에 적용된 본 발명의 응용 예를 도시한 개략적 회로 블록도.
도 10은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 개략적 회로 블록도.
도 11은 메모리 카드에 적용된 본 발명의 응용 예를 도시한 도면.
도 12는 정보 처리 시스템에 적용된 본 발명의 응용 예를 도시한 도면.
도 13은 솔리드 스테이트 디바이스(SSD)에 적용된 본 발명의 응용 예를 도시한 개략적 회로 블록도.
도 14는 컴퓨팅 시스템에 적용된 본 발명의 응용 예를 도시한 블록도.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM 등과 같은 반도체 메모리 장치에 대한 기본적 데이터 억세스 동작과 리프레쉬 동작 및 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 개념적 실시 예에 따른 메모리 시스템의 구성 블록도이다.
도 1을 참조하면, 메모리 시스템(3000)은 메모리 콘트롤러(1000)와 메모리(2000)를 포함한다. 상기 메모리(2000)는 버스(B1)을 통해 상기 메모리 콘트롤러(1000)와 연결된다. 상기 버스(B1)는 어드레스, 데이터, 및 코맨드를 전송하는 버스일 수 있다.
상기 메모리(2000)는 바이어스 온도 불안정 보상 회로(BTICC;500)를 포함한다. 상기 바이어스 온도 불안정 보상 회로(500)는 모오스 트랜지스터 회로에 대한 바이어스 온도 불안정 현상의 정도를 동작 타이밍 변화 측정부를 이용하여 측정하고 그 측정된 값에 따라 바이어스 보상을 적응적으로 수행한다.
특히, 상기 바이어스 온도 불안정 보상 회로(500)가 PMOS 트랜지스터의 음 바이어스 온도 불안정 현상을 보상하는 경우에 NBTICC((negative bais temperature instability compensating circuit)로서 기능한다.
NBTI의 보상을 적응적으로 수행하기 위해, 상기 바이어스 온도 불안정 보상 회로(500)는 상기 메모리(2000)의 파워 업 동작 시에 활성화될 수 있다. 또한, 노말 동작 중에도 주기적으로 상기 바이어스 온도 불안정 보상 회로(500)는 구동될 수 있다.
상기 바이어스 온도 불안정 보상 회로(500)는 CMOS 회로가 있는 디바이스라면 적용될 수 있으므로, 상기 메모리(2000)는 DRAM,SRAM,SDRAM 등의 휘발성 반도체 메모리 뿐만 아니라 플래시 메모리 등의 불휘발성 반도체 메모리도 될 수 있다.
도 2는 PMOS 트랜지스터의 구조도 이다.
도 2를 참조하면, N형의 기판(110)에 형성된 P형의 웰들(122,123)과 게이트(111)를 가지는 PMOS 트랜지스터의 구조가 보여진다. 상기 P형의 웰들(122,123)은 소오스와 드레인으로서 각기 기능한다. 게이트 절연막(109)의 상부에 형성된 상기 게이트(111)는 게이트 전극(107)을 통해 게이트 전압(130)을 수신한다. 상기 소오스(122)는 소오스 전극(105)을 통해 소오스 전압(120)을 수신하고, 상기 드레인(123)은 드레인 전극(106)을 통해 드레인 전압(140)을 수신한다. 한편, N 형의 웰에는 바디 전극(106)을 통해 바디 전압이 인가된다. 상기 바디 전압은 상기 N형의 기판(110)에 직접적으로 인가될 수도 있다.
상기 드레인(123)과 소오스(122)를 접지시킨 상태에서, 게이트(111)에 음의 전압을 가하면, 게이트 절연막(109)에 양전하의 인터페이스 트랩(interface trap)이 생긴다. 이로 인해 채널 형성이 방해되어 PMOS 트랜지스터의 문턱 전압은 높아진다. 따라서, 드레인 전류의 절대값은 낮아지고, 게이트(111)와 드레인(123)사이의 에너지 밴드는 게이트 전압으로 인해 휘어져, 터널링 현상의 발생에 기인하여 GIDL전류가 증가한다.
반도체 장치의 내부 회로에는 대개 CMOS 회로가 설치되는데, 반도체 장치의 사용 시간이 경과함에 따라 NBTI 현상이 발생될 수 있다.
NBTI 현상을 보상하기 위한 통상적인 접근 방식은 가속 조건에서 테스트를 진행한 후 트랜지스터의 동작 속도나 문턱 전압의 시프트를 측정하는 것이다. 그리고 측정된 값에 따라 바디 전압을 순방향 바이어싱하는 것에 의해 NBTI 현상이 보상된다. 그러나, 이와 같은 보상 방식은 반도체 장치의 동작 중에 추가적으로 NBTI 현상이 발생되는 경우에 보상이 어렵다.
본 발명의 실시 예에서는 반도체 장치의 동작 중에 트랜지스터 소자의 열화로 인한 NBTI 현상을 적응적으로 보상하기 위해 도 3과 같은 회로 구성을 가진다.
도 3은 도 1중 바이어스 온도 불안정 보상 회로의 예시적 블록도 이다.
도 3을 참조하면, NBTI 보상 회로는 제1 딜레이 라인(510), 제2 딜레이 라인(520), 및 DLL 회로(530)를 포함한다.
상기 제1 딜레이 라인(510)은 제1 딜레이 클럭(t1)을 생성하며, 기준 바디 바이어스에 의해 구동되고 상기 음 바이어스 온도 불안정에 상대적으로 둔감한 딜레이 라인이다. 상기 제1 딜레이 라인(510)은 라인(L1)을 통해 인가되는 클럭(CK)을 상기 기준 바디 바이어스에 따라 지연하여 제1 딜레이 클럭(t1)을 라인(L2)상에 생성한다.
상기 제2 딜레이 라인(520)은 제2 딜레이 클럭(t2)을 생성하며, 피드백 바디 바이어스에 의해 구동되고 상기 제1 딜레이 라인(510)에 비해 상기 음 바이어스 온도 불안정에 상대적으로 민감한 딜레이 라인이다. 상기 제2 딜레이 라인(520)은 라인(L1)을 통해 인가되는 클럭(CK)을 상기 피드백 바디 바이어스에 따라 지연하여 제2 딜레이 클럭(t2)을 라인(L3)상에 생성한다.
상기 DLL 회로(530)는 동작 타이밍 변화 측정부로서 기능하기 위해, 상기 제1 딜레이 클럭(t1)의 위상과 상기 제2 딜레이 클럭(t2)의 위상을 비교하고 그 비교 결과 값에 따라 바디 바이어스 전압(ABB)을 보상한다. 상기 바디 바이어스 전압(ABB)은 라인(L4)을 통해 출력되고, 라인(L5)를 통해 상기 제2 딜레이 라인(520)으로 피드백된다.
상기 동작 타이밍 변화 측정부의 또 다른 구현 예시로서, 상기 DLL 회로(530)는 도 7에 도시된 바와 같은 PLL 회로로 대치될 수 있다.
도 4는 도 3에 따른 구체적 블록도이다.
도 4를 참조하면, 상기 DLL(delay locked loop) 회로(530)의 구체적 예시가 보여진다.
상기 DLL 회로(530)는, 위상 검출기(532), 업 다운 카운터(534), 및 바디 바이어스 발생기(536)를 포함할 수 있다.
상기 위상 검출기(532)는 라인(L2)을 통해 인가되는 상기 제1 딜레이 클럭(t1)의 위상과 라인(L3)을 통해 인가되는 상기 제2 딜레이 클럭(t2)의 위상 차이를 검출한다.
상기 업 다운 카운터(534)는 상기 위상 검출기(532)로부터 출력되는 검출 출력 값을 라인(L10)을 통해 수신하고 상기 검출 출력 값에 따라 업 카운팅 또는 다운 카운팅을 수행한다.
상기 바디 바이어스 발생기(536)는 상기 업 다운 카운터(534)로부터 출력되는 업 다운 카운팅 신호를 라인(L11)을 통해 수신하고, 그 업다운 카운팅 신호에 따라 모오스 트랜지스터의 바디로 인가될 바디 바이어스 전압을 생성한다. NBTI 보상이 수행된 상기 바디 바이어스 발생기(536)의 바디 바이어스 전압은 출력 라인(L4)을 통해 주변 회로(2002) 또는 칩 전체나 특정한 회로블록으로 제공된다. 또한, 상기 바디 바이어스 전압은 라인(L5)을 통해 상기 제2 딜레이 라인으로서 기능하는 바디 바이어스 콘트롤드 딜레이(520)로 피드백된다.
상기 바디 바이어스 콘트롤드 딜레이(520)는 NBTI 현상에 의존하는 딜레이 라인이다. NBTI 현상에 의존하도록 하기 위해 상기 바디 바이어스 콘트롤드 딜레이(520)는 반도체 장치의 동작 중에 상시 활성화된다. 즉, 반도체 장치 내의 모오스 트랜지스터의 열화 시에 상기 바디 바이어스 콘트롤드 딜레이(520)를 구성하는 모오스 트랜지스터도 함께 열화된다.
한편, 제1 딜레이 라인으로서 기능하는 상기 바디 바이어스 콘트롤드 딜레이(510)는 NBTI 현상에 의존하지 않고 NBTI 프리한 딜레이 라인이다. NBTI 현상에 비의존되도록 하기 위해 상기 바디 바이어스 콘트롤드 딜레이(510)는 반도체 장치의 동작 중에 상시 활성화되지 않는다. 즉, NBTI 보상 동작을 수행하는 모드에서만 상기 제1 딜레이 라인(510)은 활성화된다. 결국, 반도체 장치 내의 모오스 트랜지스터의 열화 시에도 상기 바디 바이어스 콘트롤드 딜레이(510)를 구성하는 모오스 트랜지스터는 열화로부터 회피된다.
클럭 발생기(501)는 라인(L1)을 통해 미리 설정된 주파수의 클럭(CK)을 도 5에서 보여지는 바와 같이 생성한다.
도 5는 도 4에 관련된 동작 타이밍도 이다.
도 5를 참조하면, 파워 업 시퀀스 구간(T10)에서 DLL의 동작에 의해 로킹되는 바디 바이어스의 전압 레벨이 보여진다.
도 5의 타이밍 부분(R10)의 화살 부호(AR10)를 따라 도시된 클럭(CK)은 도 4의 클럭 발생기(501)를 통해 출력되는 클럭(CK)이다. 상기 클럭(CK)은 기준 클럭으로서 기능한다. 도 4의 바디 바이어스 콘트롤드 딜레이(510)가 제1 딜레이 클럭(t1)을 도 5의 타이밍과 같이 생성하고, 바디 바이어스 콘트롤드 딜레이(520)가 제2 딜레이 클럭(t2)을 생성하였다고 하면, 상기 제1 딜레이 클럭(t1)의 위상은 상기 제2 딜레이 클럭(t2)의 위상 보다 앞선다.
여기서, 바디 바이어스 콘트롤드 딜레이(510)는 제1 딜레이 라인이므로 기준 딜레이 라인의 역할을 한다. 즉, 제1 딜레이 라인은 NBTI를 발생할 수 있는 가속조건을 피하도록 설계되어 있고, 기준 바디 바이어스(reference body bias)를 PMOS 트랜지스터의 바디(body)로 수신한다. 그러므로, 상기 제1 딜레이 라인은 항상 일정한 딜레이를 가지게 된다.
한편, 상기 바디 바이어스 콘트롤드 딜레이(520)는 제2 딜레이 라인이므로 주변 회로(peripheral circuit)의 전체 혹은 일부분과 마찬가지로, 가속조건에서 NBTI 열화가 발생 시에 딜레이가 증가된다.
따라서, 도 5의 경우에 DLL 로킹이 되기 이전 까지 위상 검출기(532)의 출력은 로우가 된다. 즉, 상기 위상 검출기(532)의 검출 출력 값은 다운(dn) 신호가 된다. 따라서, 업 다운 카운터(534)는 업 다운 카운팅 출력을 -1 감소시키는 다운 카운팅 동작을 수행한다. 클럭(CK)이 인가될 때 마다 수행되는 상기 다운 카운팅 동작은 상기 위상 검출기(532)의 출력이 로우에서 하이로 천이될 때 까지 계속된다. 상기 위상 검출기(532)의 출력이 로우에서 하이로 천이되어 DLL 로킹이 되면 바디 바이어스는 도 5에서 로킹된 부분의 레벨로서 유지된다.
따라서, 상기 업 다운 카운터(534)의 카운팅 출력 값이 증가되면 바디 바이어스의 전압 레벨은 높아지고, 감소되면 바디 바이어스의 전압 레벨은 낮아진다. 이와 같이 보상된 바디 바이어스 전압은 반도체 장치의 주변 회로(2002)로 인가되어, 칩의 동작 스피드를 NBTI 현상의 발생에 상관없이 일정하게 해준다.
도 4의 회로 동작은 도 5에서 보여지는 바와 같이, 위상 검출기(532)가 'low(dn)'를 연속적으로 출력하다가 'high(up)'를 출력하면, DLL 동작에 의해 'lock' 상태(state)를 유지한다. DLL 로킹이 되면, NBTI 현상에 의한 PMOS 트랜지스터의 열화(degradation)가 보상(compensation)된다. 한편, 도 4의 회로 동작은 파워 업(Power-up)이후에도 주기적으로 수행될 수 있다. 결국, 동작 중에 변하는 NBTI 특성은 상기 DLL 에 의해 적응적으로 트랙킹(tracking)될 수 있다.
도 6은 본 발명의 개념적 실시 예에 따른 바이어스 온도 불안정 보상의 제어 흐름도 이다.
도 6을 참조하면, S60 단계에서 음 바이어스 온도 불안정 보상 회로는 음 바이어스 온도 불안정 프리 딜레이 블록(510)으로부터 제1 딜레이 신호를 수신한다.
S62 단계에서 상기 NBTI 보상회로는 음 바이어스 온도 불안정 의존 딜레이 블록(520)으로부터 제2 딜레이 신호를 수신한다.
S64 단계에서 상기 NBTI 보상회로는 상기 제1,2 딜레이 신호들을 비교하여 음 바이어스 온도 불안정 현상의 정도를 측정한다. 결국, 상기 S64 단계에서 DLL 회로가 구동되고 로킹 인지 언로킹 인지가 체크된다. 업 다운 카운터의 카운팅 동작이 수행되어 감소에서 증가로 천이되거나 증가에서 감소로 천이되면, 로킹 동작이 완료된다.
로킹이 되면 S66 단계에서 현재의 바디 바이어스가 유지되고, 언로킹이 되면, S69 단계에서 현재의 바디 바이어스의 전압 레벨이 카운팅 값에 따라 증가되거나 감소된다.
S68 단계에서 재시도 타임이 도래하였는 지의 유무가 체크된다. 결국, 반도체 장치의 동작 중에 모오스 트랜지스터의 열화가 다시 일어날 수 있으므로, 보상 동작은 반도체 장치의 동작 중에 주기적으로 수행될 필요가 있는 것이다.
도 6과 같은 제어 흐름에 따라, 음 바이어스 온도 불안정 현상의 정도를 측정하고, 그 측정된 값을 반영하여 피모오스 트랜지스터에 대한 바디 바이어스 전압을 적응적으로 보상하면, 반도체 장치의 동작 중에 발생되는 NBTI 현상이 방지 또는 최소화된다.
도 7은 도 4의 변형 실시 예를 보여주는 블록도 이다.
도 7을 참조하면, 도 4와는 달리 디지털 PLL로 구성되는 회로가 보여진다.
클럭 발생기(501)는 라인(L1)을 통해 미리 설정된 주파수의 온 오프 클럭을 생성할 수 있다.
제1 발진기(511)와 제1 적분기(512)는 도 3의 제1 딜레이 라인(510)에 상응한다.
상기 제1 발진기(511)는 NBTI의 영향을 받지 않고, 내부 회로의 PMOS 트랜지스터의 바디 바이어스 전압으로서 기준 바디 바이어스(reference body bias) 전압을 수신한다. 따라서, 상기 제1 발진기(511)는 항상 일정한 주파수(frequency, 의 출력 신호 'f1' 을 출력한다. 상기 제1 적분기(512)는 상기 출력 신호 f1를 적분하여 제1 딜레이 클럭(t1)을 라인(L2)상에 출력한다.
제2 발진기(521)와 제2 적분기(522)는 도 3의 제2 딜레이 라인(520)에 상응한다.
상기 제2 발진기(521)는 NBTI의 영향을 받으며, 피드백(feedback) 라인(L5)을 통해 어댑티브(adaptive)한 바디 바이어스 전압을 수신한다. 따라서, 상기 제2 발진기(521)는 바디 바이어스 전압에 따라서 주파수가 변하는 출력 신호 'f2'를 출력한다. 상기 제2 적분기(522)는 상기 출력 신호 f2를 적분하여 제2 딜레이 클럭(t2)을 라인(L3)상에 출력한다.
PLL 회로(530)는, 위상 검출기(532), 업 다운 카운터(534), 및 바디 바이어스 발생기(536)를 포함할 수 있다.
상기 위상 검출기(532)는 라인(L2)을 통해 인가되는 상기 제1 딜레이 클럭(t1)의 위상과 라인(L3)을 통해 인가되는 상기 제2 딜레이 클럭(t2)의 위상 차이를 검출한다.
상기 업 다운 카운터(534)는 상기 위상 검출기(532)로부터 출력되는 검출 출력 값을 라인(L10)을 통해 수신하고 상기 검출 출력 값에 따라 업 카운팅 또는 다운 카운팅을 수행한다.
상기 바디 바이어스 발생기(536)는 상기 업 다운 카운터(534)로부터 출력되는 업 다운 카운팅 신호를 라인(L11)을 통해 수신하고, 그 업다운 카운팅 신호에 따라 모오스 트랜지스터의 바디로 인가될 바디 바이어스 전압을 생성한다. NBTI 보상이 수행된 상기 바디 바이어스 발생기(536)의 바디 바이어스 전압은 출력 라인(L4)을 통해 주변 회로(2002) 또는 칩 전체나 특정한 회로블록으로 제공된다. 또한, 상기 바디 바이어스 전압은 라인(L5)을 통해 상기 제2 딜레이 라인으로서 기능하는 바디 바이어스 콘트롤드 딜레이(520)로 피드백된다.
도 7의 회로에서는 PMOS 트랜지스터의 바디 바이어스 전압의 레벨이 낮아질수록, 제2 발진기(521)의 출력 주파수는 빨라지게 되어, NBTI로 인한 열화를 보상할 수 있다.
상기 제1,2 적분기(512,522)는 카운터 어레이(counter array)로 구현될 수 있다. 두 개의 카운터 어레이는 각각의 입력을 받아 동일한 클럭으로 각기 카운팅한다. 예를 들어 '512'번을 카운팅하는 경우에 출력 f1의 클럭이 512번 들어오면 't1' 출력이 'high'로 간다. 그리고, 출력 f2 의 클럭이 512번 들어오면 't2'출력이 'high'로 간다. 카운터의 카운팅 횟수가 많게 설정될 수록 해상도(resolution)가 높아진다.
한편, 위상 검출기(532)에서 출력 't1'과 't2'이 서로 비교되면, 두 발진기들(511,521) 중 어느 발진기의 출력 주파수가 더 빠른지가 나타나게 된다.
음(네가티브) 바이어스 온도 불안정(NBTI) 때문에 반도체 메모리의 센스 증폭기 내의 PMOS(p형 금속 산화물 반도체) 트랜지스터의 임계 전압(Vth) 시프트가 발생할 수도 있다. NBTI 드리프트는 센스 증폭기 오프셋을 시간에 따라 증가시키고 장기간에 걸쳐 부정확한 센싱을 초래할 수 있다. 따라서, 도 7이나 도 4와 같은 회로를 구성하면, NBTI 현상의 발생이 최소화 또는 방지된다. 그러므로 반도체 메모리의 동작 스피드는 저하됨이 없이 유지되어, 동작 신뢰성이 개선된다.
도 8은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 개략적 회로 블록도이다.
도 8을 참조하면, 스마트 폰으로 기능할 수 있는 모바일 기기는 멀티 포트 MRAM(110), 제1 프로세서(210), 제2 프로세서(310), 디스플레이부(410), 유우저 인터페이스(510), 카메라 유닛(600), 및 모뎀(700)을 포함할 수 있다.
상기 멀티 포트 DRAM(110)은 제1-3버스들(B10,B20,B22)과 연결되는 3개의 포트들을 가지며, 상기 제1 프로세서(210)와 제2 프로세서(310)에 연결되어 있다. 보다 구체적으로, 상기 멀티포트 DRAM(110)의 제1 포트는 제1 버스(B10)를 통해 베이스밴드 프로세서인 제1 프로세서(210)에 연결되고, 멀티포트 DRAM(110)의 제2 포트는 제2 버스(B20)를 통해 응용 프로세서인 제2 프로세서(310)에 연결된다. 또한, 멀티포트 DRAM(110)의 제3 포트는 제3 버스(B22)를 통해 상기 제2 프로세서(310)에 연결된다.
따라서, 하나의 멀티 포트 DRAM(110)은 하나의 스토리지 메모리와 두개의 DRAM을 대체할 수 있다. 상기 멀티 포트 DRAM(110)은 도 3과 같은 음 바이어스 온도 불안정 보상 회로를 포함할 수 있다.
결국, 도 8의 멀티 포트 DRAM(110)은 3개의 포트를 구비하고 통상의 DRAM과 플래시 메모리의 역할을 함께 수행할 수 있다.
그러한 경우에 상기 멀티포트 DRAM(110)은 음 바이어스 온도 불안정 현상이 보상되므로, 이를 적용한 모바일 기기의 퍼포먼스가 높아지고 회로 구성이 간단해진다.
상기 제1 버스(B10)와 제3 버스(B22)의 인터페이스는 DRAM 인터페이스 등과 같은 휘발성 메모리 인터페이스일 수 있다.
한편, 상기 제2 버스(B20)의 인터페이스는 낸드 플래시와 같은 불휘발성 메모리 인터페이스일 수 있다.
상기 제1,2 프로세서들(210,310)과 상기 멀티포트 DRAM(110)은 경우에 따라 하나의 칩으로 제조 또는 패키징될 수 있다. 결국, 상기 멀티포트 DRAM(110)은 상기 모바일 기기에 임베디드될 수도 있다.
상기 모바일 기기가 휴대용 통신 디바이스인 경우에, 상기 제1 프로세서(210)에는 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀(700)이 연결될 수 있다.
대용량의 정보 저장을 위해 상기 제1 프로세서(210) 또는 제2 프로세서(310)에는 노어 타입 혹은 낸드 타입 플래시 메모리가 추가로 연결될 수 있다.
상기 디스플레이 부(410)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이 부(410)는 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.
상기 모바일 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.
상기 모바일 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
카메라 유닛(600)은 카메라 이미지 프로세서(Camera Image Processor: CIS)를 포함하며 상기 제2 프로세서(310)와 연결된다.
비록 도면에는 도시되지 않았지만, 상기 모바일 기기에는 응용 칩셋(Application chipset)이나 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.
상기 멀티 포트 DRAM(110)칩이나 추가적으로 연결가능한 플래시 메모리의 칩은 각기 혹은 함께 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.
도 9는 스마트 카드에 적용된 본 발명의 응용 예를 도시한 개략적 회로 블록도 이다.
도 9를 참조하면, 스마트 카드(10)는 메모리 콘트롤러(14)와 DRAM(12)을 포함한다. 여기서, 상기 DRAM(12)은 도 3과 같은 음 바이어스 온도 불안정 보상 회로를 포함할 수 있다. 따라서, 스마트 카드(10)에서 음 바이어스 온도 불안정 현상의 발생이 방지 또는 최소화된다.
상기 메모리 콘트롤러(14)는 상기 DRAM(12)의 선택된 메모리 셀에 스마트 카드의 동작에 필요한 라이트 데이터를 라이트한다. 한편, 상기 DRAM(12)은 리드 명령을 상기 메모리 콘트롤러(14)로부터 수신 시에, 선택된 메모리 셀에 저장된 데이터를 리드 아웃한다.
도 10은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 개략적 회로 블록도 이다.
도 10을 참조하면, 메모리 시스템(20)은 버스(21)를 통해 전기적으로 연결된 CPU(22), SRAM(24), 메모리 콘트롤러(26) 및 DRAM(28)를 포함한다. 여기서 DRAM(28)이나 상기 SRAM(24)은 본 발명의 개념에 따라 설명된 바와 같은 음 바이어스 온도 불안정 보상 회로를 가질 수 있다. 따라서, 메모리 시스템(20)에서 음 바이어스 온도 불안정 현상의 발생이 방지 또는 최소화된다.
DRAM(28)에는 CPU(22)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그보다 큰 정수)가 메모리 콘트롤러(26)를 통해 저장될 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(20)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 부가될 수 있다.
도 11은 메모리 카드에 적용된 본 발명의 응용 예를 도시한 도면이다.
MRAM(1210)은 메모리 카드(1200)에 응용될 수 있다. 일 예로, 메모리 카드(1200)는 호스트와 MRAM(1210) 간의 제반 데이터 교환을 제어하는 메모리 콘트롤러(1220)를 포함할 수 있다. 상기 MRAM(1210)의 내부에는 도 3과 같은 음 바이어스 온도 불안정 보상 회로가 설치될 수 있다.
상기 메모리 콘트롤러(1220)내에서, 에스램(1221)은 중앙처리장치(CPU:1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트(Host)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 정정 코드(ECC:1224)는 MRAM(1210)으로부터 리드된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 MRAM(1210)과 메모리 콘트롤러(1220)간의 인터페이싱을 담당한다. 중앙처리장치(1222)는 메모리 콘트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
상기 MRAM(1210)은 본 발명의 실시 예의 도면들을 통해 설명된 바와 같이, 음 바이어스 온도 불안정 현상을 보상할 수 있으므로, 메모리 카드의 동작 퍼포먼스를 높인다.
비록, 도 11에서 MRAM이 설치된 것을 예로 들었으나, 다양한 종류의 불휘발성 메모리가 사용될 수 있다.
상기 불휘발성 메모리는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.
상기 불휘발성 메모리는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
도 12는 정보 처리 시스템에 적용된 본 발명의 응용 예를 도시한 도면이다. 도 12를 참조하면, 정보 처리 시스템(1300)은 DRAM(1311)을 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일 예로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(MODEM:1320), CPU(1330), 램(1340), 유저 인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)에는 CPU(1330)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
정보 처리 시스템(1300)은 솔리드 스테이트 디스크(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일 예로, 메모리 시스템(1310)은 SSD로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
메모리 콘트롤러(1312)와 함께 상기 메모리 시스템(1310)을 구성하는 상기 DRAM(1311)은 디지털 지연 고정 루프를 이용하여 음 바이어스 온도 불안정 현상을 보상할 수 있다. 따라서, 정보 처리 시스템의 퍼포먼스가 개선된다.
도 13은 SSD에 적용된 본 발명의 응용 예를 도시한 도면이다.
본 발명의 응용은 솔리드 스테이트 드라이브(Solid State Drive:SSD)에도 가능하다.
도 13을 참조하면, SSD(4000)는 MRAM 모듈(4100) 및 SSD 제어기(4200)를 포함한다.
SSD 제어기(4200)는 복수의 MRAM으로 구성된 MRAM 모듈(4100)을 제어한다. 상기 SSD 제어기(4200)는 중앙처리장치(4210), 호스트 인터페이스(4220), 캐쉬 버퍼(4230), 및 메모리 인터페이스(4240)를 포함한다.
호스트 인터페이스(4220)는 중앙처리장치(4210)의 제어에 따라 호스트와 ATA 프로토콜 방식으로 데이터를 교환할 수 있다. 여기서 호스트 인터페이스(4220)는 SATA(Serial Advanced Technology Attachment) 인터페이스, PATA(Parallel Advanced Technology Attachment) 인터페이스, ESATA(External SATA) 인터페이스 등 중에서 어느 하나일 수 있다. 호스트 인터페이스(4220)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 중앙처리장치(4210)의 제어에 따라 CPU 버스를 경유하지 않고 캐시 버퍼(4230)를 통해 전달된다.
캐쉬 버퍼(4230)는 외부와 MRAM 모듈(4100) 간의 이동 데이터를 임시로 저장한다. 또한, 캐쉬 버퍼(4230)는 중앙처리장치(4210)에 의해서 운용될 프로그램을 저장하는 데에도 사용된다. 캐쉬 버퍼(4230)는 일종의 버퍼 메모리로 취급될 수 있으며, 에스램(SRAM)으로 구현될 수 있다. 도면에서 상기 캐쉬 버퍼(4230)는 SSD 제어기(4200) 내부에 포함되어 있지만, 본 발명이 반드시 여기에 한정될 필요는 없다. 예를 들어 상기 캐쉬 버퍼(4230)는 SSD 제어기(4200)의 외부에도 포함될 수 있다.
메모리 인터페이스(4240)는 저장 장치로 사용되는 MRAM 모듈(4100)과 SSD 제어기(4200) 사이의 인터페이싱을 수행한다. 메모리 인터페이스(4240)는 MRAM 모듈 뿐만 아니라 PRAM 모듈, 또는 RRAM 모듈을 지원하도록 구성될 수 있다.
MRAM 모듈(4100)이나 기타 다른 모듈을 구성하는 저항성 메모리 셀의 형태는 셀 당 1 비트의 데이터가 저장되는 단일-레벨 메모리 셀 또는 셀 당 복수 비트의 데이터가 저장되는 멀티-레벨 메모리 셀로 구성될 수 있다.
상기 MRAM 모듈(4100)을 구성하는 MRAM은 본 발명의 실시 예의 도면들을 통해 설명된 바와 같이, 디지털 위상 고정 루프를 이용하여 음 바이어스 온도 불안정 현상을 보상할 수 있다. 따라서, SSD의 동작 퍼포먼스가 개선된다.
도 14는 컴퓨팅 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(5000)은, 중앙처리장치(5100), 롬(5200), SDRAM(5300), 입출력 장치(5400), 및 SSD(5500)를 포함한다.
중앙처리장치(5100)는 시스템 버스에 연결된다. 롬(5200)은 컴퓨팅 시스템(5000)을 동작하는데 필요한 데이터가 저장된다. 이러한 데이터에는 개시 명령 시퀀스, 혹은 기본적인 입/출력 동작 시스템(예를 들어, BIOS) 시퀀스 등이 포함될 수 있다. SDRAM(5300)에는 중앙처리장치(5100)가 실행될 때 발생되는 작업용 데이터가 임시로 저장된다. 상기 SDRAM(5300)은 본 발명의 실시 예의 도면들을 통해 설명된 바와 같이, DLL 이나 PLL을 사용하여 바이어스를 적응적으로 보상하는 바이어스 온도 불안정 보상 회로를 구비할 수 있다.
입출력 장치(5400)는, 실시 예에 있어서, 키보드, 포인팅 장치(마우스), 모니터, 모뎀, 등이 입출력 장치 인터페이스를 통하여 시스템 버스에 연결된다.
비록 도면에는 도시되지 않았지만, 상기 컴퓨팅 시스템(5000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있다.
SSD(5500)는 읽기 가능한 저장 장치로서, 도 13에 도시된 SSD(4000)와 동일하게 구현될 수 있다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 음 바이어스 전압을 보상하는 것 이외에, NMOS 에 대한 양 바이어스 온도 보상도 DLL이나 PLL을 이용하여 수행할 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
500: 바이어스 온도 불안전 보상 회로
510: 제1 딜레이 라인
520: 제2 딜레이 라인
530: DLL 회로
2000: 메모리

Claims (10)

  1. 바디 바이어스 전압을 받는 모오스 트랜지스터 회로; 및
    상기 모오스 트랜지스터 회로에 대한 음 바이어스 온도 불안정 현상의 정도를 동작 타이밍 변화 측정부를 이용하여 측정하고 그 측정된 값에 따라 바이어스 보상을 적응적으로 수행하는 음 바이어스 온도 불안정 보상 회로를 구비하는 반도체 장치.
  2. 제1항에 있어서, 상기 모오스 트랜지스터 회로는 상기 바디 바이어스 전압을 수신하는 바디에 형성되는 피 모오스 트랜지스터를 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 동작 타이밍 변화 측정부는 디지털 지연 고정 루프인 반도체 장치.
  4. 제1항에 있어서, 상기 음 바이어스 온도 불안정 보상 회로는,
    제1 딜레이 클럭을 생성하며, 기준 바디 바이어스에 의해 구동되고 상기 음 바이어스 온도 불안정에 상대적으로 둔감한 제1 딜레이 라인;
    제2 딜레이 클럭을 생성하며, 피드백 바디 바이어스에 의해 구동되고 상기 제1 딜레이 라인에 비해 상기 음 바이어스 온도 불안정에 상대적으로 민감한 제2 딜레이 라인; 및
    상기 동작 타이밍 변화 측정부로서 기능하기 위해, 상기 제1 딜레이 클럭의 위상과 상기 제2 딜레이 클럭의 위상을 비교하고 그 비교 결과 값에 따라 상기 바디 바이어스 전압을 보상하는 디지털 지연 고정 루프를 포함하는 반도체 장치.
  5. 제4항에 있어서, 상기 디지털 지연 고정 루프는,
    상기 제1 딜레이 클럭의 위상과 상기 제2 딜레이 클럭의 위상 차이를 검출하는 위상 검출기;
    상기 위상 검출기의 검출 출력 값에 따라 업 다운 카운팅 신호를 생성하는 업 다운 카운터; 및
    상기 업 다운 카운터의 상기 업 다운 카운팅 신호에 따라 상기 바디 바이어스 전압을 생성하는 바디 바이어스 발생기를 포함하는 반도체 장치.
  6. 음 바이어스 온도 불안정 프리 딜레이 블록으로부터 제1 딜레이 신호를 수신하고;
    음 바이어스 온도 불안정 의존 딜레이 블록으로부터 제2 딜레이 신호를 수신하고;
    상기 제1,2 딜레이 신호들을 비교하여 음 바이어스 온도 불안정 현상의 정도를 측정하고;
    상기 측정된 값에 따라 피모오스 트랜지스터에 대한 바디 바이어스 전압을 적응적으로 보상하는 반도체 장치의 음 바이어스 온도 불안정 보상 방법.
  7. 제6항에 있어서, 상기 바디 바이어스 전압은,
    반도체 메모리 장치의 주변회로의 일부 또는 피형 모오스 트랜지스터들의 전체 바디로 제공되는 반도체 장치의 음 바이어스 온도 불안정 보상 방법.
  8. 제6항에 있어서, 상기 바디 바이어스 전압의 보상은 디지털 지연 고정 루프를 이용하여 수행되는 반도체 장치의 음 바이어스 온도 불안정 보상 방법.
  9. 제6항에 있어서, 상기 바디 바이어스 전압의 보상은 디지털 위상 고정 루프를 이용하여 수행되는 반도체 장치의 음 바이어스 온도 불안정 보상 방법.
  10. 제6항에 있어서, 상기 바디 바이어스 전압의 보상은 상기 반도체 메모리 장치의 파워 동작 동작 구간 내에 또는 상기 반도체 메모리 장치의 노말 동작 구간 내에서 일정한 주기 마다 수행되는 반도체 장치의 음 바이어스 온도 불안정 보상 방법.
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