JP3814385B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP3814385B2 JP3814385B2 JP28038897A JP28038897A JP3814385B2 JP 3814385 B2 JP3814385 B2 JP 3814385B2 JP 28038897 A JP28038897 A JP 28038897A JP 28038897 A JP28038897 A JP 28038897A JP 3814385 B2 JP3814385 B2 JP 3814385B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- bias
- mode
- operation mode
- bias voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Description
【０００１】
【発明の属する技術分野】
この発明は、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を構成要素として含む半導体集積回路装置に関し、特に、複数の動作モードで動作可能であるＭＯＳ半導体集積回路装置の低消費電力および高速動作を実現するための構成に関する。
【０００２】
【従来の技術】
図１９は、従来の半導体集積回路装置の構成の一例を示す図であり、たとえば、特開平６−２９１２６７号公報に示されている。
【０００３】
図１９において、従来の半導体集積回路装置は、入力ノード１０１と出力ノード１０２の間に縦続接続される４段のＣＭＯＳインバータＩＶａ、ＩＶｂ、ＩＶｃ、およびＩＶｄを含む。ＣＭＯＳインバータＩＶａ〜ＩＶｄの各々は、電源ノード上に与えられる電源電圧ＶＤＤおよび接地ノード上に与えられる接地電圧ＧＮＤを両動作電源電圧として動作し、それぞれ、与えられた信号を反転して出力する。
【０００４】
ＣＭＯＳインバータＩＶａ〜ＩＶｄは、それぞれ、Ｈレベルの信号を出力するためのｐチャネルＭＯＳトランジスタＰａ〜ＰｄおよびＬレベルの信号を出力するためのｎチャネルＭＯＳトランジスタＮａ〜Ｎｄを含む。
【０００５】
この半導体集積回路装置は、さらに、ｐチャネルＭＯＳトランジスタＰａ〜Ｐｄの基板領域（バックゲート）に共通に結合され、制御回路１１２ａからの制御信号に従ってバックゲート電圧Ｖｐｓを出力する第１の電圧発生回路１１０ａと、ｎチャネルＭＯＳトランジスタＮａ〜Ｎｄの基板領域（バックゲート）に共通に結合され、制御回路１１２ｂからの制御信号に従ってこれらのバックゲート電圧Ｖｎｓを出力する第２の電圧発生回路１１０ｂを含む。次に動作について簡単に説明する。
【０００６】
今、制御回路１１２ａからの制御信号に従って、第１の電圧発生回路１１０ａの出力電圧Ｖｐｓが電源電圧ＶＤＤよりもやや低い電圧に設定され、また制御回路１１２ｂの出力する制御信号に従って、第２の電圧発生回路１１０ｂの出力電圧Ｖｎｓが接地電圧ＧＮＤよりも少し高い電圧レベルに設定されている場合を考える。
【０００７】
この状態において、入力ノード１０１に与えられる入力信号がＬレベルからＨレベルに変化した場合、４段のＣＭＯＳインバータＩＶａ〜ＩＶｄを介して出力ノード１０２に与えられる出力信号は、ＬレベルからＨレベルに変化する。ＰチャネルＭＯＳトランジスタＰａ〜Ｐｄのバックゲート電圧Ｖｐｓが電源電圧ＶＤＤよりも低い場合には、これらのｐチャネルＭＯＳトランジスタＰａ〜Ｐｄのチャネル形成領域における空乏層が広がる。また、同様、ｎチャネルＭＯＳトランジスタＮａ〜Ｎｄにおいても、バックゲート電圧Ｖｎｓが接地電圧ＧＮＤよりも高い場合には、この空乏層が接地電圧ＧＮＤがバックゲートに印加されるときよりも広くなる。したがって、これらのＰチャネルＭＯＳトランジスタＰａ〜ＰｄおよびｎチャネルＭＯＳトランジスタＮａ〜Ｎｄがスイッチング動作して導通するチャネル形成時においては、この広くされた空乏層により、チャネル断面積が広くなり、キャリアの移動量が増加し、応じてこれらのＭＯＳトランジスタＰａ〜ＰｄおよびＮａ〜Ｎｄの高速スイッチング動作が行なわれ、また、駆動電流量が増加し、応じて応答速度が速くなる。また、入力ノード１０１へ与えられる入力信号がＨレベルからＬレベルめに変化する場合においても、同様、バックゲート電圧ＶｐｓおよびＶｎｓにより、ＭＯＳトランジスタＰａ〜Ｐｄ〜Ｎａ〜Ｎｄが高速で動作し、出力ノード１０２上の信号がＨレベルからＬレベルに変化する。
【０００８】
次に、制御回路１１２ａからの制御信号に従って、第１の電圧発生回路１１０ａからのバックゲート電圧Ｖｐｓが電源電圧Ｖｄｄよりも高い電圧レベルに設定され、第２の電圧発生回路１１０ｂからのバックゲート電圧Ｖｎｓが制御回路１１２ｂの制御信号に従って接地電圧ＧＮＤよりも低い電圧レベルに設定されている場合を考える。
【０００９】
この状態において、ＭＯＳトランジスタＰａ〜ＰｄおよびＮａ〜Ｎｄの空乏層はバックゲート電圧が電源電圧Ｖｄｄおよび接地電圧ＧＮＤの場合よりも狭くなり、チャネルが形成されにくくなる。この状態において、入力ノード１０１に与えられる信号がＬレベルからＨレベルに変化した場合、ＣＭＯＳインバータＩＶａ〜ＩＶｄにより、出力ノード１０２上の出力信号もＬレベルからＨレベルに変化する。しかしながら、空乏層が狭く、応じてチャネル断面積も狭くなるため、キャリアの移動量が減少し、電流量が減少しかつ応答速度が遅くなる。
【００１０】
したがって、この電圧発生回路１１０ａおよび１１０ｂから出力されるバックゲート電圧ＶｐｓおよびＶｎｓの電圧レベルを調整することにより、この半導体回路の駆動電流量および応答速度を適用用途に応じて調整することができる。
【００１１】
【発明が解決しようとする課題】
図２０に示すように、この図１９に示す半導体集積回路装置においては、応答時間を短くして、高速動作させるためには、ｐチャネルＭＯＳトランジスタＰａ〜Ｐｄのバックゲートへ与えられる電圧Ｖｐｓは、電源電圧Ｖｄｄよりも少し低い電圧Ｖｐｓ１の電圧レベルに設定され、またｎチャネルＭＯＳトランジスタＮａ〜Ｎｄのバックゲートへ与えられる電圧Ｖｎｓは、接地電圧ＧＮＤよりも少し高い電圧Ｖｎｓ１の電圧レベルに設定される。これにより、ＭＯＳトランジスタＰａ〜ＰｄおよびＮａ〜Ｎｄのバックゲートバイアスを少し浅くして、チャネル直下に形成される空乏層を少し広げている。一方、低速動作させる場合には、このバックゲート電圧Ｖｐｓを、電源電圧ＶＤＤよりも少し高い電圧Ｖｐｓ２の電圧レベルに設定し、またｎチャネルＭＯＳトランジスタＮａ〜Ｎｄのバックゲート電圧Ｖｎｓを、接地電圧ＧＮＤよりも少し低い電圧レベルに設定し、これらのＭＯＳトランジスタＰａ〜ＰｄおよびＮａ〜Ｎｄのバックゲートバイアスを深くして、空乏層を狭くして、駆動電流量を小さくしている。
【００１２】
バックゲート電圧ＶｐｓおよびＶｎｓは、ＭＯＳトランジスタのしきい値電圧を決定しており、バックゲート電圧ＶｐｓおよびＶｎｓの値に応じて、ＭＯＳトランジスタのＰａ〜ＰｄおよびＮａ〜Ｎｄのしきい値電圧も変化する。一方、ＭＯＳトランジスタにおいては、サブスレッショルドリーク電流と呼ばれる電流が知られている。
【００１３】
図２１は、ｎチャネルＭＯＳトランジスタのサブスレッショルド領域のゲート−ソース電圧Ｖｇｓとドレイン電流Ｉｄｓの関係を示す図である。図２１において、縦軸に、対数目盛でドレイン電流Ｉｄｓを示し、横軸にゲート−ソース間電圧Ｖｇｓを示す。ＭＯＳトランジスタのしきい値電圧は、予め定められたゲート幅を有するＭＯＳトランジスタにおいて一定のドレイン電流が流れるときのゲート−ソース間電圧として定義される。図２１において、直線Ｉは、しきい値電圧Ｖｔｈ１のドレイン電流Ｉｄｓのゲート−ソース間電圧Ｖｇｓを示し、曲線ＩＩは、しきい値電圧Ｖｔｈ２を有するＭＯＳトランジスタのドレイン電流Ｉｄｓとゲート−ソース間電圧Ｖｇｓの関係を示す。この曲線ＩおよびＩＩの２２において直線的に変化する領域は、ドレイン電流Ｉｄｓが指数関数的に減少する領域であり、サブスレッショルド領域と呼ばれる。
【００１４】
この図２１に示すように、ゲート−ソース間電圧Ｖｇｓが０Ｖであっても、ＭＯＳトランジスタには、ある大きさの電流が流れる。この電流が、通常、サブスレッショルドリーク電流と呼ばれる。しきい値電圧を大きくすればサブスレッショルドリーク電流は低減される。しかしながら、しきい値電圧が高くなると、ＭＯＳトランジスタの動作速度は低下する。ｎチャネルＭＯＳトランジスタにおいて、バックゲートバイアスを深くする（バックゲートバイアスを負の方向へ移行させる）と、そのしきい値電圧は高くなり、図２１に示すように特性曲線は、曲線Ｉから曲線ＩＩに変化する。ｐチャネルＭＯＳトランジスタのドレイン電流とゲート−ソース間電圧の関係は、図２１に示すグラフのゲート−ソース間電圧Ｖｇｓの符号を逆転させれば得られる。
【００１５】
したがって、この図２０および図２１に示すように、図１９に示す半導体集積回路装置において、バックゲートバイアスを深くし、バックゲート電圧Ｖｎｓ２およびＶｐｓ２を印加した場合、バックゲートバイアスＶｎｓ１およびＶｐｓ１が与えられたときよりもしきい値電圧が高くなり、サブスレッショルドリーク電流は低下する。しかしながら、この場合、バックゲート電圧ＶｎｓおよびＶｐｓは単に接地電圧ＧＮＤおよび電源電圧ＶＤＤから少しその電圧レベルが変化されているだけであり、十分にサブスレッショルドリーク電流を低減することができない。特に、携帯情報端末機器などのように、電源として電池を利用する場合、スタンバイサイクルまたは低速動作時におけるサブスレッショルドリーク電流は無視することのできない値となり、電池寿命を長くすることができなくなるという問題が生じる。
【００１６】
この図１９に示す半導体集積回路装置を開示する先行技術文献（特開平６−２９１２６７号）においては、応答速度および駆動電流量を動作環境に応じて調整することが示されているだけであり、すなわち半導体集積回路装置の動作サイクル時における動作速度が考慮されているだけであり、スタンバイサイクルまたは低速動作時におけるサブスレッショルドリーク電流の問題については何ら考慮されていない。
【００１７】
上述のような、スタンバイ時におけるリーク電流を低減するための構成が、たとえば特開平６−２１４４３号公報に示されている。この先行技術においては、ｎチャネルＭＯＳトランジスタのバックゲートには、アクティブサイクル時（動作サイクル時）正の電圧Ｖｂが印加され、スタンバイサイクル時接地電圧ＧＮＤが印加される。この先行技術のｎチャネルＭＯＳトランジスタのバックゲート電圧としきい値電圧の関係を図２２に示す。
【００１８】
今、図２２に示すように、バックゲート−ソース間電圧ＶＢＳ（ソース電圧（接地電圧）を基準として測定する電圧）が電圧ＶｂのときのｎチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈを０．１Ｖとし、バックゲート−ソース間電圧ＶＢＳが０Ｖのときのしきい値電圧Ｖｔｈを０．４Ｖとすることを考える。この場合、図２２に示すように、電圧Ｖｂは、ＰＮ接合のビルトイン電圧（拡散ポテンシャル）Ｖｐｎ（〜１Ｖ）を超えることができないため、この電圧Ｖｂの値は、電圧Ｖｐｎよりも小さい。したがって、この電圧Ｖｂを用いる場合に要求されるしきい値電圧条件を満たすためには、図２２に示すようにかなり急峻な勾配を有する特性曲線を実現する必要がある。この場合、この特性曲線の勾配は基板効果定数Ｋに比例するため、この基板効果定数Ｋを大きくする必要がある。基板効果定数Ｋは、通常、基板不純物濃度の平方根と、ゲート絶縁膜の膜厚の積に比例する。したがって、この基板効果定数Ｋを大きくするためには、基板領域（バックゲート領域）の不純物濃度を高くする必要があり、この場合、空乏層が狭くなり、応じてゲート容量が大きくなり、高速動作をすることができなくなるという問題が生じる（電圧Ｖｂは高速動作させるために印加される電圧であり、その目的を達成することができない）。
【００１９】
また、空乏層の幅が狭くなると、ＰＮ接合における電界強度が空乏層幅に反比例するため、このＰＮ接合の電界強度が高くなり、接合耐圧が低くなり、素子の信頼性が損なわれるという問題が生じる。また、基板領域の不純物濃度を高くした場合、基板領域の不純物濃度とｎチャネルＭＯＳトランジスタのソース／ドレイン不純物領域の不純物濃度の差に比例して拡散電流が生じ、応じて逆方向電流（ＰＮ接合に逆バイアス電圧を印加するとき流れる電流）が増大し、リーク電流が増加して、消費電流が増加するという問題が生じる。
【００２０】
さらに、この図２２に示す特性曲線の場合、バックゲート−ソース間電圧ＶＢＳが少し変化しただけでしきい値電圧Ｖｔｈが大きく変化し、所望のしきい値電圧を正確に設定するのが困難になるという問題が生じる。
【００２１】
それゆえ、この発明の目的は、処理性能および素子の信頼性を損なうことなく消費電流特にリーク電流を低減することのできる半導体集積回路装置を提供することである。
【００２２】
【課題を解決するための手段】
請求項１に係る半導体集積回路装置は、所定電圧を受けるソースとバックゲートとを有するＭＯＳトランジスタを構成要素として含みかつ複数の動作モードで動作可能な内部回路と、互いに電圧レベルが異なりかつＭＯＳトランジスタのソース電圧を基準として互いに極性が異なる電圧およびソース電圧と同一電圧レベルの電圧を生成するバイアス電圧発生手段と、内部回路の動作モードを検出し、該検出した動作モードに応じた選択信号を発生する動作モード検出手段と、動作モード検出手段からの選択信号とバイアス電圧発生手段からの複数のバイアス電圧とを受け、該受けた選択信号に従って複数のバイアス電圧のうちの１つを選択してＭＯＳトランジスタのバックゲートへ印加するバイアス電圧選択手段を備える。
【００２３】
請求項１に係る半導体集積回路装置は、複数の動作モードがスタンバイモード、音声通信モードおよびデータ通信モードを含み、バイアス電圧選択手段が、音声通信モードのとき、複数のバイアス電圧のうちのＭＯＳトランジスタを第１のバイアス状態におく第１のバイアス電圧を選択肢、データ通信モードのとき、ＭＯＳトランジスタをこの第１のバイアス状態よりも深い第２のバイアス状態におく第２のバイアス電圧を選択しかつスタンバイモードのときＭＯＳトランジスタをこの第２のバイアス状態よりも深い第３のバイアス状態におく第３のバイアス電圧を選択する。第１のバイアス電圧と第３のバイアス電圧はＭＯＳトランジスタのソース電圧を基準として極性が異なる。
【００２４】
請求項２に係る半導体集積回路は、所定電圧を受けるソースとバックゲートとを有するＭＯＳトランジスタを構成要素として含み、かつ与えられたデータに演算処理を施す演算処理モードと、ユーザがデータを入力する入力インタフェースモードと、演算結果を表示画面に表示する表示モードとを含む複数の動作モードで動作可能な内部回路と、互いに電圧レベルが異なりかつＭＯＳトランジスタのソース電圧を基準として互いに極性の異なる電圧およびソース電圧と同一電圧レベルの電圧を含む複数のバイアス電圧を発生するバイアス電圧発生手段と、内部回路の動作モードを検出し、該検出した動作モードに応じた選択信号を発生する動作モード検出手段と、動作モード検出手段からの選択信号と前記バイアス電圧発生手段からの複数のバイアス電圧とを受け、該受けた選択信号に従って前記複数のバイアス電圧のうちの１つを選択して前記絶縁ゲート型電界効果トランジスタのバックゲートへ印加するバイアス電圧選択手段を備える。
バイアス電圧選択手段は、検出動作モードが演算処理モードを示すとき、複数のバイアス電圧のうちＭＯＳトランジスタを第１のバイアス状態におく第１のバイアス電圧を選択し、検出動作モードが表示モードを示すとき、ＭＯＳトランジスタを第１のバイアス状態よりも深い第２のバイアス状態におく第２のバイアス電圧を選択し、かつさらに、検出動作モードがインタフェースモードを示すときＭＯＳトランジスタを第２のバイアス状態よりも深い第３のバイアス状態におく第３のバイアス電圧を選択する。第１のバイアス電圧と第３のバイアス電圧はＭＯＳトランジスタのソース電圧を基準として極性が異なる。
【００２５】
請求項３に係る半導体集積回路装置は、請求項１または２の装置における第２のバイアス電圧が、ＭＯＳトランジスタのソース電圧と同じ電圧レベルである。
【００２６】
請求項４に係る半導体集積回路装置は、請求項１から３のいずれかの装置において、ＭＯＳトランジスタが、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを有するＣＭＯＳトランジスタを備え、バイアス電圧発生手段およびバイアス電圧選択手段は、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタそれぞれに対して設けられるバイアス電圧発生回路およびバイアス電圧選択回路の組を含む。
【００２７】
請求項５に係る半導体集積回路装置は、請求項２の複数の動作モードが、さらに、スタンバイモードを含み、動作モードがスタンバイモードのとき、ＭＯＳトランジスタを、第３のバイアス状態よりも深い第４のバイアス状態に設定する第４のバイアス電圧を選択してＭＯＳトランジスタのバックゲートへ印加する手段を含む。
【００２８】
ＭＯＳトランジスタのソース電圧およびこのソース電圧を基準として極性の異なるバイアス電圧を生成し、動作モードに応じてこれら複数のバイアス電圧のうちの１つを選択してＭＯＳトランジスタのバックゲートへ印加することにより、動作モードに応じて、最適速度でＭＯＳトランジスタを動作させることができる。また、動作モードに応じて、最適なバックゲート電圧が選択されるため、サブスレッショルドリーク電流などの不必要な電流を低減することができ、消費電流を低減することができる。また、ソース電圧を基準として、極性の異なるバイアス電圧を生成し、これらの電圧を利用することにより、バックゲートとＭＯＳトランジスタのゲート電極の間に必要以上の高電圧が印加されるのを防止することができ、ゲート絶縁膜の信頼性を保証することができる。
【００２９】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体集積回路装置の全体の構成を概略的に示す図である。図１において、半導体集積回路装置は、入力信号ＩＮに対し所定の処理を行なう内部回路１を含む。この内部回路１においては、２段の縦続接続されるＣＭＯＳインバータＩＶａおよびＩＶｂを代表的に示す。ＣＭＯＳインバータＩＶａは、電源電圧ＶＤＤを供給する電源ノードＶＤＤ（ノードとその上の電圧を同じ符号で示す）と接地電圧ＧＮＤを供給する接地ノードの間に接続されるｐチャネルＭＯＳトランジスタＰ１およびｎチャネルＭＯＳトランジスタＮ１を含む。ＣＭＯＳインバータＩＶｂは、電源ノードＶＤＤと接地ノードＧＮＤの間に接続され、インバータＩＶａの出力信号をゲートに受けるＰチャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトランジスタＮ２を含む。
【００３０】
半導体集積回路装置は、さらに、活性化時、電源電圧ＶＤＤよりも高い電圧ＶＰ１を発生する電圧発生回路２ａと、活性化時電源電圧ＶＤＤよりも低い電圧ＶＰ２を発生する電圧発生回路２ｂと、電圧発生回路２ａからの電圧ＶＰ１、電源電圧ＶＤＤおよび電圧発生回路２ｂからの電圧ＶＰ２を入力ノード３ａ、３ｂおよび３ｃにそれぞれ受け、内部回路１の動作モードを検出するモード検出回路１０からの選択信号ＳＥＬｐに従ってこの入力ノード３ａ〜３ｃに与えられた電圧のいずれかを選択して出力ノード３ｄに伝達する選択回路３を含む。この選択回路３の出力ノード３ｄからの出力電圧ＶＧＰは、内部回路１に含まれるｐチャネルＭＯＳトランジスタＰ１、Ｐ２…のバックゲートに印加される。
【００３１】
半導体集積回路装置は、さらに、活性化時接地電圧ＧＮＤよりも低い負の電圧ＶＮ１を発生する電圧発生回路４ａと、活性化時接地電圧ＧＮＤよりも高い正の電圧ＶＮ２を発生する電圧発生回路４ｂと、電圧発生回路４ａからの電圧ＶＮ１、接地電圧ＧＮＤおよび電圧発生回路４ｂからの電圧ＶＮ２をそれぞれ入力ノード５ａ、５ｂおよび５ｃに受け、モード検出回路１０からの選択信号ＳＥＬｎに従ってこれらの入力ノード５ａ〜５ｃのいずれかに与える電圧を出力ノード５ｄに伝達する選択回路５を含む。この選択回路５の出力電圧ＶＧＮは、内部回路１に含まれるｎチャネルＭＯＳトランジスタＮ１、Ｎ２、…のバックゲートに与えられる。
【００３２】
内部回路１に含まれるｐチャネルＭＯＳトランジスタＰ１、Ｐ２、…は、そのソースが電源ノードに結合されており、また、ｎチャネルＭＯＳトランジスタＮ１、Ｎ２、…は、そのソースが接地ノードに結合されている。電圧発生回路２ａおよび２ｂは、したがって、このｐチャネルＭＯＳトランジスタＰ１、Ｐ２のソース電圧ＶＤＤを基準として互いに極性の異なる電圧ＶＰ１およびＶＰ２を発生する。電圧ＶＰ２は、このｐチャネルＭＯＳトランジスタＰ１およびＰ２の基板とソースの間のＰＮ接合が順方向にバイアスされないような電圧レベルに設定される。同様に、この電圧発生４ａおよび４ｂが発生する電圧ＶＮ１およびＶＮ２は、内部回路１に含まれるｎチャネルＭＯＳトランジスタＮ１およびＮ２…のソース電圧を基準として互いに極性が異なる。この電圧発生回路４ｂが発生する正の電圧ＶＮ２、ｎチャネルＭＯＳトランジスタの基板領域（バックゲート）とソース／ドレインの間のＰＮ接合が順方向にバイアスされないような電圧レベルに設定される。以下に、この電圧ＶＰ２およびＶＮ２の電圧レベルについて説明する。
【００３３】
図２（Ａ）は、図１に示すｐチャネルＭＯＳトランジスタＰ（Ｐ１，Ｐ２）の断面構造を概略的に示す図である。図２（Ａ）において、ｐチャネルＭＯＳトランジスタＰＭは、Ｎ型基板領域（ウェルまたは基板）Ｐｇ表面上に互いに間をおいて形成される高濃度Ｐ型不純物領域ＰｓおよびＰｄと、これらの不純物領域ＰｓおよびＰｄの間の基板領域Ｐｇ上に図示しないゲート絶縁膜を介して形成されるゲート電極層Ｐｃを含む。不純物領域ＰｓがソースノードＳｐに電気的に接続され電源電圧ＶＤＤを受ける。不純物領域Ｐｄが、ドレインノードＤｐに電気的に接続される。ゲート電極層Ｐｃが、ゲート電極ノードＧｐに電気的に接続される。
【００３４】
ｐチャネルＭＯＳトランジスタＰＭにおいて、この基板領域Ｐｇがバックゲートとして作用し、図１に示す選択回路３からの電圧ＶＧＰが与えられる。今、このバックゲート電圧ＶＧＰとして、電源電圧ＶＤＤよりも低い電圧ＶＰ２が与えられた場合を考える。この状態においては、不純物領域Ｐｓは電源電圧ＶＤＤを受けており、また不純物領域Ｐｄも、このゲート電極ノードＧｐに与えられる電圧がＬレベルのときには、電源電圧ＶＤＤレベルとなる。したがって、不純物領域ＰｓおよびＰｄと基板領域（バックゲート）Ｐｇの間のＰＮ接合が順方向バイアスされた場合、これらの不純物領域ＰｓおよびＰｄから基板領域（バックゲート）Ｐｇに電流が流れ、消費電流が増大し、また誤動作の原因となる。したがって、バック都電圧ＶＰ２は、基板領域Ｐｇと不純物領域ＰｓおよびＰｄとの間の、ＰＮ接合により形成されるビルトイン電圧Ｖｐｎ以下の電圧レベルに設定する必要がある。したがって、次式が成立する。
【００３５】
０＜ＶＤＤ−ＶＰ２＜Ｖｐｎ
ＶＤＤ−Ｖｐｎ＜ＶＰ２＜ＶＤＤ
図２（Ｂ）は、図１に示すｎチャネルＭＯＳトランジスタＮＭ（Ｎ１，Ｎ２）の断面構造を概略的に示す図である。図２（Ｂ）において、ｎチャネルＭＯＳトランジスタＮＭは、Ｐ型基板領域（バックゲート）Ｎｇ表面上に、互いに間をおいて形成される高濃度Ｎ型不純物領域ＮｓおよびＮｄと、これらの不純物領域ＮｓおよびＮｄの間の基板領域Ｎｇ表面上に図示しないゲート絶縁膜を介して形成されるゲート電極層Ｎｃを含む。不純物領域ＮｓがソースノードＳｎに電気的に接続され、不純物領域ＮｄがドレインノードＤｎに電気的に接続され、ゲート電極層Ｎｃがゲート電極ノードＧｎに電気的に接続される。
【００３６】
不純物領域Ｎｓは、接地電圧ＧＮＤを受ける。不純物領域Ｎｄは、接地電圧ＧＮＤと電源電圧ＶＤＤの間で変化する。基板領域（バックゲート）Ｎｇには、図１に示す選択回路５からのバックゲート電圧ＶＧＮが与えられる。
【００３７】
このバックゲート電圧ＶＧＮが、正の電圧ＶＮ２の場合を考える。この状態においても、基板領域Ｎｇと不純物領域ＮｓおよびＮｄの間のＰＮ接合が、順方向にバイアスされると、基板領域（バックゲート）Ｎｇから不純物領域ＮｓおよびＮｄに電流が流れて消費電流が増加するとともに、誤動作が生じる。したがって、この場合においても、この基板領域（バックゲート）Ｎｇと不純物領域ＮｓおよびＮｄの間のＰＮ接合は非導通状態に保持する必要がある。したがって、この正の電圧ＶＮ２は、次式を満足する。
【００３８】
ＧＮＤ＋Ｖｐｎ＞ＶＮ２
すなわち、この正の電圧ＶＮ２は、基板領域Ｎｇと不純物領域ＮｓおよびＮｄの間のＰＮ接合において生じる拡散ポテンシャルすなわちビルトイン電圧Ｖｐｎよりも低い電圧レベルに設定される。次に、この図１に示す半導体集積回路装置の動作について説明する。
【００３９】
この半導体集積回路装置が高速動作を行なう場合、モード検出回路１０は、高速動作モードを指定する選択信号ＳＥＬｐおよびＳＥＬｎを生成する。選択回路３は、この高速動作モードを指示する選択信号ＳＥＬｐに従って、入力ノード３ｃに与えられた電圧発生回路２ｂからの電圧ＶＰ２を選択して、内部回路１のｐチャネルＭＯＳトランジスタＰ１、Ｐ２、…のバックゲートへこの選択した電圧ＶＰ２をバックゲート電圧ＶＧＰとして与える。同様に、選択回路５も、モード検出回路１０からの選択信号ＳＥＬｎに従って、入力ノード５ｃに与えられた電圧発生回路４ｂからの電圧ＶＮ２を選択して、内部回路１に含まれるｎチャネルＭＯＳトランジスタＮ１、Ｎ２…に対するバックゲート電圧ＶＧＮを発生する。
【００４０】
この状態において、図３（Ａ）に示すように、内部回路１におけるｐチャネルＭＯＳトランジスタＰＭ（Ｐ１、Ｐ２、…）は、バックゲート電圧ＶＧＰが電源電圧ＶＤＤよりも低い電圧ＶＰ２であり、またｎチャネルＭＯＳトランジスタＮＭ（Ｎ１，Ｎ２…）は、バックゲート電圧ＶＧＮが、接地電圧ＧＮＤよりも高い電圧ＶＮ２である。この状態において、ｐチャネルＭＯＳトランジスタＰＭおよびｎチャネルＭＯＳトランジスタＮＭのしきい値電圧Ｖｔｈの絶対値は小さくなり、高速でオン／オフ状態へ移行するとともに、チャネル直下に形成される空乏層が広がり、電荷が流れる経路が大きくなり、駆動電流量が大きくなる。これにより、内部回路１に含まれるｐチャネルＭＯＳトランジスタＰＭ（Ｐ１，Ｐ２…）およびｎチャネルＭＯＳトランジスタＮＭ（Ｎ１，Ｎ２…）が高速でスイッチング動作を行ない、高速動作を実現する。この高速スイッチング動作時においては、ＭＯＳトランジスタＰＭおよびＮＭのオフ状態の期間は短いため、この期間におけるサブスレッショルド電流は、スイッチング時に流れる動作電流に比べて極めて小さくほぼ無視することができる。
【００４１】
この半導体集積回路装置が中速度で動作する場合、モード検出回路１０がこの中速動作モードを検出し、この中速動作モードに応じた選択信号ＳＥＬｐおよびＳＥＬｎを出力する。選択回路３が、入力ノード３ｂに与えられた電源電圧ＶＤＤを選択してｐチャネルＭＯＳトランジスタＰ１、Ｐ２に対するバックゲート電圧ＶＧＰとして出力し、また選択回路５が、その入力ノード５ｂに与えられた接地電圧ＧＮＤを、ｎチャネルＭＯＳトランジスタＮ１、Ｎ２、…に対するバックゲート電圧ＶＧＮとして出力する。この状態において、図３（Ｂ）に示すように、ｐチャネルＭＯＳトランジスタＰＭのバックゲートに電源電圧ＶＤＤが印加され、ｎチャネルＭＯＳトランジスタＮＭのバックゲートに接地電圧ＧＮＤが印加される。したがって、これらのＭＯＳトランジスタＰＭおよびＮＭのしきい値電圧Ｖｔｈの絶対値は、高速モード時のそれよりも大きくなる。したがって、図１に示す内部回路の構成要素であるＭＯＳトランジスタＰＭおよびＮＭの、オン／オフタイミングが高速動作時よりも少し遅くなり、また駆動電流量も少し小さくなる。これにより、内部回路１に含まれるインバータＩＶａおよびＩＶｂが、中速程度で動作する。
【００４２】
この中速動作モードにおいても、スイッチング動作完了後、ＭＯＳトランジスタＰＭおよびＮＭがオフ状態となると、サブスレッショルドリーク電流が生じる。しかしながら、この場合においても、ＭＯＳトランジスタＰＭおよびＮＭのスイッチング動作時に流れる動作電流が、サブスレッショルドリーク電流に比べて十分大きくまた高速モード時よりも小さく、このサブスレッショルドリーク電流の影響を無視することができる。
【００４３】
次に、この半導体集積回路装置が低速モードで動作する場合、モード検出回路１０は、低速モードが指定されると、この低速動作モードを示す（に応じた）選択信号ＳＥＬｐおよびＳＥＬｎを出力する。選択回路３が、この選択信号ＳＥＬｐに従って、電圧発生回路２ａから入力ノード３ａに与えられた電圧ＶＰ１を選択してｐチャネルＭＯＳトランジスタのためのバックゲート電圧ＶＧＰとして出力し、また選択回路５が、その入力ノード５ａに与えられた電圧発生回路４ａからの電圧ＶＮ１を選択して、ｎチャネルＭＯＳトランジスタのためのバックゲート電圧ＶＧＮとして出力する。
【００４４】
この場合、図３（Ｃ）に示すように、ＭＯＳトランジスタＰＭおよびＮＭのバックゲートには、それぞれ電圧ＶＰ１およびＶＮ１が印加され、これらのＭＯＳトランジスタＰおよびＮのバックゲートバイアスが、図３（Ｂ）に示す電源電圧ＶＤＤおよび接地電圧ＧＮＤの印加時よりも深くなる。この状態においては、ＭＯＳトランジスタＰＭおよびＮＭのオン／オフタイミングが遅くなり、またその空乏層が狭くなり、その駆動電流量も小さくなり、ＭＯＳトランジスタＰＭおよびＮＭのスイッチング速度が遅くなる。したがって、この場合においては、ＭＯＳトランジスタＰＭ（Ｐ１，Ｐ２…）およびＭＯＳトランジスタＮＭ（Ｎ１，Ｎ２…）のスイッチング速度が遅くなり、内部回路１が、低速で動作する。この状態において、しきい値電圧Ｖｔｈの絶対値が大きくなっており、ＭＯＳトランジスタＰＭおよびＮＭのサブスレッショルド電流が制限されている。したがって、低速動作であるものの、リーク電流を低減することができる。ここで、この低速動作モードは、その内部回路１がスタンバイモード時にある状態であってもよい。このスタンバイ状態時においては、入力信号ＩＮ（図１参照）の電圧レベルはＨレベルまたはＬレベルに固定されている。この状態においては、ＭＯＳトランジスタＰＭおよびＮＭのいずれかがオフ状態であり、サブスレッショルドリーク電流が流れる。しかしながら、バックゲートバイアスを最も深くした状態であるため、そのリーク電流は十分に低減することができ、スタンバイサイクル時におけるリーク電流を低減して、低消費電流を実現することができる。
【００４５】
図４（Ａ）は、図１に示す内部回路の１段のインバータにおいて、Ｈレベルの信号が入力されたときの状態を示す図である。図４（Ａ）においては、Ｈレベル（“Ｈ”）の信号が与えられたときの状態を示す。この状態において、出力信号はＬレベル（“Ｌ”）である。このｎチャネルＭＯＳトランジスタＮＭは、出力ノードを接地電圧ＧＮＤレベルのＬレベルに放電した後、そのソースおよびドレインの電圧が等しくなり、オフ状態となる。一方、ｐチャネルＭＯＳトランジスタＰＭは、ソース電圧が電源電圧ＶＤＤレベルであり、ドレイン電圧がＬレベルであり、ゲート電圧がＨレベルである。この状態においては、サブスレッショルドリーク電流Ｉｓｌが流れる。このサブスレッショルドリーク電流Ｉｓｌの大きさは、ｐチャネルＭＯＳトランジスタＰＭのバックゲートに与えられる電圧ＶＧＰの大きさにより決定される。
【００４６】
この図４（Ａ）に示す状態は、ＣＭＯＳインバータがスイッチング動作を行なった後の定常状態を示している。図４（Ｂ）に示すように、入力信号がＬレベルがＨレベルに変化するときおよびＨレベルからＬレベルに変化するとき、大きな充放電電流Ｉｏが流れる。ＭＯＳトランジスタＰＭおよびＮＭの状態が安定すると、サブスレッショルドリーク電流Ｉｓが流れる状態となる。高速動作時においては、この入力信号の変化周期（パルス幅）は十分小さく、サブスレッショルドリーク電流Ｉｓｌの生じる期間は、ＭＯＳトランジスタＰＭおよびＮＭのスイッチング時に流れる電流Ｉｏよりも小さくほぼ無視することができる。中速動作モード時、ＭＯＳトランジスタがオフ状態となる期間が、高速動作モード時よりも長くなり、応じてサブスレッショルドリーク電流が流れる時間が長くなる。しかしながら、中速動作モードにおいても、比較的高速で入力信号が変化するため、そのＭＯＳトランジスタＰＭおよびＮＭのスイッチング動作時に流れる動作電流Ｉｏの平均値（ＤＣ電流）は、サブスレッショルドリーク電流よりも十分大きく、そのサブスレッショルドリーク電流も、動作電流に比べて無視することができる。
【００４７】
低速動作モード時（スタンバイモードを含む）においては、入力信号の変化周期は長く、サブスレッショルドリーク電流が流れる期間が長くなる。しかしながら、この場合において、ＭＯＳトランジスタＰＭおよびＮＭのバックゲート電圧ＶＧＰおよびＶＧＮの電圧レベルが、バイアスが最も深くなる状態に設定されており、これらのＭＯＳトランジスタＰＭおよびＮＭのしきい値電圧の絶対値が大きくなり、サブスレッショルドリーク電流は十分に抑制される。したがって、低速動作時において、サブスレッショルドリーク電流は十分に抑制され、また動作時のピーク電流（電流Ｉｏの最大値）も低減することができる。
【００４８】
図５は、ｎチャネルＭＯＳトランジスタのバックゲート電圧ＶＧＮとしきい値電圧Ｖｔｈの関係を示す図である。図５に示すように、ｎチャネルＭＯＳトランジスタのバックゲート電圧ＶＧＮとしては、動作モードに応じて、そのソース電圧である接地電圧ＧＮＤおよびこのソース電圧ＧＮＤを基準として互いに極性の異なる電圧ＶＮ１およびＶＮ２が用いられる。しきい値電圧Ｖｔｈは、バックゲート電圧ＶＧＮの絶対値の平方根に比例して増加する。したがって、バックゲート電圧ＶＧＮがこの接地電圧ＧＮＤに近い領域においては、しきい値電圧Ｖｔｈは、バックゲート電圧ＶＧＮに従って他の領域に比べて大きく変化する。したがって、この電圧ＶＮ１がバックゲート電圧ＶＧＮとして与えられるときのしきい値電圧Ｖｔｈ１と、接地電圧ＧＮＤがバックゲート電圧ＶＧＮとして与えられるときのしきい値電圧Ｖｔｈ２と、電圧ＶＮ２がバックゲート電圧ＶＧＮとして与えられるときのしきい値電圧Ｖｔｈ３の値を、比較的小さなバックゲートの電圧範囲内において十分に変化させることができ、動作モードに応じて、ｎチャネルＭＯＳトランジスタのスイッチング速度を調整することができる。
【００４９】
このとき、また、基板領域（バックゲート）の不純物濃度を大きくすることなく、しきい値電圧Ｖｔｈを、バックゲート電圧ＶＧＮに従って十分に変化させることができるため、低速動作モード時またはスタンバイモード時において用いられるバックゲート電圧ＶＮ１の絶対値を比較的小さくすることができる。これにより、従来、一般にメモリ装置などにおいて用いられている基板バイアス電圧よりも浅いバックゲートバイアス電圧により、必要とされるしきい値電圧Ｖｔｈ１を実現することができ、ｎチャネルＭＯＳトランジスタのゲート電極と基板の間に、大きな電圧が印加されるのを防止することができ、ｎチャネルＭＯＳトランジスタのゲート絶縁膜の信頼性を確保することができる。
【００５０】
また、このしきい値電圧Ｖｔｈ１が、たとえば０．４Ｖであり、しきい値電圧Ｖｔｈ３がたとえば０．１Ｖのとき、しきい値電圧Ｖｔｈ２として、０．２５Ｖ程度のｎチャネルＭＯＳトランジスタを容易に実現することができる。これにより、ｎチャネルＭＯＳトランジスタのゲート絶縁膜の信頼性を損なうことなく動作速度およびサブスレッショルドリーク電流を十分に制御することのできる半導体集積回路装置を実現することができる。
【００５１】
この図５においては、ｎチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈとバックゲート電圧ＶＧＮの関係が示されている。しかしながら、ｐチャネルＭＯＳトランジスタに対しても、図５の接地電圧ＧＮＤを電源電圧ＶＤＤとして、バックゲート電圧ＶＧＮの符号を反転すれば、バックゲート電圧ＶＧＰに対するしきい値電圧Ｖｔｈの関係を得ることができる。
なお、図１においては、半導体集積回路装置の内部回路１として、２段の縦続接続されるＣＭＯＳインバータを示している。しかしながら、内部回路１は、所望の信号処理を行なう回路であればよく、ＭＯＳトランジスタを構成要素とする限り、この内部回路１は、他のバックゲートで構成されてもよい。
【００５２】
［各部の構成］
図６は、図１に示す電圧ＶＰ２を発生する電圧発生回路２ｂの構成の一例を示す図である。図６において、電圧発生回路２ｂは、電源ノードＶＤＤと内部ノード２ｂｂの間に接続されかつそのゲートが内部ノード２ｂｂに接続されるｐチャネルＭＯＳトランジスタ２ｂａと、内部ノード２ｂｂと接地ノードＧＮＤの間に接続される高抵抗の抵抗素子２ｂｃと、内部ノード２ｂｂ上の電圧Ｖｒｐとノード２ｂｄ上の電圧ＶＰ２を比較する差動増幅器２ｂｅと、この差動増幅器２ｂｅの出力信号に従って電源ノードＶＤＤからノード２ｂｄへ電流を供給するｐチャネルＭＯＳトランジスタ２ｂｆと、電圧Ｖｒｐと電圧ＶＰ２を比較する差動増幅器２ｂｇと、ノード２ｂｄと接地ノードＧＮＤの間に接続され、かつそのゲートに差動増幅器２ｂｇの出力信号を受けるｎチャネルＭＯＳトランジスタ２ｂｈを含む。差動増幅器２ｂｅは負入力に電圧Ｖｒｐを受け、正入力に電圧ＶＰ２を受ける。差動増幅器２ｂｇは、正入力に電圧ＶＰ２を受け、負入力に電圧Ｖｒｐを受ける。
【００５３】
ｐチャネルＭＯＳトランジスタ２ｂａのチャネル抵抗（オン抵抗）は、高抵抗抵抗素子２ｂｃの抵抗値よりも十分小さな値に設定されており、ｐチャネルＭＯＳトランジスタ２ｂａは、ダイオードモードで動作し、そのしきい値電圧Ｖｔｈｐの絶対値の電圧降下を生じさせる。したがって、ノード２ｂｂからの電圧Ｖｒｐは、ＶＤＤ−｜Ｖｔｈｐ｜の電圧レベルとなる。
【００５４】
電圧ＶＰ２が電圧Ｖｒｐよりも高いときには、差動増幅器２ｂｅの出力信号がＨレベルとなり、ｐチャネルＭＯＳトランジスタ２ｂｆがオフ状態となる。一方、差動増幅器２ｂｇの出力信号も同様Ｈレベルとなり、ｎチャネルＭＯＳトランジスタ２ｂｈがオン状態となり、このノード２ｂｄから接地ノードＧＮＤへ電流を放電し、電圧ＶＰ２の電圧レベルを低下させる。一方、電圧ＶＰ２が、電圧Ｖｒｐよりも低い場合には、差動増幅器２ｂｅの出力信号がＬレベルとなり、ｐチャネルＭＯＳトランジスタ２ｂｆか導通状態となり、電源ノードＶＤＤからノード２ｂｄへ電流を供給し、電圧ＶＰ２の電圧レベルを上昇させる。このときには、差動増幅器２ｂｇの出力信号がＬレベルであり、ｎチャネルＭＯＳトランジスタ２ｂｈはオフ状態にある。したがって、電圧ＶＰ２は、ほぼ電圧Ｖｒｐの電圧レベルに保持される。
【００５５】
ｐチャネルＭＯＳトランジスタ２ｂａのしきい値電圧Ｖｔｈｐを、チャネル領域へのイオン注入などにより、適当な値に設定することにより、所望の電圧レベルのバックゲート電圧ＶＰ２を生成することができる。また、ＭＯＳトランジスタ２ｂｆおよび２ｂｈを用いることにより、バックゲート電圧切換時において、高速で内部回路１（図１参照）に含まれるｐチャネルＭＯＳトランジスタのバックゲート電圧を切換えることができる。
【００５６】
電圧ＶＮ２を発生する電圧発生回路４ｂも、図６に示す構成と同様の構成を用いて実現することができるが、図７においては、別の構成を示す。
【００５７】
図７は、図１に示す電圧発生回路４ｂの構成の一例を示す図である。図７において、電圧発生回路４ｂは、電源ノードＶＤＤと内部ノード４ｂｂの間に接続される高抵抗の抵抗素子４ｂａと、内部ノード４ｂｂと接地ノードＧＮＤの間に互いに直接に接続されるダイオード接続されたｎチャネルＭＯＳトランジスタ４ｂｃおよび４ｂｄと、電源ノードＶｄｄとノード４ｂｆの間に接続されかつそのゲートに内部ノード４ｂｂからの電圧Ｖｒｎを受けるｎチャネルＭＯＳトランジスタ４ｂｅを含む。
【００５８】
ｎチャネルＭＯＳトランジスタ４ｂｃおよび４ｂｄのそれぞれのチャネル抵抗は、高抵抗抵抗素子４ｂａの抵抗値よりも十分小さくされており、これらのＭＯＳトランジスタ４ｂｃおよび４ｂｄはダイオードモードで動作し、しきい値電圧Ｖｔｈｎの電圧降下を生じさせる。したがって、内部ノード４ｂｂからの電圧Ｖｒｎは、２・Ｖｔｈｎの電圧レベルとなる。ｎチャネルＭＯＳトランジスタ４ｂｅは、そのゲート電圧がドレインに与えられる電源電圧ＶＤＤよりも低いため、ソースフォロアモードで動作し、出力ノード４ｂｆには、そのゲート電圧Ｖｒｎからしきい値電圧Ｖｔｈ低い電圧を伝達する。したがって、電圧ＶＮ２は、Ｖｔｈｎとなる。ここで、ＭＯＳトランジスタ４ｂｃ、４ｂｄおよび４ｂｅのしきい値電圧はすべて等しいと仮定している。したがって、これらのＭＯＳトランジスタ４ｂｃ、４ｂｄおよび４ｂｅのしきい値電圧を、チャネル領域へのイオン注入などにより適当な値に設定することにより、必要な電圧レベルのバックゲート電圧ＶＮ２を発生することができる。特に、ＭＯＳトランジスタ４ｂｅの電流供給力を十分大きくする（ゲート幅Ｗを大きくする）ことにより、高速で、バックゲート電圧切換時においても、内部回路１に含まれるｎチャネルＭＯＳトランジスタのバックゲート電圧を高速で切換えることができる。
【００５９】
また、この図７に示すソースフォロアモードトランジスタを用いて所定の電圧レベルを発生する回路構成は、電圧ＶＰ２を発生する電圧発生回路２ｂに対しても適用することができる。図７の接地ノードと電源ノードとを入換えかつｎチャネルＭＯＳトランジスタをすべてｐチャネルＭＯＳトランジスタにすれば、電圧ＶＰ２を生成することができる。
【００６０】
図８は、図１に示す電圧ＶＮ１を発生する電圧発生回路４ａの構成の一例を示す図である。図８において、電圧発生回路４ａは、クロック信号φを受けるキャパシタ４ａａと、ノード４ａｂと接地ノードＧＮＤの間で接続されかつそのゲートがノード４ａｂに接続されるｎチャネルＭＯＳトランジスタ４ａｃと、ノード４ａｂと出力ノード４ａｆの間に接続されかつそのゲートが出力ノード４ａｆに接続されるｎチャネルＭＯＳトランジスタ４ａｄと、出力ノードａｆの電圧レベルを所定電圧レベルにクランプするクランプ回路４ａｅを含む。図８において、このクランプ回路４ａｅは、出力ノード４ａｆと接地ノードＧＮＤの間に接続されかつそのゲートが接地ノードＧＮＤに接続される１つのｎチャネルＭＯＳトランジスタ４ａｅａを含むように示される。
【００６１】
クロック信号信号φは、電源電圧ＶＤＤと接地電圧ＧＮＤの間のレベルで変化する。このキャパシタ４ａａは、そのチャージポンプ動作により、ノード４ａｂの電圧レベルを変化させる。ＭＯＳトランジスタ４ａｃは、ダイオードモードで動作し、このノード４ａｂの電圧レベルをＶｔｈｎの電圧レベルでクランプする。したがって、ノード４ａｂの電圧は、そのキャパシタ４ａａのチャージポンプ動作により、ＶｔｈｎとＶｔｈｎ−ＶＤＤの間で変化する。
【００６２】
ＭＯＳトランジスタ４ａｄは、出力ノードａｆの電圧が、ノード４ａｂの電圧レベルよりも、そのしきい値電圧Ｖｔｈｎ以上高いときに導通し、出力ノード４ａｆからノード４ａｂへ電荷を供給する。したがって、ノード４ａｂの電圧レベルがＶｔｈ−ＶＤＤの電圧レベルに低下したとき、ＭＯＳトランジスタ４ａｄが導通し、出力ノード４ａｆの電圧レベルを低下させる。最終的に、出力ノード４ａｆは、したがって２・Ｖｔｈｎ−ＶＤＤの電圧レベルに到達する。この出力ノード４ａｆの電圧レベルは、クランプ回路４ａｅにより、−Ｖｔｈｎの電圧レベルにクランプされる。したがって、電圧ＶＮ１は、−Ｖｔｈｎの電圧レベルとなる。これらのＭＯＳトランジスタ４ａｃ、４ａｄおよび４ａｅａのしきい値電圧を適当な値に設定することにより、電圧ＶＮ１を所望の負電圧レベルに設定することができる。
【００６３】
図９は、図１に示す電圧ＶＰ１を発生する電圧発生回路２ａの構成の一例を示す図である。図９において、電圧発生回路２ａは、クロック信号φを受けるキャパシタ２ａａと、電源ノードＶＤＤと内部ノード２ａｂの間に接続されかつそのゲートがノード２ａｂに接続されるｐチャネルＭＯＳトランジスタ２ａｃと、ノード２ａｂと出力ノード２ａｆの間に接続されかつそのゲートが出力ノード２ａｆに接続されるｐチャネルＭＯＳトランジスタ２ａｄと、出力ノード２ａｆの電圧レベルを所定電圧レベルにクランプするクランプ回路２ａｅを含む。図９において、このクランプ回路２ａｅは、電源ノードＶＤＤと出力ノード２ａｆの間に接続されかつそのゲートが電源ノードＶＤＤに接続される１つのｐチャネルＭＯＳトランジスタ２ａｅａを含むように示される。このクランプ回路２ａｅは、したがって、１つのｐチャネルＭＯＳトランジスタ２ａｅａを含むとき、出力ノード２ａｆを、ＶＤＤ＋｜Ｖｔｈｐ｜の電圧レベルにクランプする。
【００６４】
この図９に示す電圧発生回路２ａは、図８に示す電圧発生回路４ａのＭＯＳトランジスタの導電型および接続を切換えているだけである。したがって、この図９に示す電圧発生回路２ａにおいては、内部ノード２ａｂの電圧が、｜Ｖｔｈｐ｜とＶＤＤ＋｜Ｖｔｈｐ｜の電圧レベルの間で印加し、ＭＯＳトランジスタ２ａｄは、内部ノードａｂの電圧レベルが、出力ノード２ａｆの出力レベルより｜２Ｖｔｈｐ｜以上高いときに導通して、出力ノード２ａｆに電荷を供給する。したがって、この電圧発生回路２ａは、出力ノード２ａｆに対し、ＶＤＤ＋２｜Ｖｔｈｐ｜の電圧を伝達することができる。クランプ回路２ａｅがこの出力ノード２ａｆの電圧レベルをＶＤＤ＋｜Ｖｔｈｐ｜の電圧レベルへクランプする。したがって、電圧ＶＰ１は、ＶＤＤ＋｜Ｖｔｈｐ｜の電圧レベルとなる。このクランプ回路２ａｅに含まれるｐチャネルＭＯＳトランジスタ２ａｅａのしきい値電圧を適当な値に設定することにより、この電圧ＶＰ１の電圧レベルを所望の電圧レベルに設定することができる。
【００６５】
図１０は、図１に示す選択回路３の構成の一例を示す図である。図１０において、選択回路３は、モード検出回路からの選択信号ＺＳＥＬｐ１に応答して選択的に導通し、入力ノード３ａに与えられた電圧ＶＰ１を出力ノード３ｄに伝達するトランスファゲート３ｅと、モード検出回路からの選択信号ＺＳＥＬｐ２に応答して選択的に導通し、入力ノード３ｂに与えられる電源電圧ＶＤＤを出力ノード３ｄに伝達するトランスファゲート３ｆと、モード検出回路からの選択信号ＺＳＥＬｐ３に応答して選択的に導通して、入力ノード３ｃに与えられた電圧ＶＰ２を出力ノード３ｄに伝達するトランスファゲート３ｇを含む。図１０において、トランスファゲートゲート３ｅ、３ｆおよび３ｇの各々は、ｐチャネルＭＯＳトランジスタで構成される場合が一例として示される。選択信号ＺＳＥＬｐ１は、接地電圧ＧＮＤと高電圧ＶＰＰの間で変化する。高電圧ＶＰＰは、電圧ＶＰ１の電圧レベル以上の電圧である。選択信号ＺＳＥＬｐ２およびＺＳＥＬｐ３は、接地電圧ＧＮＤと電源電位ＶＤＤの間で変化する。これらの選択信号ＺＳＥＬＰ１、ＺＳＥＬＰ２およびＺＳＥＬＰ３は、活性状態のときに接地電圧ＧＮＤレベルとなる。選択信号ＧＳＥＬｐ１の非活性状態の高電圧ＶＰＰは、通常のレベル変換回路を用いて容易に実現することができる。高電圧ＶＰＰは、たとえば図９に示す電圧発生回路の出力電圧ＶＰ１を高電圧ＶＰＰとして利用することができる。
【００６６】
この図１０に示す選択回路３の構成においては、活性状態の選択信号に対して設けられたトランスファゲートのみが導通状態となり、残りのトランスファゲートは非導通状態となり、選択信号ＺＥＳＬｐ１〜ＺＥＳＬｐ３が指定する電圧が選択されて出力ノード３ｄへ伝達される。
【００６７】
図１１は、図１に示す選択回路５の構成の一例を示す図である。図１１におい、選択回路５は、モード検出回路からの選択信号ＳＥＬｎ１に従って、入力ノード５ａに与えられた電圧ＶＮ１を選択して出力ノード５ｄに伝達するトランスファゲート５ｅと、モード検出回路からの選択信号ＳＥＬｎ２に応答して選択的に導通し、入力ノード５ｂに与えられた接地電圧ＧＮＤを出力ノード５ｄに伝達するトランスファゲート５ｆと、モード検出からの選択信号ＳＥＬｎ３に応答して選択的に導通し、入力ノード５ｃに与えられた電圧ＶＮ２を出力ノード５ｄに伝達するトランスファゲート５ｇを含む。図１１において、トランスファゲート５ｅ、５ｆおよび５ｇは、それぞれｎチャネルＭＯＳトランジスタで構成される場合が一例として示される。
【００６８】
選択信号ＳＥＬｎ１は、負電圧ＶＢＢと電源電圧ＶＤＤの間で変化し、選択信号ＳＥＬｎ２およびＳＥＬｎ３は、接地電圧ＧＮＤと電源電圧ＶＤＤの電圧レベルで変化する。この選択信号ＳＥＬｎ１〜ＳＥＬｎ３は、活性化時電源電圧ＶＤＤの電圧レベルに設定され、非活性化時、負電圧または接地電圧レベルに設定される。選択信号ＳＥＬｎ１は、通常の、レベル変換回路を用いその接地電圧ＧＮＤの電圧レベルが負電圧ＶＢＢレベルに変換される。
【００６９】
この図１１に示す選択回路５においても、選択信号ＳＥＬｎ１〜ＳＥＬｎ３に従って、指定された動作モードに対応する電圧が選択されてｎチャネルＭＯＳトランジスタに対するバックゲート電圧ＶＮＧとして出力される。
【００７０】
また、この図１０および図１１に示すトランスファゲート３ｅ〜３ｇおよび５ｅ〜５ｇは、ＣＭＯＳトランスミッションゲートで構成されてもよい。
【００７１】
図１２は、図１に示すモード検出回路１０の構成の一例を示す図である。図１２において、モード検出回路１０はたとえば操作キーの操作により発生される動作モード指示信号を受ける入力ノード１０ａａ、１０ａｂ、…１０ａｃと、この入力ノード１０ａａ〜１０ａｃに与えられた動作モード指示信号をデコードし、選択信号ＳＥＬｐ（ＺＳＥＬｐ１〜ＺＳＥＬｐ３）およびＳＥＬｎ（ＳＥＬｎ１〜ＳＥＬｎ３）を発生するデコーダ１０ｂを含む。この図１２に示すモード検出回路の構成においては、半導体集積回路装置の動作モードを指定する操作キーの操作により、入力ノード１０ａａ〜１０ａｃに対し動作モードを指定する制御信号が与えられる。デコーダ１０ｂは、この入力ノード１０ａａ〜１０ａｃに与えられた制御信号をデコードし、この制御信号が指定する動作モードに応じた電圧を選択するように選択信号ＳＥＬｐおよびＳＥＬｎを発生する。
【００７２】
［モード検出回路の変更例］
図１３は、図１に示すモード検出回路１０の変更例の構成を示す図である。図１３において、モード検出回路１０は、内部回路１の動作制御を行なうとともにその状態を監視するたとえばプロセサで構成される制御回路１０ｃと、制御回路１０ｃからのこの内部回路１の動作モードを指定する動作モード指示信号φＯＰに従って、選択信号ＳＥＬｐおよびＳＥＬｎを発生する選択信号発生回路１０ｄを含む。制御回路１０ｃは、外部から与えられるモード指示信号または処理内容にしたがって自身が内部で発生するモード指示信号に従って内部回路１の動作モードを指定するとともに、この内部回路１の動作を制御し、かつこの内部回路１の動作モードを指定する動作モード指定信号φＯＰを出力する。選択信号発生回路１０ｄは、この動作モード指示信号φＯＰをデコードして、選択信号ＳＥＬｐおよびＳＥＬｎを選択的に活性状態へ駆動する。この選択信号発生回路１０ｄは、図１０および図１１に示す選択信号ＳＥＬｐ１〜ＳＥＬｐ３およびＳＥＬｎ１〜ＳＥＬｎ３それぞれに対応して設けられるレジスタを含み、制御回路１０ｃからの動作モード指示信号φＯＰに従って、実行すべき動作モードに対応する選択信号またはフラグをレジスタ内に受取る構成が用いられてもよい。
【００７３】
なお、電圧発生回路２ａ，２ｂ，４ａおよび４ｂは、非選択時電圧発生動作を停止させるように構成されてもよく、また、これらの電圧は外部から与えられてもよい（電圧発生回路はこの場合、電圧パッドに対応する）。
【００７４】
以上のように、この発明の実施の形態１に従えば、動作モードに応じて、ＭＯＳトランジスタのバックゲートに与えられる電圧レベルを調整しているため、動作速度に合せて、ＭＯＳトランジスタのスイッチング速度を調整するとともに、サブスレッショルドリーク電流を調整することができ、高速動作および低消費電流を実現することができる。
【００７５】
［実施の形態２］
図１４は、この発明の実施の形態２に従う半導体集積回路装置の全体の構成を概略的に示す図である。図１４においては、半導体集積回路装置として、携帯電話システムの構成が示される。図１４において、半導体集積回路装置は、マイクロホン２１を介して与えられる音声信号にたとえばＡＤＰＣＭなどの圧縮処理を施し、かつ受信信号をたとえばＡＤＰＣＭ復号処理を行なって伸長してスピーカ２２へ再生音声信号を出力する音声コーデック２０と、音声コーデック２０から与えられた送信信号を周波数変換してアンテナ２４を介して送信するとともに、アンテナ２４を介して受信した受信信号の所定の周波数領域の信号を抽出して音声コーデック２０へ与える送受信回路２３と、データ通信時、図示しないパーソナルコンピュータのデータ信号の変復調を行なって、音声コーデック２０と図示しないパーソナルコンピュータとの間でのデータ送受信を行なうためのモデム２５と、音声コーデック２０および送受信回路２３の動作を制御するとともに、入力装置２７から与えられる動作モード指示信号に従ってこれらの音声コーデック２０および送受信回路２３の動作モードを制御する制御回路２６と、制御回路２６からの動作モード指示信号（選択信号）に従って、音声コーデック２０に含まれるＭＯＳトランジスタのバックゲート電圧ＶＧＮおよびＶＧＰの電圧レベルを変換する電圧発生回路２８を含む。この電圧発生回路２８からのバックゲート電圧ＶＧＰおよびＶＧＮは、また、送受信回路２３へも与えられる。
【００７６】
送受信回路２３は、デジタル携帯電話システムにおいては、送信信号および受信信号の時分割多重化、周波数変復調（ＱＰＳＫ変復調）、搬送波への重畳および搬送波の除去、ならびにバンドパスフィルタ処理などを行なう。一例として、この送受信回路２３に含まれるＭＯＳトランジスタのバックゲートバイアスの切換えは以下の様に行なわれる。これらの処理は、信号の送受信時においては、同一速度で行なわれるため、この送受信回路２３に含まれるＭＯＳトランジスタは、信号の送受信時においては、高速モードで動作し、バックゲートバイアスが浅くされる。一方送受信が行なわれないスタンバイ状態においては、この送受信回路２３におけるＭＯＳトランジスタのバックゲートバイアスが深くされ、サブスレッショルドリーク電流が低減される。したがって、この場合には、この送受信回路２３は、構成要素のＭＯＳトランジスタのバックゲートバイアスが２つの状態で切換えられる。
【００７７】
一方、音声コーデック２０は、その送受信すべき信号の内容に応じて、処理速度を変更することができるため、電圧発生回路２８からＭＯＳトランジスタのバックゲートへ与えられるバックゲート電圧ＶＧＮおよびＶＧＰは、制御回路２６の制御の下に、各動作モードに応じて切換えられる。
【００７８】
図１５は、図１４に示す入力装置２７の構成の一例を示す図である。図１５において、入力装置２７は、その半導体集積回路装置に対する電源の投入／遮断を指令する電源キー２７ａと、送信番号、送信文字などを入力するテンキー２７ｂと、通信開始、通信終了などの動作モードを指定する操作キー２７ｃを含む。制御回路２６は、この入力装置２７の各キーの押圧により、指定された動作モードを検出し、この動作モードに応じた選択信号を発生して電圧発生回路２８へ与え、また制御回路２６は、送受信回路２３において、動作状態が継続しているか否かをも判定し、その判定結果に従って、電圧発生回路２８から発生されるバックゲート電圧ＶＧＮおよびＶＧＰの電圧レベルを調整する。次に、この図１４に示す半導体集積回路装置の動作を図１６に示すフロー図を参照して説明する。
【００７９】
入力装置２７の操作キー２７ｃを介して通信開始指示が与えられたか否かを制御回路２６が監視する（ステップＳ１）。通信開始が指示されておらず、また電源キー２７ａが押圧されており、電源が投入されている状態においては、制御回路２６は、電圧発生回路２８に対し、バイアスが深い状態となるバックゲート電圧ＶＮ２およびＶＰ２を選択するように指令する（ステップＳ２）。
【００８０】
操作キー２７ｃが操作され、通信開始が指示された場合、まず、制御回路２６は、電圧発生回路２８に対し、中速モードである接地電圧ＧＮＤおよび電源電圧ＶＤＤを選択する指令を与える（ステップＳ３）。音声コーデック２０は、中速モードで動作可能となる。送受信回路２３は、この状態において、まだ深いバイアス状態に設定される。この通信開始の検出は、また受信信号に含まれるリングトーン信号の検出によっても行なわれる。
【００８１】
呼が発生している状態において、中速モードでこの半導体集積回路装置が動作し、発呼側および被呼側両者が、応答状態となるか否かが検出される（ステップＳ４）。この呼確立は、送信時においては、相手側から返送されるリングトーン信号の有無により検出される。受信側の場合には、操作キー２７ｃによるオフフックキーの押圧を検出することにより行なわれる。
【００８２】
次いで、送受信される信号が音声信号であるかたとえばパーソナルコンピュータに対するデータ信号であるかの判定が行なわれる（ステップＳ５）。この送受信すべき信号が音声信号であるかデータ信号であるかの検出は、通信開始後、受けた信号の周波数などの特性を検出することにより行なわれる（ステップＳ５）。
【００８３】
通信信号が、音声信号の場合、音声コーデック２０は、高速で信号処理をする必要があるため、制御回路２６は、電圧発生回路２８に対し、バックゲートを最も浅い状態に設定するため、バックゲート電圧ＶＮ１およびＶＰ１を選択するように電圧発生回路２８に対し指令を与える。一方、通信信号がデータ信号の場合、圧縮伸長処理において、音声に比べてデータの差分値は小さく、高速処理する必要はなく、この電圧発生回路２８からのバックゲート電圧は、中速状態の接地電圧ＧＮＤと電源電圧ＶＤＤに設定される。この状態で通信が実行される（ステップＳ７）。
【００８４】
ついで、制御回路２６は、この通信時において、送受信回路２３を監視し、無音状態が継続しているか否かを判定する（ステップＳ８）。無音状態が一定時間継続していると判定した場合、音声コーデック２０においては、無音状態の信号を、中速で伸長処理を行なうことができるため、電圧発生回路２８に対し、そのバックゲートバイアスを浅くするため、接地電圧ＧＮＤおよびＶＤＤを選択するように制御回路２６が指令を与える（ステップＳ９）。この電源電圧発生回路２８から音声コーデック２０へバックゲート電圧の中速モードへの設定は、無音状態が終了するまで継続される。
【００８５】
ステップＳ１０において、無音状態が完了したと判定されると、通信が継続されているか否かの判定が行なわれる。また、ステップＳ８において、無音状態が存在しないと判定された場合には、同様、ステップＳ１１へ移り、通信の完了か否かの判定が行なわれる。この通信完了の検出は、送信側においては、操作キー２７ｃの操作（オンフックキー操作）により行なわれる。通信が継続している場合には、再びステップＳ７へ戻る。一方、通信が完了すると、ステップＳ２へ移り、電圧発生回路２８から発生される電圧が、バイアス状態の深い電圧ＶＮ２およびＶＰ２が選択される。
【００８６】
この動作モードに応じてバックゲート電圧を切換える場合、たとえばバックゲート電圧の切換えに１０ｍｓ要したとしても、人間の聴感においては、このような時間は極めて短時間であり、バイアス切換え時において、仮にノイズが生じても、何ら問題は生じない。データ信号送信時においては、このモード切換えの処理状態は、ほぼ存在せず、また生じても、中速モードで音声コーデック２０が動作しており、バックゲート電圧の切換えは行なわれないため、何ら問題は生じない。
【００８７】
以上のように、この発明の実施の形態２の携帯電話システムにおいて、各動作モードに応じて、バックゲート電圧の電圧レベルを切換えることにより、処理に応じて最適速度で最適の電流駆動力で動作させることができ、低消費電流で処理性能が改善された携帯電話システムを実現することができる。
【００８８】
［実施の形態３］
図１７は、この発明の実施の形態３に従う半導体集積回路装置の構成の全体を概略的に示す図である。この図１７に示す半導体集積回路装置は、ＰＤＡ（パーソナル・デジタル・アシツタンツ）などの携帯情報端末である。
【００８９】
図１７において、半導体集積回路装置は、動作指示、および情報などを入力しかつ演算処理結果を表示する入力／表示装置３０と、この入力／表示装置３０を介して与えられた指示信号およびデータに従って所定の処理を行なう処理装置３２と、処理装置３２の情報処理時における作業領域および保持すべき情報を記憶するメモリ３４と、処理装置３２の内部制御信号等を受け、この処理装置３２の動作モードを検出し、動作モードに対応する選択信号を発生する動作モード検出回路３６と、この動作モード検出回路３６からの選択信号に従って、処理装置３２に含まれるＭＯＳトランジスタのバックゲート電圧ＶＧＮおよびＶＧＰの電圧レベルを変更する電圧発生回路３８を含む。
【００９０】
入力／表示装置３０は、アイコンなどによる動作モードを選択するためのメニューの表示および手書き文字の入力などの入力インタフェースを有し、また操作処理結果を表示する表示画面を有する。処理装置３２は、この入力／表示装置３０から与えられた動作モード指示および処理情報に従ってメモリ３４を利用して、処理を行ない、その処理結果を入力／表示装置３０の表示画面上に表示する。動作モード検出回路３６は、この処理装置３２の動作モードのモード指示信号に従って実行される動作モードを検出する。この場合、動作モード検出回路３６は、たとえば、処理装置３２が、入力／表示装置３０に対し、情報の入力を要求している場合、その信号を用いて、入力情報を受ける動作モード状態にあることを検出し、必要な情報が入力された場合には、処理装置３２が、演算処理を行なうため、このとき処理装置３２は、入力される表示装置３０に対し、演算処理中であることを示す信号を出力するため、この信号を用いて、動作モード検出回路３６は、演算処理動作モード中であることを検出する。
【００９１】
また、動作モード検出回路３６は、入力／表示装置３０に対し、処理装置３２が演算結果データを表示する場合、処理装置３２から入力／表示装置３０に対し、情報の表示を出力することを示す信号が出力されるため、動作モード検出回路３６は、この信号を検出して、表示モードであることを検出する。電圧発生回路３８は、この動作モード検出回路３６からこの処理装置３２の動作モードに従って発生される選択信号に従ってその発生するバックゲート電圧ＶＧＮおよびＶＧＰを切換える。
【００９２】
図１８は、この電圧発生回路３８が発生するバックゲート電圧ＶＧＰおよびＶＧＮの電圧レベルを示す図である。図１８に示すように、動作モード検出回路３６は、４つの動作モードに応じて選択信号を発生する。この４つの動作モードは、処理装置３２が、演算処理を行なうモード（高速モード）、処理装置３２が、演算処理結果を入力／表示装置３０に表示する表示モード（中速モード）、処理装置３２に対し入力／表示装置３０から、動作モードおよび処理情報などの入力が行なわれる入力モード（ヒューマンインタフェースモード：低速モード）、および入力／表示装置３０から何ら情報の入力が行なわれない無入力モード（スタンバイモード）である。このスタンバイモードについては、入力／表示装置３０から、所定時間以上何ら情報が入力されない場合においても、処理装置３２が、スタンバイモードに入り、低消費電力モードとなる。
【００９３】
演算処理モードにおいては、電圧発生回路３８は、最もバックゲートバイアスが浅くなる電圧ＶＮ１およびＶＰ１を選択して処理装置３２のＭＯＳトランジスタのバックゲートへ与える。表示を行なう中速モードにおいては、高速動作性は必要とされないため（人間の目の感度から）、その処理装置３２は中速モードで動作し、バックゲート電圧は接地電圧ＧＮＤと電源電圧ＶＤＤに設定される。入力モード（ヒューマンインタフェースモード）においては、操作者が、入力／表示装置３０を介して情報の入力を行ない、このときたとえば手書き文字の入力などが行なわれるため、高速処理が必要とされず、単に、処理装置３２は、この入力／表示装置３０から操作者により入力される方法を、一旦メモリ３４に格納する動作を行なうだけであり、低速動作で十分であり、そのバックゲートバイアスは深くされ、電圧ＶＮ２およびＶＰ２が選択されて電圧発生回路３８から発生される。
【００９４】
スタンバイモード時においては、処理装置３２は何ら処理を行なわず、ＭＯＳトランジスタはスイッチング動作を行なわないため、低消費電力のために、そのバックゲート電圧は最も深くされ、電圧ＶＮ３およびＶＰ３が選択される。この図１８に示すように、各動作モードに応じて、バックゲート電圧レベルを調整することにより、処理性能を損なうことなく低消費電流を実現することができる。
【００９５】
今、この図１７に示す半導体集積回路装置において、メモリ３４、情報を保持するデータ保持モードが指定されたとき、電池を電源としてデータの保持が行なわれるが、この場合、低消費電流により、電池寿命を長くする必要があり、スタンバイモードが設定されて、バックゲートバイアスとして、電圧ＶＮ３およびＶＰ３が選択されてメモリ３４周辺回路へ与えられる。データ保持モードが指定されないときには、電源が完全に遮断され、メモリ３４のＲＡＭ（ランダム・アクセス・メモリ）などの揮発性メモリ情報は消去される。必要情報を不揮発的に記憶する不揮発性メモリがメモリ３４として用いられている場合には、このデータ保持モードは行なう必要はない。
【００９６】
以上のように、この発明の実施の形態３に従えば、携帯情報端末においても、演算処理モード、表示モード、ヒューマンインタフェースモードおよびスタンバイモードに応じて、この処理装置３２のＭＯＳトランジスタのバックゲートへ与えられる電圧レベルを調整しているため、処理性能を損なうことなくサブスレッショルドリーク電流による不要な消費電流を低減することができる。
【００９７】
【発明の効果】
以上のように、この発明に従えば、複数の動作モードを有する半導体集積回路装置において、ＭＯＳトランジスタのソース電圧を基準として、互いに極性の異なる電圧を発生する電圧発生回路を設け、動作モードに応じてこれらの複数の電圧の１つを選択して、ＭＯＳトランジスタのバックゲートへ与えるように構成しているため、ＭＯＳトランジスタのコントロールゲートとバックゲートの間に必要以上に大きな電圧が印加されることがなく、ＭＯＳトランジスタの信頼性を損なうことなく、また動作モードに応じたスイッチング速度および電流駆動量を有するＭＯＳトランジスタを容易に実現することができる。また、バックゲート電圧として、接地電圧ＧＮＤおよび電源電圧ＶＤＤを動作モードに応じて選択するように構成しているため、このソースおよびバックゲートが同一電圧のときの動作性能を基準として各バックゲート電圧レベルを設定することができ、設計が容易となる。
【００９８】
また、半導体集積回路装置の動作モードがスタンバイモード、音声通信モードおよびデジタル通信モードを含む場合、音声通信モード、ＭＯＳトランジスタを最も浅いバイアス状態におくバックゲート電圧を選択し、データ通信モードにおいては、中間のバックゲートバイアス状態におく電圧を選択しかつスタンバイモード時には、最も深いバイアス状態におくバックゲート電圧を選択することにより、携帯電話システムのような、電池を電源として動作する半導体集積回路装置において、サブスレッショルドリーク電流のような不必要な消費電流を生じさせることなく最適な動作速度でＭＯＳトランジスタを動作させることができる。中速動作時に、このＭＯＳトランジスタの必要以上の高速スイッチング動作による電源電圧の変動などの誤動作を防止することができ、処理性能を劣化させることなく正確に処理動作を行なうことが可能となる。
【００９９】
また、複数の動作モードが、演算処理モード、演算処理結果を表示画面に表示する表示モード、およびユーザが処理データおよび動作モードを指定する信号を入力するインタフェースモードを有するとき、各動作モードに応じて、このＭＯＳトランジスタのバックゲート電圧レベルを調整することにより、各動作モードに応じて、最適動作速度でＭＯＳトランジスタを動作させることができるとともに、サブスレッショルドリーク電流による不要な電流消費を低減することができる。また、複数のバイアス電圧のうち、ＭＯＳトランジスタのソース電圧と同じ電圧レベルの電圧を利用することにより、バックゲート電圧を発生する回路は、ＭＯＳトランジスタのソース電圧発生部と共用することができ、回路占有面積を低減できる。また、ソース電圧は、通常一定電圧であり、このソース電圧とバックゲート電圧が同じ場合のバックゲート効果が存在しない場合のＭＯＳトランジスタを基準として、ＭＯＳトランジスタを作成し、動作モードに応じてそのしきい値電圧が最適値となるように、バックゲート電圧を容易に決定することができ、必要とされる動作性能を有するＭＯＳトランジスタを容易に実現することができる。
【０１００】
また、ＣＭＯＳトランジスタのｐおよびｎＭＯＳトランジスタ両者のバックゲート電圧をともに調整することにより、入力信号のレベル変換などが生じることなくまた信号の立上がりおよび立下がり時間も同様に変化するため、ＣＭＯＳトランジスタのｐおよびｎＭＯＳトランジスタの動作性能をともに調整して、動作速度に合せて正確な動作を低消費電力で実現することができる。
【０１０１】
また、演算処理モード、表示モードおよびヒューマンインタフェースモードを有する動作モードにおいてさらにスタンバイモード時にもバイアス電圧を調整した場合、より柔軟に、動作モードに合せて、消費電流量および動作速度を最適値に設定することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図２】 （Ａ）は、図１に示すｐチャネルＭＯＳトランジスタの概略断面構造およびバックゲート電圧を示し、（Ｂ）は、図１に示すｎチャネルＭＯＳトランジスタの概略断面構造およびバックゲート電圧を示す図である。
【図３】 （Ａ）は、図１に示す内部回路の高速動作モード時のバックゲート電圧を示し、（Ｂ）は、中速モード時におけるバックゲート電圧を示し、（Ｃ）は、低速モード時におけるバックゲート電圧の印加態様をそれぞれ示す図である。
【図４】 （Ａ）は、図１に示す内部回路のサブスレッショルドリーク電流が流れる経路を概略的に示す図であり、（Ｂ）は、図１に示す内部回路の消費電流と入力信号の関係を概略的に示す図である。
【図５】 図１に示す電圧発生回路の発生するバックゲート電圧としきい値電圧との関係を概略的に示す図である。
【図６】 図１に示すバックゲート電圧ＶＰ２を発生する回路構成の一例を示す図である。
【図７】 図１に示すバックゲート電圧ＶＮ２を発生する電圧発生回路の構成の一例を図である。
【図８】 図１に示すバックゲート電圧ＶＮ１を発生する電圧発生回路の構成の一例を示す図である。
【図９】 図１に示すバックゲート電圧ＶＰ１を発生する電圧発生回路の構成の一例を示す図である。
【図１０】 図１に示すバックゲート電圧ＶＧＰを発生する選択回路の構成の一例を示す図である。
【図１１】 図１に示すバックゲート電圧ＶＧＮを発生する選択回路の構成の一例を示す図である。
【図１２】 図１に示すモード検出回路の構成を概略的に示す図である。
【図１３】 図１に示すモード検出回路の他の構成を概略的に示す図である。
【図１４】 この発明の実施の形態２に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図１５】 図１４に示す入力装置の構成を概略的に示す図である。
【図１６】 図１４に示す半導体集積回路装置の動作を示すフロー図である。
【図１７】 この発明の実施の形態３に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図１８】 図１７に示す電圧発生回路の発生するバックゲート電圧と動作モードとの対応関係を示す図である。
【図１９】 従来の半導体集積回路装置の構成を示す図である。
【図２０】 図１９に示すバックゲート電圧レベルを示す図である。
【図２１】 通常のＭＯＳトランジスタのサブスレッショルド電流特性を概略的に示す図である。
【図２２】 従来のＭＯＳトランジスタのバックゲート電圧変更時の問題点を説明するための図である。
【符号の説明】
１ 内部回路、２ａ，２ｂ，４ａ，４ｂ 電圧発生回路、３，５ 選択回路、１０ モード検出回路、Ｐ１，Ｐ２，ＰＭ ｐチャネルＭＯＳトランジスタ、Ｎ１，Ｎ２，ＮＭ ｎチャネルＭＯＳトランジスタ、２０ 音声コーデック、２３送受信回路、２５ モデム、２６ 制御回路、２７ 入力装置、２８ 電圧発生回路、３０ 入力／表示装置，３２ 処理装置、３６ 動作モード検出回路、３８ 電圧発生回路。
【発明の属する技術分野】
この発明は、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を構成要素として含む半導体集積回路装置に関し、特に、複数の動作モードで動作可能であるＭＯＳ半導体集積回路装置の低消費電力および高速動作を実現するための構成に関する。
【０００２】
【従来の技術】
図１９は、従来の半導体集積回路装置の構成の一例を示す図であり、たとえば、特開平６−２９１２６７号公報に示されている。
【０００３】
図１９において、従来の半導体集積回路装置は、入力ノード１０１と出力ノード１０２の間に縦続接続される４段のＣＭＯＳインバータＩＶａ、ＩＶｂ、ＩＶｃ、およびＩＶｄを含む。ＣＭＯＳインバータＩＶａ〜ＩＶｄの各々は、電源ノード上に与えられる電源電圧ＶＤＤおよび接地ノード上に与えられる接地電圧ＧＮＤを両動作電源電圧として動作し、それぞれ、与えられた信号を反転して出力する。
【０００４】
ＣＭＯＳインバータＩＶａ〜ＩＶｄは、それぞれ、Ｈレベルの信号を出力するためのｐチャネルＭＯＳトランジスタＰａ〜ＰｄおよびＬレベルの信号を出力するためのｎチャネルＭＯＳトランジスタＮａ〜Ｎｄを含む。
【０００５】
この半導体集積回路装置は、さらに、ｐチャネルＭＯＳトランジスタＰａ〜Ｐｄの基板領域（バックゲート）に共通に結合され、制御回路１１２ａからの制御信号に従ってバックゲート電圧Ｖｐｓを出力する第１の電圧発生回路１１０ａと、ｎチャネルＭＯＳトランジスタＮａ〜Ｎｄの基板領域（バックゲート）に共通に結合され、制御回路１１２ｂからの制御信号に従ってこれらのバックゲート電圧Ｖｎｓを出力する第２の電圧発生回路１１０ｂを含む。次に動作について簡単に説明する。
【０００６】
今、制御回路１１２ａからの制御信号に従って、第１の電圧発生回路１１０ａの出力電圧Ｖｐｓが電源電圧ＶＤＤよりもやや低い電圧に設定され、また制御回路１１２ｂの出力する制御信号に従って、第２の電圧発生回路１１０ｂの出力電圧Ｖｎｓが接地電圧ＧＮＤよりも少し高い電圧レベルに設定されている場合を考える。
【０００７】
この状態において、入力ノード１０１に与えられる入力信号がＬレベルからＨレベルに変化した場合、４段のＣＭＯＳインバータＩＶａ〜ＩＶｄを介して出力ノード１０２に与えられる出力信号は、ＬレベルからＨレベルに変化する。ＰチャネルＭＯＳトランジスタＰａ〜Ｐｄのバックゲート電圧Ｖｐｓが電源電圧ＶＤＤよりも低い場合には、これらのｐチャネルＭＯＳトランジスタＰａ〜Ｐｄのチャネル形成領域における空乏層が広がる。また、同様、ｎチャネルＭＯＳトランジスタＮａ〜Ｎｄにおいても、バックゲート電圧Ｖｎｓが接地電圧ＧＮＤよりも高い場合には、この空乏層が接地電圧ＧＮＤがバックゲートに印加されるときよりも広くなる。したがって、これらのＰチャネルＭＯＳトランジスタＰａ〜ＰｄおよびｎチャネルＭＯＳトランジスタＮａ〜Ｎｄがスイッチング動作して導通するチャネル形成時においては、この広くされた空乏層により、チャネル断面積が広くなり、キャリアの移動量が増加し、応じてこれらのＭＯＳトランジスタＰａ〜ＰｄおよびＮａ〜Ｎｄの高速スイッチング動作が行なわれ、また、駆動電流量が増加し、応じて応答速度が速くなる。また、入力ノード１０１へ与えられる入力信号がＨレベルからＬレベルめに変化する場合においても、同様、バックゲート電圧ＶｐｓおよびＶｎｓにより、ＭＯＳトランジスタＰａ〜Ｐｄ〜Ｎａ〜Ｎｄが高速で動作し、出力ノード１０２上の信号がＨレベルからＬレベルに変化する。
【０００８】
次に、制御回路１１２ａからの制御信号に従って、第１の電圧発生回路１１０ａからのバックゲート電圧Ｖｐｓが電源電圧Ｖｄｄよりも高い電圧レベルに設定され、第２の電圧発生回路１１０ｂからのバックゲート電圧Ｖｎｓが制御回路１１２ｂの制御信号に従って接地電圧ＧＮＤよりも低い電圧レベルに設定されている場合を考える。
【０００９】
この状態において、ＭＯＳトランジスタＰａ〜ＰｄおよびＮａ〜Ｎｄの空乏層はバックゲート電圧が電源電圧Ｖｄｄおよび接地電圧ＧＮＤの場合よりも狭くなり、チャネルが形成されにくくなる。この状態において、入力ノード１０１に与えられる信号がＬレベルからＨレベルに変化した場合、ＣＭＯＳインバータＩＶａ〜ＩＶｄにより、出力ノード１０２上の出力信号もＬレベルからＨレベルに変化する。しかしながら、空乏層が狭く、応じてチャネル断面積も狭くなるため、キャリアの移動量が減少し、電流量が減少しかつ応答速度が遅くなる。
【００１０】
したがって、この電圧発生回路１１０ａおよび１１０ｂから出力されるバックゲート電圧ＶｐｓおよびＶｎｓの電圧レベルを調整することにより、この半導体回路の駆動電流量および応答速度を適用用途に応じて調整することができる。
【００１１】
【発明が解決しようとする課題】
図２０に示すように、この図１９に示す半導体集積回路装置においては、応答時間を短くして、高速動作させるためには、ｐチャネルＭＯＳトランジスタＰａ〜Ｐｄのバックゲートへ与えられる電圧Ｖｐｓは、電源電圧Ｖｄｄよりも少し低い電圧Ｖｐｓ１の電圧レベルに設定され、またｎチャネルＭＯＳトランジスタＮａ〜Ｎｄのバックゲートへ与えられる電圧Ｖｎｓは、接地電圧ＧＮＤよりも少し高い電圧Ｖｎｓ１の電圧レベルに設定される。これにより、ＭＯＳトランジスタＰａ〜ＰｄおよびＮａ〜Ｎｄのバックゲートバイアスを少し浅くして、チャネル直下に形成される空乏層を少し広げている。一方、低速動作させる場合には、このバックゲート電圧Ｖｐｓを、電源電圧ＶＤＤよりも少し高い電圧Ｖｐｓ２の電圧レベルに設定し、またｎチャネルＭＯＳトランジスタＮａ〜Ｎｄのバックゲート電圧Ｖｎｓを、接地電圧ＧＮＤよりも少し低い電圧レベルに設定し、これらのＭＯＳトランジスタＰａ〜ＰｄおよびＮａ〜Ｎｄのバックゲートバイアスを深くして、空乏層を狭くして、駆動電流量を小さくしている。
【００１２】
バックゲート電圧ＶｐｓおよびＶｎｓは、ＭＯＳトランジスタのしきい値電圧を決定しており、バックゲート電圧ＶｐｓおよびＶｎｓの値に応じて、ＭＯＳトランジスタのＰａ〜ＰｄおよびＮａ〜Ｎｄのしきい値電圧も変化する。一方、ＭＯＳトランジスタにおいては、サブスレッショルドリーク電流と呼ばれる電流が知られている。
【００１３】
図２１は、ｎチャネルＭＯＳトランジスタのサブスレッショルド領域のゲート−ソース電圧Ｖｇｓとドレイン電流Ｉｄｓの関係を示す図である。図２１において、縦軸に、対数目盛でドレイン電流Ｉｄｓを示し、横軸にゲート−ソース間電圧Ｖｇｓを示す。ＭＯＳトランジスタのしきい値電圧は、予め定められたゲート幅を有するＭＯＳトランジスタにおいて一定のドレイン電流が流れるときのゲート−ソース間電圧として定義される。図２１において、直線Ｉは、しきい値電圧Ｖｔｈ１のドレイン電流Ｉｄｓのゲート−ソース間電圧Ｖｇｓを示し、曲線ＩＩは、しきい値電圧Ｖｔｈ２を有するＭＯＳトランジスタのドレイン電流Ｉｄｓとゲート−ソース間電圧Ｖｇｓの関係を示す。この曲線ＩおよびＩＩの２２において直線的に変化する領域は、ドレイン電流Ｉｄｓが指数関数的に減少する領域であり、サブスレッショルド領域と呼ばれる。
【００１４】
この図２１に示すように、ゲート−ソース間電圧Ｖｇｓが０Ｖであっても、ＭＯＳトランジスタには、ある大きさの電流が流れる。この電流が、通常、サブスレッショルドリーク電流と呼ばれる。しきい値電圧を大きくすればサブスレッショルドリーク電流は低減される。しかしながら、しきい値電圧が高くなると、ＭＯＳトランジスタの動作速度は低下する。ｎチャネルＭＯＳトランジスタにおいて、バックゲートバイアスを深くする（バックゲートバイアスを負の方向へ移行させる）と、そのしきい値電圧は高くなり、図２１に示すように特性曲線は、曲線Ｉから曲線ＩＩに変化する。ｐチャネルＭＯＳトランジスタのドレイン電流とゲート−ソース間電圧の関係は、図２１に示すグラフのゲート−ソース間電圧Ｖｇｓの符号を逆転させれば得られる。
【００１５】
したがって、この図２０および図２１に示すように、図１９に示す半導体集積回路装置において、バックゲートバイアスを深くし、バックゲート電圧Ｖｎｓ２およびＶｐｓ２を印加した場合、バックゲートバイアスＶｎｓ１およびＶｐｓ１が与えられたときよりもしきい値電圧が高くなり、サブスレッショルドリーク電流は低下する。しかしながら、この場合、バックゲート電圧ＶｎｓおよびＶｐｓは単に接地電圧ＧＮＤおよび電源電圧ＶＤＤから少しその電圧レベルが変化されているだけであり、十分にサブスレッショルドリーク電流を低減することができない。特に、携帯情報端末機器などのように、電源として電池を利用する場合、スタンバイサイクルまたは低速動作時におけるサブスレッショルドリーク電流は無視することのできない値となり、電池寿命を長くすることができなくなるという問題が生じる。
【００１６】
この図１９に示す半導体集積回路装置を開示する先行技術文献（特開平６−２９１２６７号）においては、応答速度および駆動電流量を動作環境に応じて調整することが示されているだけであり、すなわち半導体集積回路装置の動作サイクル時における動作速度が考慮されているだけであり、スタンバイサイクルまたは低速動作時におけるサブスレッショルドリーク電流の問題については何ら考慮されていない。
【００１７】
上述のような、スタンバイ時におけるリーク電流を低減するための構成が、たとえば特開平６−２１４４３号公報に示されている。この先行技術においては、ｎチャネルＭＯＳトランジスタのバックゲートには、アクティブサイクル時（動作サイクル時）正の電圧Ｖｂが印加され、スタンバイサイクル時接地電圧ＧＮＤが印加される。この先行技術のｎチャネルＭＯＳトランジスタのバックゲート電圧としきい値電圧の関係を図２２に示す。
【００１８】
今、図２２に示すように、バックゲート−ソース間電圧ＶＢＳ（ソース電圧（接地電圧）を基準として測定する電圧）が電圧ＶｂのときのｎチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈを０．１Ｖとし、バックゲート−ソース間電圧ＶＢＳが０Ｖのときのしきい値電圧Ｖｔｈを０．４Ｖとすることを考える。この場合、図２２に示すように、電圧Ｖｂは、ＰＮ接合のビルトイン電圧（拡散ポテンシャル）Ｖｐｎ（〜１Ｖ）を超えることができないため、この電圧Ｖｂの値は、電圧Ｖｐｎよりも小さい。したがって、この電圧Ｖｂを用いる場合に要求されるしきい値電圧条件を満たすためには、図２２に示すようにかなり急峻な勾配を有する特性曲線を実現する必要がある。この場合、この特性曲線の勾配は基板効果定数Ｋに比例するため、この基板効果定数Ｋを大きくする必要がある。基板効果定数Ｋは、通常、基板不純物濃度の平方根と、ゲート絶縁膜の膜厚の積に比例する。したがって、この基板効果定数Ｋを大きくするためには、基板領域（バックゲート領域）の不純物濃度を高くする必要があり、この場合、空乏層が狭くなり、応じてゲート容量が大きくなり、高速動作をすることができなくなるという問題が生じる（電圧Ｖｂは高速動作させるために印加される電圧であり、その目的を達成することができない）。
【００１９】
また、空乏層の幅が狭くなると、ＰＮ接合における電界強度が空乏層幅に反比例するため、このＰＮ接合の電界強度が高くなり、接合耐圧が低くなり、素子の信頼性が損なわれるという問題が生じる。また、基板領域の不純物濃度を高くした場合、基板領域の不純物濃度とｎチャネルＭＯＳトランジスタのソース／ドレイン不純物領域の不純物濃度の差に比例して拡散電流が生じ、応じて逆方向電流（ＰＮ接合に逆バイアス電圧を印加するとき流れる電流）が増大し、リーク電流が増加して、消費電流が増加するという問題が生じる。
【００２０】
さらに、この図２２に示す特性曲線の場合、バックゲート−ソース間電圧ＶＢＳが少し変化しただけでしきい値電圧Ｖｔｈが大きく変化し、所望のしきい値電圧を正確に設定するのが困難になるという問題が生じる。
【００２１】
それゆえ、この発明の目的は、処理性能および素子の信頼性を損なうことなく消費電流特にリーク電流を低減することのできる半導体集積回路装置を提供することである。
【００２２】
【課題を解決するための手段】
請求項１に係る半導体集積回路装置は、所定電圧を受けるソースとバックゲートとを有するＭＯＳトランジスタを構成要素として含みかつ複数の動作モードで動作可能な内部回路と、互いに電圧レベルが異なりかつＭＯＳトランジスタのソース電圧を基準として互いに極性が異なる電圧およびソース電圧と同一電圧レベルの電圧を生成するバイアス電圧発生手段と、内部回路の動作モードを検出し、該検出した動作モードに応じた選択信号を発生する動作モード検出手段と、動作モード検出手段からの選択信号とバイアス電圧発生手段からの複数のバイアス電圧とを受け、該受けた選択信号に従って複数のバイアス電圧のうちの１つを選択してＭＯＳトランジスタのバックゲートへ印加するバイアス電圧選択手段を備える。
【００２３】
請求項１に係る半導体集積回路装置は、複数の動作モードがスタンバイモード、音声通信モードおよびデータ通信モードを含み、バイアス電圧選択手段が、音声通信モードのとき、複数のバイアス電圧のうちのＭＯＳトランジスタを第１のバイアス状態におく第１のバイアス電圧を選択肢、データ通信モードのとき、ＭＯＳトランジスタをこの第１のバイアス状態よりも深い第２のバイアス状態におく第２のバイアス電圧を選択しかつスタンバイモードのときＭＯＳトランジスタをこの第２のバイアス状態よりも深い第３のバイアス状態におく第３のバイアス電圧を選択する。第１のバイアス電圧と第３のバイアス電圧はＭＯＳトランジスタのソース電圧を基準として極性が異なる。
【００２４】
請求項２に係る半導体集積回路は、所定電圧を受けるソースとバックゲートとを有するＭＯＳトランジスタを構成要素として含み、かつ与えられたデータに演算処理を施す演算処理モードと、ユーザがデータを入力する入力インタフェースモードと、演算結果を表示画面に表示する表示モードとを含む複数の動作モードで動作可能な内部回路と、互いに電圧レベルが異なりかつＭＯＳトランジスタのソース電圧を基準として互いに極性の異なる電圧およびソース電圧と同一電圧レベルの電圧を含む複数のバイアス電圧を発生するバイアス電圧発生手段と、内部回路の動作モードを検出し、該検出した動作モードに応じた選択信号を発生する動作モード検出手段と、動作モード検出手段からの選択信号と前記バイアス電圧発生手段からの複数のバイアス電圧とを受け、該受けた選択信号に従って前記複数のバイアス電圧のうちの１つを選択して前記絶縁ゲート型電界効果トランジスタのバックゲートへ印加するバイアス電圧選択手段を備える。
バイアス電圧選択手段は、検出動作モードが演算処理モードを示すとき、複数のバイアス電圧のうちＭＯＳトランジスタを第１のバイアス状態におく第１のバイアス電圧を選択し、検出動作モードが表示モードを示すとき、ＭＯＳトランジスタを第１のバイアス状態よりも深い第２のバイアス状態におく第２のバイアス電圧を選択し、かつさらに、検出動作モードがインタフェースモードを示すときＭＯＳトランジスタを第２のバイアス状態よりも深い第３のバイアス状態におく第３のバイアス電圧を選択する。第１のバイアス電圧と第３のバイアス電圧はＭＯＳトランジスタのソース電圧を基準として極性が異なる。
【００２５】
請求項３に係る半導体集積回路装置は、請求項１または２の装置における第２のバイアス電圧が、ＭＯＳトランジスタのソース電圧と同じ電圧レベルである。
【００２６】
請求項４に係る半導体集積回路装置は、請求項１から３のいずれかの装置において、ＭＯＳトランジスタが、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを有するＣＭＯＳトランジスタを備え、バイアス電圧発生手段およびバイアス電圧選択手段は、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタそれぞれに対して設けられるバイアス電圧発生回路およびバイアス電圧選択回路の組を含む。
【００２７】
請求項５に係る半導体集積回路装置は、請求項２の複数の動作モードが、さらに、スタンバイモードを含み、動作モードがスタンバイモードのとき、ＭＯＳトランジスタを、第３のバイアス状態よりも深い第４のバイアス状態に設定する第４のバイアス電圧を選択してＭＯＳトランジスタのバックゲートへ印加する手段を含む。
【００２８】
ＭＯＳトランジスタのソース電圧およびこのソース電圧を基準として極性の異なるバイアス電圧を生成し、動作モードに応じてこれら複数のバイアス電圧のうちの１つを選択してＭＯＳトランジスタのバックゲートへ印加することにより、動作モードに応じて、最適速度でＭＯＳトランジスタを動作させることができる。また、動作モードに応じて、最適なバックゲート電圧が選択されるため、サブスレッショルドリーク電流などの不必要な電流を低減することができ、消費電流を低減することができる。また、ソース電圧を基準として、極性の異なるバイアス電圧を生成し、これらの電圧を利用することにより、バックゲートとＭＯＳトランジスタのゲート電極の間に必要以上の高電圧が印加されるのを防止することができ、ゲート絶縁膜の信頼性を保証することができる。
【００２９】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体集積回路装置の全体の構成を概略的に示す図である。図１において、半導体集積回路装置は、入力信号ＩＮに対し所定の処理を行なう内部回路１を含む。この内部回路１においては、２段の縦続接続されるＣＭＯＳインバータＩＶａおよびＩＶｂを代表的に示す。ＣＭＯＳインバータＩＶａは、電源電圧ＶＤＤを供給する電源ノードＶＤＤ（ノードとその上の電圧を同じ符号で示す）と接地電圧ＧＮＤを供給する接地ノードの間に接続されるｐチャネルＭＯＳトランジスタＰ１およびｎチャネルＭＯＳトランジスタＮ１を含む。ＣＭＯＳインバータＩＶｂは、電源ノードＶＤＤと接地ノードＧＮＤの間に接続され、インバータＩＶａの出力信号をゲートに受けるＰチャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトランジスタＮ２を含む。
【００３０】
半導体集積回路装置は、さらに、活性化時、電源電圧ＶＤＤよりも高い電圧ＶＰ１を発生する電圧発生回路２ａと、活性化時電源電圧ＶＤＤよりも低い電圧ＶＰ２を発生する電圧発生回路２ｂと、電圧発生回路２ａからの電圧ＶＰ１、電源電圧ＶＤＤおよび電圧発生回路２ｂからの電圧ＶＰ２を入力ノード３ａ、３ｂおよび３ｃにそれぞれ受け、内部回路１の動作モードを検出するモード検出回路１０からの選択信号ＳＥＬｐに従ってこの入力ノード３ａ〜３ｃに与えられた電圧のいずれかを選択して出力ノード３ｄに伝達する選択回路３を含む。この選択回路３の出力ノード３ｄからの出力電圧ＶＧＰは、内部回路１に含まれるｐチャネルＭＯＳトランジスタＰ１、Ｐ２…のバックゲートに印加される。
【００３１】
半導体集積回路装置は、さらに、活性化時接地電圧ＧＮＤよりも低い負の電圧ＶＮ１を発生する電圧発生回路４ａと、活性化時接地電圧ＧＮＤよりも高い正の電圧ＶＮ２を発生する電圧発生回路４ｂと、電圧発生回路４ａからの電圧ＶＮ１、接地電圧ＧＮＤおよび電圧発生回路４ｂからの電圧ＶＮ２をそれぞれ入力ノード５ａ、５ｂおよび５ｃに受け、モード検出回路１０からの選択信号ＳＥＬｎに従ってこれらの入力ノード５ａ〜５ｃのいずれかに与える電圧を出力ノード５ｄに伝達する選択回路５を含む。この選択回路５の出力電圧ＶＧＮは、内部回路１に含まれるｎチャネルＭＯＳトランジスタＮ１、Ｎ２、…のバックゲートに与えられる。
【００３２】
内部回路１に含まれるｐチャネルＭＯＳトランジスタＰ１、Ｐ２、…は、そのソースが電源ノードに結合されており、また、ｎチャネルＭＯＳトランジスタＮ１、Ｎ２、…は、そのソースが接地ノードに結合されている。電圧発生回路２ａおよび２ｂは、したがって、このｐチャネルＭＯＳトランジスタＰ１、Ｐ２のソース電圧ＶＤＤを基準として互いに極性の異なる電圧ＶＰ１およびＶＰ２を発生する。電圧ＶＰ２は、このｐチャネルＭＯＳトランジスタＰ１およびＰ２の基板とソースの間のＰＮ接合が順方向にバイアスされないような電圧レベルに設定される。同様に、この電圧発生４ａおよび４ｂが発生する電圧ＶＮ１およびＶＮ２は、内部回路１に含まれるｎチャネルＭＯＳトランジスタＮ１およびＮ２…のソース電圧を基準として互いに極性が異なる。この電圧発生回路４ｂが発生する正の電圧ＶＮ２、ｎチャネルＭＯＳトランジスタの基板領域（バックゲート）とソース／ドレインの間のＰＮ接合が順方向にバイアスされないような電圧レベルに設定される。以下に、この電圧ＶＰ２およびＶＮ２の電圧レベルについて説明する。
【００３３】
図２（Ａ）は、図１に示すｐチャネルＭＯＳトランジスタＰ（Ｐ１，Ｐ２）の断面構造を概略的に示す図である。図２（Ａ）において、ｐチャネルＭＯＳトランジスタＰＭは、Ｎ型基板領域（ウェルまたは基板）Ｐｇ表面上に互いに間をおいて形成される高濃度Ｐ型不純物領域ＰｓおよびＰｄと、これらの不純物領域ＰｓおよびＰｄの間の基板領域Ｐｇ上に図示しないゲート絶縁膜を介して形成されるゲート電極層Ｐｃを含む。不純物領域ＰｓがソースノードＳｐに電気的に接続され電源電圧ＶＤＤを受ける。不純物領域Ｐｄが、ドレインノードＤｐに電気的に接続される。ゲート電極層Ｐｃが、ゲート電極ノードＧｐに電気的に接続される。
【００３４】
ｐチャネルＭＯＳトランジスタＰＭにおいて、この基板領域Ｐｇがバックゲートとして作用し、図１に示す選択回路３からの電圧ＶＧＰが与えられる。今、このバックゲート電圧ＶＧＰとして、電源電圧ＶＤＤよりも低い電圧ＶＰ２が与えられた場合を考える。この状態においては、不純物領域Ｐｓは電源電圧ＶＤＤを受けており、また不純物領域Ｐｄも、このゲート電極ノードＧｐに与えられる電圧がＬレベルのときには、電源電圧ＶＤＤレベルとなる。したがって、不純物領域ＰｓおよびＰｄと基板領域（バックゲート）Ｐｇの間のＰＮ接合が順方向バイアスされた場合、これらの不純物領域ＰｓおよびＰｄから基板領域（バックゲート）Ｐｇに電流が流れ、消費電流が増大し、また誤動作の原因となる。したがって、バック都電圧ＶＰ２は、基板領域Ｐｇと不純物領域ＰｓおよびＰｄとの間の、ＰＮ接合により形成されるビルトイン電圧Ｖｐｎ以下の電圧レベルに設定する必要がある。したがって、次式が成立する。
【００３５】
０＜ＶＤＤ−ＶＰ２＜Ｖｐｎ
ＶＤＤ−Ｖｐｎ＜ＶＰ２＜ＶＤＤ
図２（Ｂ）は、図１に示すｎチャネルＭＯＳトランジスタＮＭ（Ｎ１，Ｎ２）の断面構造を概略的に示す図である。図２（Ｂ）において、ｎチャネルＭＯＳトランジスタＮＭは、Ｐ型基板領域（バックゲート）Ｎｇ表面上に、互いに間をおいて形成される高濃度Ｎ型不純物領域ＮｓおよびＮｄと、これらの不純物領域ＮｓおよびＮｄの間の基板領域Ｎｇ表面上に図示しないゲート絶縁膜を介して形成されるゲート電極層Ｎｃを含む。不純物領域ＮｓがソースノードＳｎに電気的に接続され、不純物領域ＮｄがドレインノードＤｎに電気的に接続され、ゲート電極層Ｎｃがゲート電極ノードＧｎに電気的に接続される。
【００３６】
不純物領域Ｎｓは、接地電圧ＧＮＤを受ける。不純物領域Ｎｄは、接地電圧ＧＮＤと電源電圧ＶＤＤの間で変化する。基板領域（バックゲート）Ｎｇには、図１に示す選択回路５からのバックゲート電圧ＶＧＮが与えられる。
【００３７】
このバックゲート電圧ＶＧＮが、正の電圧ＶＮ２の場合を考える。この状態においても、基板領域Ｎｇと不純物領域ＮｓおよびＮｄの間のＰＮ接合が、順方向にバイアスされると、基板領域（バックゲート）Ｎｇから不純物領域ＮｓおよびＮｄに電流が流れて消費電流が増加するとともに、誤動作が生じる。したがって、この場合においても、この基板領域（バックゲート）Ｎｇと不純物領域ＮｓおよびＮｄの間のＰＮ接合は非導通状態に保持する必要がある。したがって、この正の電圧ＶＮ２は、次式を満足する。
【００３８】
ＧＮＤ＋Ｖｐｎ＞ＶＮ２
すなわち、この正の電圧ＶＮ２は、基板領域Ｎｇと不純物領域ＮｓおよびＮｄの間のＰＮ接合において生じる拡散ポテンシャルすなわちビルトイン電圧Ｖｐｎよりも低い電圧レベルに設定される。次に、この図１に示す半導体集積回路装置の動作について説明する。
【００３９】
この半導体集積回路装置が高速動作を行なう場合、モード検出回路１０は、高速動作モードを指定する選択信号ＳＥＬｐおよびＳＥＬｎを生成する。選択回路３は、この高速動作モードを指示する選択信号ＳＥＬｐに従って、入力ノード３ｃに与えられた電圧発生回路２ｂからの電圧ＶＰ２を選択して、内部回路１のｐチャネルＭＯＳトランジスタＰ１、Ｐ２、…のバックゲートへこの選択した電圧ＶＰ２をバックゲート電圧ＶＧＰとして与える。同様に、選択回路５も、モード検出回路１０からの選択信号ＳＥＬｎに従って、入力ノード５ｃに与えられた電圧発生回路４ｂからの電圧ＶＮ２を選択して、内部回路１に含まれるｎチャネルＭＯＳトランジスタＮ１、Ｎ２…に対するバックゲート電圧ＶＧＮを発生する。
【００４０】
この状態において、図３（Ａ）に示すように、内部回路１におけるｐチャネルＭＯＳトランジスタＰＭ（Ｐ１、Ｐ２、…）は、バックゲート電圧ＶＧＰが電源電圧ＶＤＤよりも低い電圧ＶＰ２であり、またｎチャネルＭＯＳトランジスタＮＭ（Ｎ１，Ｎ２…）は、バックゲート電圧ＶＧＮが、接地電圧ＧＮＤよりも高い電圧ＶＮ２である。この状態において、ｐチャネルＭＯＳトランジスタＰＭおよびｎチャネルＭＯＳトランジスタＮＭのしきい値電圧Ｖｔｈの絶対値は小さくなり、高速でオン／オフ状態へ移行するとともに、チャネル直下に形成される空乏層が広がり、電荷が流れる経路が大きくなり、駆動電流量が大きくなる。これにより、内部回路１に含まれるｐチャネルＭＯＳトランジスタＰＭ（Ｐ１，Ｐ２…）およびｎチャネルＭＯＳトランジスタＮＭ（Ｎ１，Ｎ２…）が高速でスイッチング動作を行ない、高速動作を実現する。この高速スイッチング動作時においては、ＭＯＳトランジスタＰＭおよびＮＭのオフ状態の期間は短いため、この期間におけるサブスレッショルド電流は、スイッチング時に流れる動作電流に比べて極めて小さくほぼ無視することができる。
【００４１】
この半導体集積回路装置が中速度で動作する場合、モード検出回路１０がこの中速動作モードを検出し、この中速動作モードに応じた選択信号ＳＥＬｐおよびＳＥＬｎを出力する。選択回路３が、入力ノード３ｂに与えられた電源電圧ＶＤＤを選択してｐチャネルＭＯＳトランジスタＰ１、Ｐ２に対するバックゲート電圧ＶＧＰとして出力し、また選択回路５が、その入力ノード５ｂに与えられた接地電圧ＧＮＤを、ｎチャネルＭＯＳトランジスタＮ１、Ｎ２、…に対するバックゲート電圧ＶＧＮとして出力する。この状態において、図３（Ｂ）に示すように、ｐチャネルＭＯＳトランジスタＰＭのバックゲートに電源電圧ＶＤＤが印加され、ｎチャネルＭＯＳトランジスタＮＭのバックゲートに接地電圧ＧＮＤが印加される。したがって、これらのＭＯＳトランジスタＰＭおよびＮＭのしきい値電圧Ｖｔｈの絶対値は、高速モード時のそれよりも大きくなる。したがって、図１に示す内部回路の構成要素であるＭＯＳトランジスタＰＭおよびＮＭの、オン／オフタイミングが高速動作時よりも少し遅くなり、また駆動電流量も少し小さくなる。これにより、内部回路１に含まれるインバータＩＶａおよびＩＶｂが、中速程度で動作する。
【００４２】
この中速動作モードにおいても、スイッチング動作完了後、ＭＯＳトランジスタＰＭおよびＮＭがオフ状態となると、サブスレッショルドリーク電流が生じる。しかしながら、この場合においても、ＭＯＳトランジスタＰＭおよびＮＭのスイッチング動作時に流れる動作電流が、サブスレッショルドリーク電流に比べて十分大きくまた高速モード時よりも小さく、このサブスレッショルドリーク電流の影響を無視することができる。
【００４３】
次に、この半導体集積回路装置が低速モードで動作する場合、モード検出回路１０は、低速モードが指定されると、この低速動作モードを示す（に応じた）選択信号ＳＥＬｐおよびＳＥＬｎを出力する。選択回路３が、この選択信号ＳＥＬｐに従って、電圧発生回路２ａから入力ノード３ａに与えられた電圧ＶＰ１を選択してｐチャネルＭＯＳトランジスタのためのバックゲート電圧ＶＧＰとして出力し、また選択回路５が、その入力ノード５ａに与えられた電圧発生回路４ａからの電圧ＶＮ１を選択して、ｎチャネルＭＯＳトランジスタのためのバックゲート電圧ＶＧＮとして出力する。
【００４４】
この場合、図３（Ｃ）に示すように、ＭＯＳトランジスタＰＭおよびＮＭのバックゲートには、それぞれ電圧ＶＰ１およびＶＮ１が印加され、これらのＭＯＳトランジスタＰおよびＮのバックゲートバイアスが、図３（Ｂ）に示す電源電圧ＶＤＤおよび接地電圧ＧＮＤの印加時よりも深くなる。この状態においては、ＭＯＳトランジスタＰＭおよびＮＭのオン／オフタイミングが遅くなり、またその空乏層が狭くなり、その駆動電流量も小さくなり、ＭＯＳトランジスタＰＭおよびＮＭのスイッチング速度が遅くなる。したがって、この場合においては、ＭＯＳトランジスタＰＭ（Ｐ１，Ｐ２…）およびＭＯＳトランジスタＮＭ（Ｎ１，Ｎ２…）のスイッチング速度が遅くなり、内部回路１が、低速で動作する。この状態において、しきい値電圧Ｖｔｈの絶対値が大きくなっており、ＭＯＳトランジスタＰＭおよびＮＭのサブスレッショルド電流が制限されている。したがって、低速動作であるものの、リーク電流を低減することができる。ここで、この低速動作モードは、その内部回路１がスタンバイモード時にある状態であってもよい。このスタンバイ状態時においては、入力信号ＩＮ（図１参照）の電圧レベルはＨレベルまたはＬレベルに固定されている。この状態においては、ＭＯＳトランジスタＰＭおよびＮＭのいずれかがオフ状態であり、サブスレッショルドリーク電流が流れる。しかしながら、バックゲートバイアスを最も深くした状態であるため、そのリーク電流は十分に低減することができ、スタンバイサイクル時におけるリーク電流を低減して、低消費電流を実現することができる。
【００４５】
図４（Ａ）は、図１に示す内部回路の１段のインバータにおいて、Ｈレベルの信号が入力されたときの状態を示す図である。図４（Ａ）においては、Ｈレベル（“Ｈ”）の信号が与えられたときの状態を示す。この状態において、出力信号はＬレベル（“Ｌ”）である。このｎチャネルＭＯＳトランジスタＮＭは、出力ノードを接地電圧ＧＮＤレベルのＬレベルに放電した後、そのソースおよびドレインの電圧が等しくなり、オフ状態となる。一方、ｐチャネルＭＯＳトランジスタＰＭは、ソース電圧が電源電圧ＶＤＤレベルであり、ドレイン電圧がＬレベルであり、ゲート電圧がＨレベルである。この状態においては、サブスレッショルドリーク電流Ｉｓｌが流れる。このサブスレッショルドリーク電流Ｉｓｌの大きさは、ｐチャネルＭＯＳトランジスタＰＭのバックゲートに与えられる電圧ＶＧＰの大きさにより決定される。
【００４６】
この図４（Ａ）に示す状態は、ＣＭＯＳインバータがスイッチング動作を行なった後の定常状態を示している。図４（Ｂ）に示すように、入力信号がＬレベルがＨレベルに変化するときおよびＨレベルからＬレベルに変化するとき、大きな充放電電流Ｉｏが流れる。ＭＯＳトランジスタＰＭおよびＮＭの状態が安定すると、サブスレッショルドリーク電流Ｉｓが流れる状態となる。高速動作時においては、この入力信号の変化周期（パルス幅）は十分小さく、サブスレッショルドリーク電流Ｉｓｌの生じる期間は、ＭＯＳトランジスタＰＭおよびＮＭのスイッチング時に流れる電流Ｉｏよりも小さくほぼ無視することができる。中速動作モード時、ＭＯＳトランジスタがオフ状態となる期間が、高速動作モード時よりも長くなり、応じてサブスレッショルドリーク電流が流れる時間が長くなる。しかしながら、中速動作モードにおいても、比較的高速で入力信号が変化するため、そのＭＯＳトランジスタＰＭおよびＮＭのスイッチング動作時に流れる動作電流Ｉｏの平均値（ＤＣ電流）は、サブスレッショルドリーク電流よりも十分大きく、そのサブスレッショルドリーク電流も、動作電流に比べて無視することができる。
【００４７】
低速動作モード時（スタンバイモードを含む）においては、入力信号の変化周期は長く、サブスレッショルドリーク電流が流れる期間が長くなる。しかしながら、この場合において、ＭＯＳトランジスタＰＭおよびＮＭのバックゲート電圧ＶＧＰおよびＶＧＮの電圧レベルが、バイアスが最も深くなる状態に設定されており、これらのＭＯＳトランジスタＰＭおよびＮＭのしきい値電圧の絶対値が大きくなり、サブスレッショルドリーク電流は十分に抑制される。したがって、低速動作時において、サブスレッショルドリーク電流は十分に抑制され、また動作時のピーク電流（電流Ｉｏの最大値）も低減することができる。
【００４８】
図５は、ｎチャネルＭＯＳトランジスタのバックゲート電圧ＶＧＮとしきい値電圧Ｖｔｈの関係を示す図である。図５に示すように、ｎチャネルＭＯＳトランジスタのバックゲート電圧ＶＧＮとしては、動作モードに応じて、そのソース電圧である接地電圧ＧＮＤおよびこのソース電圧ＧＮＤを基準として互いに極性の異なる電圧ＶＮ１およびＶＮ２が用いられる。しきい値電圧Ｖｔｈは、バックゲート電圧ＶＧＮの絶対値の平方根に比例して増加する。したがって、バックゲート電圧ＶＧＮがこの接地電圧ＧＮＤに近い領域においては、しきい値電圧Ｖｔｈは、バックゲート電圧ＶＧＮに従って他の領域に比べて大きく変化する。したがって、この電圧ＶＮ１がバックゲート電圧ＶＧＮとして与えられるときのしきい値電圧Ｖｔｈ１と、接地電圧ＧＮＤがバックゲート電圧ＶＧＮとして与えられるときのしきい値電圧Ｖｔｈ２と、電圧ＶＮ２がバックゲート電圧ＶＧＮとして与えられるときのしきい値電圧Ｖｔｈ３の値を、比較的小さなバックゲートの電圧範囲内において十分に変化させることができ、動作モードに応じて、ｎチャネルＭＯＳトランジスタのスイッチング速度を調整することができる。
【００４９】
このとき、また、基板領域（バックゲート）の不純物濃度を大きくすることなく、しきい値電圧Ｖｔｈを、バックゲート電圧ＶＧＮに従って十分に変化させることができるため、低速動作モード時またはスタンバイモード時において用いられるバックゲート電圧ＶＮ１の絶対値を比較的小さくすることができる。これにより、従来、一般にメモリ装置などにおいて用いられている基板バイアス電圧よりも浅いバックゲートバイアス電圧により、必要とされるしきい値電圧Ｖｔｈ１を実現することができ、ｎチャネルＭＯＳトランジスタのゲート電極と基板の間に、大きな電圧が印加されるのを防止することができ、ｎチャネルＭＯＳトランジスタのゲート絶縁膜の信頼性を確保することができる。
【００５０】
また、このしきい値電圧Ｖｔｈ１が、たとえば０．４Ｖであり、しきい値電圧Ｖｔｈ３がたとえば０．１Ｖのとき、しきい値電圧Ｖｔｈ２として、０．２５Ｖ程度のｎチャネルＭＯＳトランジスタを容易に実現することができる。これにより、ｎチャネルＭＯＳトランジスタのゲート絶縁膜の信頼性を損なうことなく動作速度およびサブスレッショルドリーク電流を十分に制御することのできる半導体集積回路装置を実現することができる。
【００５１】
この図５においては、ｎチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈとバックゲート電圧ＶＧＮの関係が示されている。しかしながら、ｐチャネルＭＯＳトランジスタに対しても、図５の接地電圧ＧＮＤを電源電圧ＶＤＤとして、バックゲート電圧ＶＧＮの符号を反転すれば、バックゲート電圧ＶＧＰに対するしきい値電圧Ｖｔｈの関係を得ることができる。
なお、図１においては、半導体集積回路装置の内部回路１として、２段の縦続接続されるＣＭＯＳインバータを示している。しかしながら、内部回路１は、所望の信号処理を行なう回路であればよく、ＭＯＳトランジスタを構成要素とする限り、この内部回路１は、他のバックゲートで構成されてもよい。
【００５２】
［各部の構成］
図６は、図１に示す電圧ＶＰ２を発生する電圧発生回路２ｂの構成の一例を示す図である。図６において、電圧発生回路２ｂは、電源ノードＶＤＤと内部ノード２ｂｂの間に接続されかつそのゲートが内部ノード２ｂｂに接続されるｐチャネルＭＯＳトランジスタ２ｂａと、内部ノード２ｂｂと接地ノードＧＮＤの間に接続される高抵抗の抵抗素子２ｂｃと、内部ノード２ｂｂ上の電圧Ｖｒｐとノード２ｂｄ上の電圧ＶＰ２を比較する差動増幅器２ｂｅと、この差動増幅器２ｂｅの出力信号に従って電源ノードＶＤＤからノード２ｂｄへ電流を供給するｐチャネルＭＯＳトランジスタ２ｂｆと、電圧Ｖｒｐと電圧ＶＰ２を比較する差動増幅器２ｂｇと、ノード２ｂｄと接地ノードＧＮＤの間に接続され、かつそのゲートに差動増幅器２ｂｇの出力信号を受けるｎチャネルＭＯＳトランジスタ２ｂｈを含む。差動増幅器２ｂｅは負入力に電圧Ｖｒｐを受け、正入力に電圧ＶＰ２を受ける。差動増幅器２ｂｇは、正入力に電圧ＶＰ２を受け、負入力に電圧Ｖｒｐを受ける。
【００５３】
ｐチャネルＭＯＳトランジスタ２ｂａのチャネル抵抗（オン抵抗）は、高抵抗抵抗素子２ｂｃの抵抗値よりも十分小さな値に設定されており、ｐチャネルＭＯＳトランジスタ２ｂａは、ダイオードモードで動作し、そのしきい値電圧Ｖｔｈｐの絶対値の電圧降下を生じさせる。したがって、ノード２ｂｂからの電圧Ｖｒｐは、ＶＤＤ−｜Ｖｔｈｐ｜の電圧レベルとなる。
【００５４】
電圧ＶＰ２が電圧Ｖｒｐよりも高いときには、差動増幅器２ｂｅの出力信号がＨレベルとなり、ｐチャネルＭＯＳトランジスタ２ｂｆがオフ状態となる。一方、差動増幅器２ｂｇの出力信号も同様Ｈレベルとなり、ｎチャネルＭＯＳトランジスタ２ｂｈがオン状態となり、このノード２ｂｄから接地ノードＧＮＤへ電流を放電し、電圧ＶＰ２の電圧レベルを低下させる。一方、電圧ＶＰ２が、電圧Ｖｒｐよりも低い場合には、差動増幅器２ｂｅの出力信号がＬレベルとなり、ｐチャネルＭＯＳトランジスタ２ｂｆか導通状態となり、電源ノードＶＤＤからノード２ｂｄへ電流を供給し、電圧ＶＰ２の電圧レベルを上昇させる。このときには、差動増幅器２ｂｇの出力信号がＬレベルであり、ｎチャネルＭＯＳトランジスタ２ｂｈはオフ状態にある。したがって、電圧ＶＰ２は、ほぼ電圧Ｖｒｐの電圧レベルに保持される。
【００５５】
ｐチャネルＭＯＳトランジスタ２ｂａのしきい値電圧Ｖｔｈｐを、チャネル領域へのイオン注入などにより、適当な値に設定することにより、所望の電圧レベルのバックゲート電圧ＶＰ２を生成することができる。また、ＭＯＳトランジスタ２ｂｆおよび２ｂｈを用いることにより、バックゲート電圧切換時において、高速で内部回路１（図１参照）に含まれるｐチャネルＭＯＳトランジスタのバックゲート電圧を切換えることができる。
【００５６】
電圧ＶＮ２を発生する電圧発生回路４ｂも、図６に示す構成と同様の構成を用いて実現することができるが、図７においては、別の構成を示す。
【００５７】
図７は、図１に示す電圧発生回路４ｂの構成の一例を示す図である。図７において、電圧発生回路４ｂは、電源ノードＶＤＤと内部ノード４ｂｂの間に接続される高抵抗の抵抗素子４ｂａと、内部ノード４ｂｂと接地ノードＧＮＤの間に互いに直接に接続されるダイオード接続されたｎチャネルＭＯＳトランジスタ４ｂｃおよび４ｂｄと、電源ノードＶｄｄとノード４ｂｆの間に接続されかつそのゲートに内部ノード４ｂｂからの電圧Ｖｒｎを受けるｎチャネルＭＯＳトランジスタ４ｂｅを含む。
【００５８】
ｎチャネルＭＯＳトランジスタ４ｂｃおよび４ｂｄのそれぞれのチャネル抵抗は、高抵抗抵抗素子４ｂａの抵抗値よりも十分小さくされており、これらのＭＯＳトランジスタ４ｂｃおよび４ｂｄはダイオードモードで動作し、しきい値電圧Ｖｔｈｎの電圧降下を生じさせる。したがって、内部ノード４ｂｂからの電圧Ｖｒｎは、２・Ｖｔｈｎの電圧レベルとなる。ｎチャネルＭＯＳトランジスタ４ｂｅは、そのゲート電圧がドレインに与えられる電源電圧ＶＤＤよりも低いため、ソースフォロアモードで動作し、出力ノード４ｂｆには、そのゲート電圧Ｖｒｎからしきい値電圧Ｖｔｈ低い電圧を伝達する。したがって、電圧ＶＮ２は、Ｖｔｈｎとなる。ここで、ＭＯＳトランジスタ４ｂｃ、４ｂｄおよび４ｂｅのしきい値電圧はすべて等しいと仮定している。したがって、これらのＭＯＳトランジスタ４ｂｃ、４ｂｄおよび４ｂｅのしきい値電圧を、チャネル領域へのイオン注入などにより適当な値に設定することにより、必要な電圧レベルのバックゲート電圧ＶＮ２を発生することができる。特に、ＭＯＳトランジスタ４ｂｅの電流供給力を十分大きくする（ゲート幅Ｗを大きくする）ことにより、高速で、バックゲート電圧切換時においても、内部回路１に含まれるｎチャネルＭＯＳトランジスタのバックゲート電圧を高速で切換えることができる。
【００５９】
また、この図７に示すソースフォロアモードトランジスタを用いて所定の電圧レベルを発生する回路構成は、電圧ＶＰ２を発生する電圧発生回路２ｂに対しても適用することができる。図７の接地ノードと電源ノードとを入換えかつｎチャネルＭＯＳトランジスタをすべてｐチャネルＭＯＳトランジスタにすれば、電圧ＶＰ２を生成することができる。
【００６０】
図８は、図１に示す電圧ＶＮ１を発生する電圧発生回路４ａの構成の一例を示す図である。図８において、電圧発生回路４ａは、クロック信号φを受けるキャパシタ４ａａと、ノード４ａｂと接地ノードＧＮＤの間で接続されかつそのゲートがノード４ａｂに接続されるｎチャネルＭＯＳトランジスタ４ａｃと、ノード４ａｂと出力ノード４ａｆの間に接続されかつそのゲートが出力ノード４ａｆに接続されるｎチャネルＭＯＳトランジスタ４ａｄと、出力ノードａｆの電圧レベルを所定電圧レベルにクランプするクランプ回路４ａｅを含む。図８において、このクランプ回路４ａｅは、出力ノード４ａｆと接地ノードＧＮＤの間に接続されかつそのゲートが接地ノードＧＮＤに接続される１つのｎチャネルＭＯＳトランジスタ４ａｅａを含むように示される。
【００６１】
クロック信号信号φは、電源電圧ＶＤＤと接地電圧ＧＮＤの間のレベルで変化する。このキャパシタ４ａａは、そのチャージポンプ動作により、ノード４ａｂの電圧レベルを変化させる。ＭＯＳトランジスタ４ａｃは、ダイオードモードで動作し、このノード４ａｂの電圧レベルをＶｔｈｎの電圧レベルでクランプする。したがって、ノード４ａｂの電圧は、そのキャパシタ４ａａのチャージポンプ動作により、ＶｔｈｎとＶｔｈｎ−ＶＤＤの間で変化する。
【００６２】
ＭＯＳトランジスタ４ａｄは、出力ノードａｆの電圧が、ノード４ａｂの電圧レベルよりも、そのしきい値電圧Ｖｔｈｎ以上高いときに導通し、出力ノード４ａｆからノード４ａｂへ電荷を供給する。したがって、ノード４ａｂの電圧レベルがＶｔｈ−ＶＤＤの電圧レベルに低下したとき、ＭＯＳトランジスタ４ａｄが導通し、出力ノード４ａｆの電圧レベルを低下させる。最終的に、出力ノード４ａｆは、したがって２・Ｖｔｈｎ−ＶＤＤの電圧レベルに到達する。この出力ノード４ａｆの電圧レベルは、クランプ回路４ａｅにより、−Ｖｔｈｎの電圧レベルにクランプされる。したがって、電圧ＶＮ１は、−Ｖｔｈｎの電圧レベルとなる。これらのＭＯＳトランジスタ４ａｃ、４ａｄおよび４ａｅａのしきい値電圧を適当な値に設定することにより、電圧ＶＮ１を所望の負電圧レベルに設定することができる。
【００６３】
図９は、図１に示す電圧ＶＰ１を発生する電圧発生回路２ａの構成の一例を示す図である。図９において、電圧発生回路２ａは、クロック信号φを受けるキャパシタ２ａａと、電源ノードＶＤＤと内部ノード２ａｂの間に接続されかつそのゲートがノード２ａｂに接続されるｐチャネルＭＯＳトランジスタ２ａｃと、ノード２ａｂと出力ノード２ａｆの間に接続されかつそのゲートが出力ノード２ａｆに接続されるｐチャネルＭＯＳトランジスタ２ａｄと、出力ノード２ａｆの電圧レベルを所定電圧レベルにクランプするクランプ回路２ａｅを含む。図９において、このクランプ回路２ａｅは、電源ノードＶＤＤと出力ノード２ａｆの間に接続されかつそのゲートが電源ノードＶＤＤに接続される１つのｐチャネルＭＯＳトランジスタ２ａｅａを含むように示される。このクランプ回路２ａｅは、したがって、１つのｐチャネルＭＯＳトランジスタ２ａｅａを含むとき、出力ノード２ａｆを、ＶＤＤ＋｜Ｖｔｈｐ｜の電圧レベルにクランプする。
【００６４】
この図９に示す電圧発生回路２ａは、図８に示す電圧発生回路４ａのＭＯＳトランジスタの導電型および接続を切換えているだけである。したがって、この図９に示す電圧発生回路２ａにおいては、内部ノード２ａｂの電圧が、｜Ｖｔｈｐ｜とＶＤＤ＋｜Ｖｔｈｐ｜の電圧レベルの間で印加し、ＭＯＳトランジスタ２ａｄは、内部ノードａｂの電圧レベルが、出力ノード２ａｆの出力レベルより｜２Ｖｔｈｐ｜以上高いときに導通して、出力ノード２ａｆに電荷を供給する。したがって、この電圧発生回路２ａは、出力ノード２ａｆに対し、ＶＤＤ＋２｜Ｖｔｈｐ｜の電圧を伝達することができる。クランプ回路２ａｅがこの出力ノード２ａｆの電圧レベルをＶＤＤ＋｜Ｖｔｈｐ｜の電圧レベルへクランプする。したがって、電圧ＶＰ１は、ＶＤＤ＋｜Ｖｔｈｐ｜の電圧レベルとなる。このクランプ回路２ａｅに含まれるｐチャネルＭＯＳトランジスタ２ａｅａのしきい値電圧を適当な値に設定することにより、この電圧ＶＰ１の電圧レベルを所望の電圧レベルに設定することができる。
【００６５】
図１０は、図１に示す選択回路３の構成の一例を示す図である。図１０において、選択回路３は、モード検出回路からの選択信号ＺＳＥＬｐ１に応答して選択的に導通し、入力ノード３ａに与えられた電圧ＶＰ１を出力ノード３ｄに伝達するトランスファゲート３ｅと、モード検出回路からの選択信号ＺＳＥＬｐ２に応答して選択的に導通し、入力ノード３ｂに与えられる電源電圧ＶＤＤを出力ノード３ｄに伝達するトランスファゲート３ｆと、モード検出回路からの選択信号ＺＳＥＬｐ３に応答して選択的に導通して、入力ノード３ｃに与えられた電圧ＶＰ２を出力ノード３ｄに伝達するトランスファゲート３ｇを含む。図１０において、トランスファゲートゲート３ｅ、３ｆおよび３ｇの各々は、ｐチャネルＭＯＳトランジスタで構成される場合が一例として示される。選択信号ＺＳＥＬｐ１は、接地電圧ＧＮＤと高電圧ＶＰＰの間で変化する。高電圧ＶＰＰは、電圧ＶＰ１の電圧レベル以上の電圧である。選択信号ＺＳＥＬｐ２およびＺＳＥＬｐ３は、接地電圧ＧＮＤと電源電位ＶＤＤの間で変化する。これらの選択信号ＺＳＥＬＰ１、ＺＳＥＬＰ２およびＺＳＥＬＰ３は、活性状態のときに接地電圧ＧＮＤレベルとなる。選択信号ＧＳＥＬｐ１の非活性状態の高電圧ＶＰＰは、通常のレベル変換回路を用いて容易に実現することができる。高電圧ＶＰＰは、たとえば図９に示す電圧発生回路の出力電圧ＶＰ１を高電圧ＶＰＰとして利用することができる。
【００６６】
この図１０に示す選択回路３の構成においては、活性状態の選択信号に対して設けられたトランスファゲートのみが導通状態となり、残りのトランスファゲートは非導通状態となり、選択信号ＺＥＳＬｐ１〜ＺＥＳＬｐ３が指定する電圧が選択されて出力ノード３ｄへ伝達される。
【００６７】
図１１は、図１に示す選択回路５の構成の一例を示す図である。図１１におい、選択回路５は、モード検出回路からの選択信号ＳＥＬｎ１に従って、入力ノード５ａに与えられた電圧ＶＮ１を選択して出力ノード５ｄに伝達するトランスファゲート５ｅと、モード検出回路からの選択信号ＳＥＬｎ２に応答して選択的に導通し、入力ノード５ｂに与えられた接地電圧ＧＮＤを出力ノード５ｄに伝達するトランスファゲート５ｆと、モード検出からの選択信号ＳＥＬｎ３に応答して選択的に導通し、入力ノード５ｃに与えられた電圧ＶＮ２を出力ノード５ｄに伝達するトランスファゲート５ｇを含む。図１１において、トランスファゲート５ｅ、５ｆおよび５ｇは、それぞれｎチャネルＭＯＳトランジスタで構成される場合が一例として示される。
【００６８】
選択信号ＳＥＬｎ１は、負電圧ＶＢＢと電源電圧ＶＤＤの間で変化し、選択信号ＳＥＬｎ２およびＳＥＬｎ３は、接地電圧ＧＮＤと電源電圧ＶＤＤの電圧レベルで変化する。この選択信号ＳＥＬｎ１〜ＳＥＬｎ３は、活性化時電源電圧ＶＤＤの電圧レベルに設定され、非活性化時、負電圧または接地電圧レベルに設定される。選択信号ＳＥＬｎ１は、通常の、レベル変換回路を用いその接地電圧ＧＮＤの電圧レベルが負電圧ＶＢＢレベルに変換される。
【００６９】
この図１１に示す選択回路５においても、選択信号ＳＥＬｎ１〜ＳＥＬｎ３に従って、指定された動作モードに対応する電圧が選択されてｎチャネルＭＯＳトランジスタに対するバックゲート電圧ＶＮＧとして出力される。
【００７０】
また、この図１０および図１１に示すトランスファゲート３ｅ〜３ｇおよび５ｅ〜５ｇは、ＣＭＯＳトランスミッションゲートで構成されてもよい。
【００７１】
図１２は、図１に示すモード検出回路１０の構成の一例を示す図である。図１２において、モード検出回路１０はたとえば操作キーの操作により発生される動作モード指示信号を受ける入力ノード１０ａａ、１０ａｂ、…１０ａｃと、この入力ノード１０ａａ〜１０ａｃに与えられた動作モード指示信号をデコードし、選択信号ＳＥＬｐ（ＺＳＥＬｐ１〜ＺＳＥＬｐ３）およびＳＥＬｎ（ＳＥＬｎ１〜ＳＥＬｎ３）を発生するデコーダ１０ｂを含む。この図１２に示すモード検出回路の構成においては、半導体集積回路装置の動作モードを指定する操作キーの操作により、入力ノード１０ａａ〜１０ａｃに対し動作モードを指定する制御信号が与えられる。デコーダ１０ｂは、この入力ノード１０ａａ〜１０ａｃに与えられた制御信号をデコードし、この制御信号が指定する動作モードに応じた電圧を選択するように選択信号ＳＥＬｐおよびＳＥＬｎを発生する。
【００７２】
［モード検出回路の変更例］
図１３は、図１に示すモード検出回路１０の変更例の構成を示す図である。図１３において、モード検出回路１０は、内部回路１の動作制御を行なうとともにその状態を監視するたとえばプロセサで構成される制御回路１０ｃと、制御回路１０ｃからのこの内部回路１の動作モードを指定する動作モード指示信号φＯＰに従って、選択信号ＳＥＬｐおよびＳＥＬｎを発生する選択信号発生回路１０ｄを含む。制御回路１０ｃは、外部から与えられるモード指示信号または処理内容にしたがって自身が内部で発生するモード指示信号に従って内部回路１の動作モードを指定するとともに、この内部回路１の動作を制御し、かつこの内部回路１の動作モードを指定する動作モード指定信号φＯＰを出力する。選択信号発生回路１０ｄは、この動作モード指示信号φＯＰをデコードして、選択信号ＳＥＬｐおよびＳＥＬｎを選択的に活性状態へ駆動する。この選択信号発生回路１０ｄは、図１０および図１１に示す選択信号ＳＥＬｐ１〜ＳＥＬｐ３およびＳＥＬｎ１〜ＳＥＬｎ３それぞれに対応して設けられるレジスタを含み、制御回路１０ｃからの動作モード指示信号φＯＰに従って、実行すべき動作モードに対応する選択信号またはフラグをレジスタ内に受取る構成が用いられてもよい。
【００７３】
なお、電圧発生回路２ａ，２ｂ，４ａおよび４ｂは、非選択時電圧発生動作を停止させるように構成されてもよく、また、これらの電圧は外部から与えられてもよい（電圧発生回路はこの場合、電圧パッドに対応する）。
【００７４】
以上のように、この発明の実施の形態１に従えば、動作モードに応じて、ＭＯＳトランジスタのバックゲートに与えられる電圧レベルを調整しているため、動作速度に合せて、ＭＯＳトランジスタのスイッチング速度を調整するとともに、サブスレッショルドリーク電流を調整することができ、高速動作および低消費電流を実現することができる。
【００７５】
［実施の形態２］
図１４は、この発明の実施の形態２に従う半導体集積回路装置の全体の構成を概略的に示す図である。図１４においては、半導体集積回路装置として、携帯電話システムの構成が示される。図１４において、半導体集積回路装置は、マイクロホン２１を介して与えられる音声信号にたとえばＡＤＰＣＭなどの圧縮処理を施し、かつ受信信号をたとえばＡＤＰＣＭ復号処理を行なって伸長してスピーカ２２へ再生音声信号を出力する音声コーデック２０と、音声コーデック２０から与えられた送信信号を周波数変換してアンテナ２４を介して送信するとともに、アンテナ２４を介して受信した受信信号の所定の周波数領域の信号を抽出して音声コーデック２０へ与える送受信回路２３と、データ通信時、図示しないパーソナルコンピュータのデータ信号の変復調を行なって、音声コーデック２０と図示しないパーソナルコンピュータとの間でのデータ送受信を行なうためのモデム２５と、音声コーデック２０および送受信回路２３の動作を制御するとともに、入力装置２７から与えられる動作モード指示信号に従ってこれらの音声コーデック２０および送受信回路２３の動作モードを制御する制御回路２６と、制御回路２６からの動作モード指示信号（選択信号）に従って、音声コーデック２０に含まれるＭＯＳトランジスタのバックゲート電圧ＶＧＮおよびＶＧＰの電圧レベルを変換する電圧発生回路２８を含む。この電圧発生回路２８からのバックゲート電圧ＶＧＰおよびＶＧＮは、また、送受信回路２３へも与えられる。
【００７６】
送受信回路２３は、デジタル携帯電話システムにおいては、送信信号および受信信号の時分割多重化、周波数変復調（ＱＰＳＫ変復調）、搬送波への重畳および搬送波の除去、ならびにバンドパスフィルタ処理などを行なう。一例として、この送受信回路２３に含まれるＭＯＳトランジスタのバックゲートバイアスの切換えは以下の様に行なわれる。これらの処理は、信号の送受信時においては、同一速度で行なわれるため、この送受信回路２３に含まれるＭＯＳトランジスタは、信号の送受信時においては、高速モードで動作し、バックゲートバイアスが浅くされる。一方送受信が行なわれないスタンバイ状態においては、この送受信回路２３におけるＭＯＳトランジスタのバックゲートバイアスが深くされ、サブスレッショルドリーク電流が低減される。したがって、この場合には、この送受信回路２３は、構成要素のＭＯＳトランジスタのバックゲートバイアスが２つの状態で切換えられる。
【００７７】
一方、音声コーデック２０は、その送受信すべき信号の内容に応じて、処理速度を変更することができるため、電圧発生回路２８からＭＯＳトランジスタのバックゲートへ与えられるバックゲート電圧ＶＧＮおよびＶＧＰは、制御回路２６の制御の下に、各動作モードに応じて切換えられる。
【００７８】
図１５は、図１４に示す入力装置２７の構成の一例を示す図である。図１５において、入力装置２７は、その半導体集積回路装置に対する電源の投入／遮断を指令する電源キー２７ａと、送信番号、送信文字などを入力するテンキー２７ｂと、通信開始、通信終了などの動作モードを指定する操作キー２７ｃを含む。制御回路２６は、この入力装置２７の各キーの押圧により、指定された動作モードを検出し、この動作モードに応じた選択信号を発生して電圧発生回路２８へ与え、また制御回路２６は、送受信回路２３において、動作状態が継続しているか否かをも判定し、その判定結果に従って、電圧発生回路２８から発生されるバックゲート電圧ＶＧＮおよびＶＧＰの電圧レベルを調整する。次に、この図１４に示す半導体集積回路装置の動作を図１６に示すフロー図を参照して説明する。
【００７９】
入力装置２７の操作キー２７ｃを介して通信開始指示が与えられたか否かを制御回路２６が監視する（ステップＳ１）。通信開始が指示されておらず、また電源キー２７ａが押圧されており、電源が投入されている状態においては、制御回路２６は、電圧発生回路２８に対し、バイアスが深い状態となるバックゲート電圧ＶＮ２およびＶＰ２を選択するように指令する（ステップＳ２）。
【００８０】
操作キー２７ｃが操作され、通信開始が指示された場合、まず、制御回路２６は、電圧発生回路２８に対し、中速モードである接地電圧ＧＮＤおよび電源電圧ＶＤＤを選択する指令を与える（ステップＳ３）。音声コーデック２０は、中速モードで動作可能となる。送受信回路２３は、この状態において、まだ深いバイアス状態に設定される。この通信開始の検出は、また受信信号に含まれるリングトーン信号の検出によっても行なわれる。
【００８１】
呼が発生している状態において、中速モードでこの半導体集積回路装置が動作し、発呼側および被呼側両者が、応答状態となるか否かが検出される（ステップＳ４）。この呼確立は、送信時においては、相手側から返送されるリングトーン信号の有無により検出される。受信側の場合には、操作キー２７ｃによるオフフックキーの押圧を検出することにより行なわれる。
【００８２】
次いで、送受信される信号が音声信号であるかたとえばパーソナルコンピュータに対するデータ信号であるかの判定が行なわれる（ステップＳ５）。この送受信すべき信号が音声信号であるかデータ信号であるかの検出は、通信開始後、受けた信号の周波数などの特性を検出することにより行なわれる（ステップＳ５）。
【００８３】
通信信号が、音声信号の場合、音声コーデック２０は、高速で信号処理をする必要があるため、制御回路２６は、電圧発生回路２８に対し、バックゲートを最も浅い状態に設定するため、バックゲート電圧ＶＮ１およびＶＰ１を選択するように電圧発生回路２８に対し指令を与える。一方、通信信号がデータ信号の場合、圧縮伸長処理において、音声に比べてデータの差分値は小さく、高速処理する必要はなく、この電圧発生回路２８からのバックゲート電圧は、中速状態の接地電圧ＧＮＤと電源電圧ＶＤＤに設定される。この状態で通信が実行される（ステップＳ７）。
【００８４】
ついで、制御回路２６は、この通信時において、送受信回路２３を監視し、無音状態が継続しているか否かを判定する（ステップＳ８）。無音状態が一定時間継続していると判定した場合、音声コーデック２０においては、無音状態の信号を、中速で伸長処理を行なうことができるため、電圧発生回路２８に対し、そのバックゲートバイアスを浅くするため、接地電圧ＧＮＤおよびＶＤＤを選択するように制御回路２６が指令を与える（ステップＳ９）。この電源電圧発生回路２８から音声コーデック２０へバックゲート電圧の中速モードへの設定は、無音状態が終了するまで継続される。
【００８５】
ステップＳ１０において、無音状態が完了したと判定されると、通信が継続されているか否かの判定が行なわれる。また、ステップＳ８において、無音状態が存在しないと判定された場合には、同様、ステップＳ１１へ移り、通信の完了か否かの判定が行なわれる。この通信完了の検出は、送信側においては、操作キー２７ｃの操作（オンフックキー操作）により行なわれる。通信が継続している場合には、再びステップＳ７へ戻る。一方、通信が完了すると、ステップＳ２へ移り、電圧発生回路２８から発生される電圧が、バイアス状態の深い電圧ＶＮ２およびＶＰ２が選択される。
【００８６】
この動作モードに応じてバックゲート電圧を切換える場合、たとえばバックゲート電圧の切換えに１０ｍｓ要したとしても、人間の聴感においては、このような時間は極めて短時間であり、バイアス切換え時において、仮にノイズが生じても、何ら問題は生じない。データ信号送信時においては、このモード切換えの処理状態は、ほぼ存在せず、また生じても、中速モードで音声コーデック２０が動作しており、バックゲート電圧の切換えは行なわれないため、何ら問題は生じない。
【００８７】
以上のように、この発明の実施の形態２の携帯電話システムにおいて、各動作モードに応じて、バックゲート電圧の電圧レベルを切換えることにより、処理に応じて最適速度で最適の電流駆動力で動作させることができ、低消費電流で処理性能が改善された携帯電話システムを実現することができる。
【００８８】
［実施の形態３］
図１７は、この発明の実施の形態３に従う半導体集積回路装置の構成の全体を概略的に示す図である。この図１７に示す半導体集積回路装置は、ＰＤＡ（パーソナル・デジタル・アシツタンツ）などの携帯情報端末である。
【００８９】
図１７において、半導体集積回路装置は、動作指示、および情報などを入力しかつ演算処理結果を表示する入力／表示装置３０と、この入力／表示装置３０を介して与えられた指示信号およびデータに従って所定の処理を行なう処理装置３２と、処理装置３２の情報処理時における作業領域および保持すべき情報を記憶するメモリ３４と、処理装置３２の内部制御信号等を受け、この処理装置３２の動作モードを検出し、動作モードに対応する選択信号を発生する動作モード検出回路３６と、この動作モード検出回路３６からの選択信号に従って、処理装置３２に含まれるＭＯＳトランジスタのバックゲート電圧ＶＧＮおよびＶＧＰの電圧レベルを変更する電圧発生回路３８を含む。
【００９０】
入力／表示装置３０は、アイコンなどによる動作モードを選択するためのメニューの表示および手書き文字の入力などの入力インタフェースを有し、また操作処理結果を表示する表示画面を有する。処理装置３２は、この入力／表示装置３０から与えられた動作モード指示および処理情報に従ってメモリ３４を利用して、処理を行ない、その処理結果を入力／表示装置３０の表示画面上に表示する。動作モード検出回路３６は、この処理装置３２の動作モードのモード指示信号に従って実行される動作モードを検出する。この場合、動作モード検出回路３６は、たとえば、処理装置３２が、入力／表示装置３０に対し、情報の入力を要求している場合、その信号を用いて、入力情報を受ける動作モード状態にあることを検出し、必要な情報が入力された場合には、処理装置３２が、演算処理を行なうため、このとき処理装置３２は、入力される表示装置３０に対し、演算処理中であることを示す信号を出力するため、この信号を用いて、動作モード検出回路３６は、演算処理動作モード中であることを検出する。
【００９１】
また、動作モード検出回路３６は、入力／表示装置３０に対し、処理装置３２が演算結果データを表示する場合、処理装置３２から入力／表示装置３０に対し、情報の表示を出力することを示す信号が出力されるため、動作モード検出回路３６は、この信号を検出して、表示モードであることを検出する。電圧発生回路３８は、この動作モード検出回路３６からこの処理装置３２の動作モードに従って発生される選択信号に従ってその発生するバックゲート電圧ＶＧＮおよびＶＧＰを切換える。
【００９２】
図１８は、この電圧発生回路３８が発生するバックゲート電圧ＶＧＰおよびＶＧＮの電圧レベルを示す図である。図１８に示すように、動作モード検出回路３６は、４つの動作モードに応じて選択信号を発生する。この４つの動作モードは、処理装置３２が、演算処理を行なうモード（高速モード）、処理装置３２が、演算処理結果を入力／表示装置３０に表示する表示モード（中速モード）、処理装置３２に対し入力／表示装置３０から、動作モードおよび処理情報などの入力が行なわれる入力モード（ヒューマンインタフェースモード：低速モード）、および入力／表示装置３０から何ら情報の入力が行なわれない無入力モード（スタンバイモード）である。このスタンバイモードについては、入力／表示装置３０から、所定時間以上何ら情報が入力されない場合においても、処理装置３２が、スタンバイモードに入り、低消費電力モードとなる。
【００９３】
演算処理モードにおいては、電圧発生回路３８は、最もバックゲートバイアスが浅くなる電圧ＶＮ１およびＶＰ１を選択して処理装置３２のＭＯＳトランジスタのバックゲートへ与える。表示を行なう中速モードにおいては、高速動作性は必要とされないため（人間の目の感度から）、その処理装置３２は中速モードで動作し、バックゲート電圧は接地電圧ＧＮＤと電源電圧ＶＤＤに設定される。入力モード（ヒューマンインタフェースモード）においては、操作者が、入力／表示装置３０を介して情報の入力を行ない、このときたとえば手書き文字の入力などが行なわれるため、高速処理が必要とされず、単に、処理装置３２は、この入力／表示装置３０から操作者により入力される方法を、一旦メモリ３４に格納する動作を行なうだけであり、低速動作で十分であり、そのバックゲートバイアスは深くされ、電圧ＶＮ２およびＶＰ２が選択されて電圧発生回路３８から発生される。
【００９４】
スタンバイモード時においては、処理装置３２は何ら処理を行なわず、ＭＯＳトランジスタはスイッチング動作を行なわないため、低消費電力のために、そのバックゲート電圧は最も深くされ、電圧ＶＮ３およびＶＰ３が選択される。この図１８に示すように、各動作モードに応じて、バックゲート電圧レベルを調整することにより、処理性能を損なうことなく低消費電流を実現することができる。
【００９５】
今、この図１７に示す半導体集積回路装置において、メモリ３４、情報を保持するデータ保持モードが指定されたとき、電池を電源としてデータの保持が行なわれるが、この場合、低消費電流により、電池寿命を長くする必要があり、スタンバイモードが設定されて、バックゲートバイアスとして、電圧ＶＮ３およびＶＰ３が選択されてメモリ３４周辺回路へ与えられる。データ保持モードが指定されないときには、電源が完全に遮断され、メモリ３４のＲＡＭ（ランダム・アクセス・メモリ）などの揮発性メモリ情報は消去される。必要情報を不揮発的に記憶する不揮発性メモリがメモリ３４として用いられている場合には、このデータ保持モードは行なう必要はない。
【００９６】
以上のように、この発明の実施の形態３に従えば、携帯情報端末においても、演算処理モード、表示モード、ヒューマンインタフェースモードおよびスタンバイモードに応じて、この処理装置３２のＭＯＳトランジスタのバックゲートへ与えられる電圧レベルを調整しているため、処理性能を損なうことなくサブスレッショルドリーク電流による不要な消費電流を低減することができる。
【００９７】
【発明の効果】
以上のように、この発明に従えば、複数の動作モードを有する半導体集積回路装置において、ＭＯＳトランジスタのソース電圧を基準として、互いに極性の異なる電圧を発生する電圧発生回路を設け、動作モードに応じてこれらの複数の電圧の１つを選択して、ＭＯＳトランジスタのバックゲートへ与えるように構成しているため、ＭＯＳトランジスタのコントロールゲートとバックゲートの間に必要以上に大きな電圧が印加されることがなく、ＭＯＳトランジスタの信頼性を損なうことなく、また動作モードに応じたスイッチング速度および電流駆動量を有するＭＯＳトランジスタを容易に実現することができる。また、バックゲート電圧として、接地電圧ＧＮＤおよび電源電圧ＶＤＤを動作モードに応じて選択するように構成しているため、このソースおよびバックゲートが同一電圧のときの動作性能を基準として各バックゲート電圧レベルを設定することができ、設計が容易となる。
【００９８】
また、半導体集積回路装置の動作モードがスタンバイモード、音声通信モードおよびデジタル通信モードを含む場合、音声通信モード、ＭＯＳトランジスタを最も浅いバイアス状態におくバックゲート電圧を選択し、データ通信モードにおいては、中間のバックゲートバイアス状態におく電圧を選択しかつスタンバイモード時には、最も深いバイアス状態におくバックゲート電圧を選択することにより、携帯電話システムのような、電池を電源として動作する半導体集積回路装置において、サブスレッショルドリーク電流のような不必要な消費電流を生じさせることなく最適な動作速度でＭＯＳトランジスタを動作させることができる。中速動作時に、このＭＯＳトランジスタの必要以上の高速スイッチング動作による電源電圧の変動などの誤動作を防止することができ、処理性能を劣化させることなく正確に処理動作を行なうことが可能となる。
【００９９】
また、複数の動作モードが、演算処理モード、演算処理結果を表示画面に表示する表示モード、およびユーザが処理データおよび動作モードを指定する信号を入力するインタフェースモードを有するとき、各動作モードに応じて、このＭＯＳトランジスタのバックゲート電圧レベルを調整することにより、各動作モードに応じて、最適動作速度でＭＯＳトランジスタを動作させることができるとともに、サブスレッショルドリーク電流による不要な電流消費を低減することができる。また、複数のバイアス電圧のうち、ＭＯＳトランジスタのソース電圧と同じ電圧レベルの電圧を利用することにより、バックゲート電圧を発生する回路は、ＭＯＳトランジスタのソース電圧発生部と共用することができ、回路占有面積を低減できる。また、ソース電圧は、通常一定電圧であり、このソース電圧とバックゲート電圧が同じ場合のバックゲート効果が存在しない場合のＭＯＳトランジスタを基準として、ＭＯＳトランジスタを作成し、動作モードに応じてそのしきい値電圧が最適値となるように、バックゲート電圧を容易に決定することができ、必要とされる動作性能を有するＭＯＳトランジスタを容易に実現することができる。
【０１００】
また、ＣＭＯＳトランジスタのｐおよびｎＭＯＳトランジスタ両者のバックゲート電圧をともに調整することにより、入力信号のレベル変換などが生じることなくまた信号の立上がりおよび立下がり時間も同様に変化するため、ＣＭＯＳトランジスタのｐおよびｎＭＯＳトランジスタの動作性能をともに調整して、動作速度に合せて正確な動作を低消費電力で実現することができる。
【０１０１】
また、演算処理モード、表示モードおよびヒューマンインタフェースモードを有する動作モードにおいてさらにスタンバイモード時にもバイアス電圧を調整した場合、より柔軟に、動作モードに合せて、消費電流量および動作速度を最適値に設定することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図２】 （Ａ）は、図１に示すｐチャネルＭＯＳトランジスタの概略断面構造およびバックゲート電圧を示し、（Ｂ）は、図１に示すｎチャネルＭＯＳトランジスタの概略断面構造およびバックゲート電圧を示す図である。
【図３】 （Ａ）は、図１に示す内部回路の高速動作モード時のバックゲート電圧を示し、（Ｂ）は、中速モード時におけるバックゲート電圧を示し、（Ｃ）は、低速モード時におけるバックゲート電圧の印加態様をそれぞれ示す図である。
【図４】 （Ａ）は、図１に示す内部回路のサブスレッショルドリーク電流が流れる経路を概略的に示す図であり、（Ｂ）は、図１に示す内部回路の消費電流と入力信号の関係を概略的に示す図である。
【図５】 図１に示す電圧発生回路の発生するバックゲート電圧としきい値電圧との関係を概略的に示す図である。
【図６】 図１に示すバックゲート電圧ＶＰ２を発生する回路構成の一例を示す図である。
【図７】 図１に示すバックゲート電圧ＶＮ２を発生する電圧発生回路の構成の一例を図である。
【図８】 図１に示すバックゲート電圧ＶＮ１を発生する電圧発生回路の構成の一例を示す図である。
【図９】 図１に示すバックゲート電圧ＶＰ１を発生する電圧発生回路の構成の一例を示す図である。
【図１０】 図１に示すバックゲート電圧ＶＧＰを発生する選択回路の構成の一例を示す図である。
【図１１】 図１に示すバックゲート電圧ＶＧＮを発生する選択回路の構成の一例を示す図である。
【図１２】 図１に示すモード検出回路の構成を概略的に示す図である。
【図１３】 図１に示すモード検出回路の他の構成を概略的に示す図である。
【図１４】 この発明の実施の形態２に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図１５】 図１４に示す入力装置の構成を概略的に示す図である。
【図１６】 図１４に示す半導体集積回路装置の動作を示すフロー図である。
【図１７】 この発明の実施の形態３に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図１８】 図１７に示す電圧発生回路の発生するバックゲート電圧と動作モードとの対応関係を示す図である。
【図１９】 従来の半導体集積回路装置の構成を示す図である。
【図２０】 図１９に示すバックゲート電圧レベルを示す図である。
【図２１】 通常のＭＯＳトランジスタのサブスレッショルド電流特性を概略的に示す図である。
【図２２】 従来のＭＯＳトランジスタのバックゲート電圧変更時の問題点を説明するための図である。
【符号の説明】
１ 内部回路、２ａ，２ｂ，４ａ，４ｂ 電圧発生回路、３，５ 選択回路、１０ モード検出回路、Ｐ１，Ｐ２，ＰＭ ｐチャネルＭＯＳトランジスタ、Ｎ１，Ｎ２，ＮＭ ｎチャネルＭＯＳトランジスタ、２０ 音声コーデック、２３送受信回路、２５ モデム、２６ 制御回路、２７ 入力装置、２８ 電圧発生回路、３０ 入力／表示装置，３２ 処理装置、３６ 動作モード検出回路、３８ 電圧発生回路。
Claims (5)
- 所定電圧を受けるソースとバックゲートとを有する絶縁ゲート型電界効果トランジスタを構成要素として含み、かつスタンバイモード、音声通信モードおよび通信モードを含む複数の動作モードで動作可能な内部回路、
互いに電圧レベルが異なりかつ前記絶縁ゲート型電界効果トランジスタのソース電圧を基準として互いに極性の異なる電圧および前記ソース電圧と同一電圧レベルの電圧を含む複数のバイアス電圧を発生するバイアス電圧発生手段、
前記内部回路の動作モードを検出し、該検出した動作モードに応じた選択信号を発生する動作モード検出手段、および
前記動作モード検出手段からの選択信号と前記バイアス電圧発生手段からの複数のバイアス電圧とを受け、該受けた選択信号に従って前記複数のバイアス電圧のうちの１つを選択して前記絶縁ゲート型電界効果トランジスタのバックゲートへ印加するバイアス電圧選択手段を備え、
前記バイアス電圧選択手段は、
前記検出動作モードが前記音声通信モードを示すとき前記複数のバイアス電圧のうち前記絶縁ゲート型電界効果トランジスタを第１のバイアス状態におく第１のバイアス電圧を選択し、前記検出動作モードが前記データ通信モードを示すとき、前記絶縁ゲート型電界効果トランジスタを前記第１のバイアス状態よりも深い第２のバイアス状態におく第２のバイアス電圧を選択し、かつさらに、前記検出動作モードが前記スタンバイモードを示すとき前記絶縁ゲート型電界効果トランジスタを前記第２のバイアス状態よりも深い第３のバイアス状態におく第３のバイアス電圧を選択し、前記第１のバイアス電圧と前記第３のバイアス電圧は前記絶縁ゲート型電界効果トランジスタのソース電圧を基準として極性が異なる、半導体集積回路装置。 - 所定電圧を受けるソースとバックゲートとを有する絶縁ゲート型電界効果トランジスタを構成要素として含み、かつ与えられたデータに演算処理を施す演算処理モードと、ユーザがデータを入力する入力インタフェースモードと、演算結果を表示画面に表示する表示モードとを含む複数の動作モードで動作可能な内部回路、
互いに電圧レベルが異なりかつ前記絶縁ゲート型電界効果トランジスタのソース電圧を基準として互いに極性の異なる電圧および前記ソース電圧と同一電圧レベルの電圧を含む複数のバイアス電圧を発生するバイアス電圧発生手段、
前記内部回路の動作モードを検出し、該検出した動作モードに応じた選択信号を発生する動作モード検出手段、および
前記動作モード検出手段からの選択信号と前記バイアス電圧発生手段からの複数のバイアス電圧とを受け、該受けた選択信号に従って前記複数のバイアス電圧のうちの１つを選択して前記絶縁ゲート型電界効果トランジスタのバックゲートへ印加するバイアス電圧選択手段を備え、
前記バイアス電圧選択手段は、
前記検出動作モードが前記演算処理モードを示すとき前記複数のバイアス電圧のうち前記絶縁ゲート型電界効果トランジスタを第１のバイアス状態におく第１のバイアス電圧を選択し、前記検出動作モードが前記表示モードを示すとき、前記絶縁ゲート型電界効果トランジスタを前記第１のバイアス状態よりも深い第２のバイアス状態におく第２のバイアス電圧を選択し、かつさらに、前記検出動作モードが前記インタフェースモードを示すとき前記絶縁ゲート型電界効果トランジスタを前記第２のバイアス状態よりも深い第３のバイアス状態におく第３のバイアス電圧を選択し、前記第１のバイアス電圧と前記第３のバイアス電圧は前記絶縁ゲート型電界効果トランジスタのソース電圧を基準として極性が異なる、半導体集積回路装置。 - 前記第２のバイアス電圧は、前記絶縁ゲート型電界効果トランジスタのソース電圧と同じ電圧レベルである、請求項１または２記載の半導体集積回路装置。
- 前記絶縁ゲート型電界効果トランジスタは、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを有するＣＭＯＳトランジスタを備え、前記バイアス電圧発生手段および前記バイアス電圧選択手段は、前記ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタそれぞれに対して設けられるバイアス電圧発生回路およびバイアス電圧選択回路の組を含む、請求項１ないし３のいずれかに記載の半導体集積回路装置。
- 前記複数の動作モードは、さらにスタンバイモードを含み、前記バイアス電圧選択手段は、前記検出動作モードが前記スタンバイモードのとき、前記第３のバイアス電圧よりもさらに深いバイアス状態を与える第４のバイアス電圧を選択する、請求項２記載の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28038897A JP3814385B2 (ja) | 1997-10-14 | 1997-10-14 | 半導体集積回路装置 |
| US09/084,949 US6097113A (en) | 1997-10-14 | 1998-05-28 | MOS integrated circuit device operating with low power consumption |
| DE19827938A DE19827938C2 (de) | 1997-10-14 | 1998-06-23 | Integrierte Halbleiterschaltungsvorrichtung |
| US09/577,969 US6333571B1 (en) | 1997-10-14 | 2000-05-25 | MOS integrated circuit device operating with low power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28038897A JP3814385B2 (ja) | 1997-10-14 | 1997-10-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11122047A JPH11122047A (ja) | 1999-04-30 |
| JP3814385B2 true JP3814385B2 (ja) | 2006-08-30 |
Family
ID=17624337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28038897A Expired - Fee Related JP3814385B2 (ja) | 1997-10-14 | 1997-10-14 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6097113A (ja) |
| JP (1) | JP3814385B2 (ja) |
| DE (1) | DE19827938C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110349614A (zh) * | 2018-04-04 | 2019-10-18 | 格芯公司 | 具有不同偏置的开关的i/o驱动器电路的校准装置 |
Families Citing this family (144)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3732914B2 (ja) * | 1997-02-28 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6593799B2 (en) | 1997-06-20 | 2003-07-15 | Intel Corporation | Circuit including forward body bias from supply voltage and ground nodes |
| US6300819B1 (en) * | 1997-06-20 | 2001-10-09 | Intel Corporation | Circuit including forward body bias from supply voltage and ground nodes |
| JP4109340B2 (ja) * | 1997-12-26 | 2008-07-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6252452B1 (en) * | 1998-08-25 | 2001-06-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| TW453032B (en) * | 1998-09-09 | 2001-09-01 | Hitachi Ltd | Semiconductor integrated circuit apparatus |
| US6351176B1 (en) * | 1998-09-14 | 2002-02-26 | Texas Instruments Incorporated | Pulsing of body voltage for improved MOS integrated circuit performance |
| US6347379B1 (en) * | 1998-09-25 | 2002-02-12 | Intel Corporation | Reducing power consumption of an electronic device |
| JP2000124787A (ja) * | 1998-10-16 | 2000-04-28 | Sanyo Electric Co Ltd | 半導体装置 |
| US6826730B2 (en) * | 1998-12-15 | 2004-11-30 | Texas Instruments Incorporated | System and method for controlling current in an integrated circuit |
| JP4270336B2 (ja) * | 1999-05-27 | 2009-05-27 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6297686B1 (en) * | 1999-05-28 | 2001-10-02 | Winbond Electronics Corporation | Semiconductor integrated circuit for low-voltage high-speed operation |
| DE19934297C1 (de) | 1999-07-21 | 2000-10-05 | Siemens Ag | Integrierte Halbleiterschaltung mit erhöhter Betriebsspannung für programmierbare Elemente (z.B. zur Konfigurierung) |
| JP2001053599A (ja) * | 1999-08-12 | 2001-02-23 | Nec Corp | 半導体集積回路 |
| KR100323981B1 (ko) * | 1999-09-01 | 2002-02-16 | 윤종용 | 반도체 메모리 장치의 내부전원전압 발생회로 |
| JP3928837B2 (ja) | 1999-09-13 | 2007-06-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6346831B1 (en) * | 1999-09-28 | 2002-02-12 | Intel Corporation | Noise tolerant wide-fanin domino circuits |
| JP2001156619A (ja) * | 1999-11-25 | 2001-06-08 | Texas Instr Japan Ltd | 半導体回路 |
| US6611918B1 (en) * | 1999-12-21 | 2003-08-26 | Intel Corporation | Method and apparatus for changing bias levels to reduce CMOS leakage of a real time clock when switching to a battery mode of operation |
| KR100421610B1 (ko) * | 2000-03-10 | 2004-03-10 | 주식회사 하이닉스반도체 | 저전압 동적로직의 전력소모 억제회로 |
| JP2001339045A (ja) * | 2000-05-25 | 2001-12-07 | Hitachi Ltd | 半導体集積回路装置 |
| JP3762856B2 (ja) * | 2000-05-30 | 2006-04-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP2002064150A (ja) * | 2000-06-05 | 2002-02-28 | Mitsubishi Electric Corp | 半導体装置 |
| TW501278B (en) * | 2000-06-12 | 2002-09-01 | Intel Corp | Apparatus and circuit having reduced leakage current and method therefor |
| JP2002033451A (ja) * | 2000-07-14 | 2002-01-31 | Fujitsu Ltd | 半導体集積回路 |
| US6525594B2 (en) * | 2000-08-21 | 2003-02-25 | Texas Instruments Incorporated | Eliminating power-down popping in audio power amplifiers |
| US6369641B1 (en) * | 2000-09-22 | 2002-04-09 | Infineon Technologies North America Corp. | Biasing circuits |
| US6744301B1 (en) * | 2000-11-07 | 2004-06-01 | Intel Corporation | System using body-biased sleep transistors to reduce leakage power while minimizing performance penalties and noise |
| US6373281B1 (en) * | 2001-01-22 | 2002-04-16 | International Business Machines Corporation | Tri-state dynamic body charge modulation for sensing devices in SOI RAM applications |
| SE520306C2 (sv) * | 2001-01-31 | 2003-06-24 | Ericsson Telefon Ab L M | Regulator för en halvledarkrets |
| US6483375B1 (en) | 2001-06-28 | 2002-11-19 | Intel Corporation | Low power operation mechanism and method |
| US6518826B2 (en) | 2001-06-28 | 2003-02-11 | Intel Corporation | Method and apparatus for dynamic leakage control |
| JP4647143B2 (ja) * | 2001-07-03 | 2011-03-09 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| JP2003031681A (ja) * | 2001-07-16 | 2003-01-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| US6621325B2 (en) * | 2001-09-18 | 2003-09-16 | Xilinx, Inc. | Structures and methods for selectively applying a well bias to portions of a programmable device |
| JP4090231B2 (ja) * | 2001-11-01 | 2008-05-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP2003168735A (ja) * | 2001-11-30 | 2003-06-13 | Hitachi Ltd | 半導体集積回路装置 |
| US6976181B2 (en) * | 2001-12-20 | 2005-12-13 | Intel Corporation | Method and apparatus for enabling a low power mode for a processor |
| EP1490742B1 (de) * | 2002-04-03 | 2006-11-15 | Infineon Technologies AG | Spannungsregleranordnung |
| JP4401621B2 (ja) * | 2002-05-07 | 2010-01-20 | 株式会社日立製作所 | 半導体集積回路装置 |
| KR100452327B1 (ko) * | 2002-07-08 | 2004-10-12 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 전원 전압 발생회로 |
| US6765430B2 (en) * | 2002-07-22 | 2004-07-20 | Yoshiyuki Ando | Complementary source follower circuit controlled by back bias voltage |
| US6753698B2 (en) * | 2002-08-08 | 2004-06-22 | International Business Machines Corporation | Low power low voltage transistor—transistor logic I/O driver |
| US6753719B2 (en) * | 2002-08-26 | 2004-06-22 | Motorola, Inc. | System and circuit for controlling well biasing and method thereof |
| JP2004152975A (ja) * | 2002-10-30 | 2004-05-27 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| US7120804B2 (en) * | 2002-12-23 | 2006-10-10 | Intel Corporation | Method and apparatus for reducing power consumption through dynamic control of supply voltage and body bias including maintaining a substantially constant operating frequency |
| US7205758B1 (en) | 2004-02-02 | 2007-04-17 | Transmeta Corporation | Systems and methods for adjusting threshold voltage |
| JP4521546B2 (ja) * | 2003-01-24 | 2010-08-11 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP2004235499A (ja) * | 2003-01-31 | 2004-08-19 | Toshiba Corp | 半導体装置 |
| JP4689181B2 (ja) * | 2003-04-04 | 2011-05-25 | 株式会社半導体エネルギー研究所 | 半導体装置、ｃｐｕ、画像処理回路及び電子機器 |
| US6831494B1 (en) * | 2003-05-16 | 2004-12-14 | Transmeta Corporation | Voltage compensated integrated circuits |
| JP4492066B2 (ja) * | 2003-08-27 | 2010-06-30 | セイコーエプソン株式会社 | 電気光学装置およびそれを用いた電子機器 |
| DE10342997A1 (de) * | 2003-09-17 | 2005-04-28 | Infineon Technologies Ag | Elektronischer Schaltkreis, Schaltkreis-Testanordnung und Verfahren zum Ermitteln der Funktionsfähigkeit eines elektronischen Schaltkreises |
| US8350616B1 (en) * | 2003-11-12 | 2013-01-08 | Intellectual Ventures Funding Llc | Variable output charge pump circuit |
| US7649402B1 (en) * | 2003-12-23 | 2010-01-19 | Tien-Min Chen | Feedback-controlled body-bias voltage source |
| US7015741B2 (en) * | 2003-12-23 | 2006-03-21 | Intel Corporation | Adaptive body bias for clock skew compensation |
| US7282975B2 (en) * | 2003-12-31 | 2007-10-16 | Intel Corporation | Apparatus and method to control self-timed and synchronous systems |
| US7859062B1 (en) * | 2004-02-02 | 2010-12-28 | Koniaris Kleanthes G | Systems and methods for integrated circuits comprising multiple body biasing domains |
| US7816742B1 (en) | 2004-09-30 | 2010-10-19 | Koniaris Kleanthes G | Systems and methods for integrated circuits comprising multiple body biasing domains |
| KR100728950B1 (ko) * | 2004-03-11 | 2007-06-15 | 주식회사 하이닉스반도체 | 내부전압 발생장치 |
| US7319357B2 (en) * | 2004-08-24 | 2008-01-15 | Texas Instruments Incorporated | System for controlling switch transistor performance |
| US20060066388A1 (en) * | 2004-09-30 | 2006-03-30 | Intel Corporation | System and method for applying within-die adaptive body bias |
| JP4337709B2 (ja) * | 2004-11-01 | 2009-09-30 | 日本電気株式会社 | 半導体集積回路装置 |
| US7321254B2 (en) * | 2004-12-03 | 2008-01-22 | Lsi Logic Corporation | On-chip automatic process variation, supply voltage variation, and temperature deviation (PVT) compensation method |
| JP2006172264A (ja) * | 2004-12-17 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置および信号処理システム |
| US7453311B1 (en) * | 2004-12-17 | 2008-11-18 | Xilinx, Inc. | Method and apparatus for compensating for process variations |
| KR100610021B1 (ko) * | 2005-01-14 | 2006-08-08 | 삼성전자주식회사 | 반도체 메모리 장치에서의 비트라인 전압 공급회로와 그에따른 비트라인 전압 인가방법 |
| US7236045B2 (en) * | 2005-01-21 | 2007-06-26 | Intel Corporation | Bias generator for body bias |
| US7274247B2 (en) * | 2005-04-04 | 2007-09-25 | Freescale Semiconductor, Inc. | System, method and program product for well-bias set point adjustment |
| JP4620522B2 (ja) * | 2005-05-11 | 2011-01-26 | 旭化成エレクトロニクス株式会社 | 半導体回路 |
| JP4764086B2 (ja) * | 2005-07-27 | 2011-08-31 | パナソニック株式会社 | 半導体集積回路装置 |
| US7276957B2 (en) * | 2005-09-30 | 2007-10-02 | Agere Systems Inc. | Floating well circuit having enhanced latch-up performance |
| US7366036B2 (en) * | 2006-01-13 | 2008-04-29 | International Business Machines Corporation | Memory device with control circuit for regulating power supply voltage |
| US7348793B2 (en) * | 2006-01-19 | 2008-03-25 | International Business Machines Corporation | Method and apparatus for detection and prevention of bulk CMOS latchup |
| JP5002967B2 (ja) * | 2006-01-24 | 2012-08-15 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP2007201236A (ja) * | 2006-01-27 | 2007-08-09 | Renesas Technology Corp | 半導体集積回路 |
| JP4829650B2 (ja) * | 2006-03-15 | 2011-12-07 | 新日本無線株式会社 | 差動増幅回路 |
| JP4976723B2 (ja) * | 2006-03-31 | 2012-07-18 | ラピスセミコンダクタ株式会社 | デコーダ回路 |
| FR2902928B1 (fr) * | 2006-06-23 | 2008-10-24 | St Microelectronics Sa | Procede de controle d'un courant de sortie delivre par un transistor et circuit integre correspondant |
| JP2008021038A (ja) * | 2006-07-11 | 2008-01-31 | Fujitsu Ltd | コモンクロック方式におけるクロック信号制御方法、及び集積回路装置 |
| JP4237221B2 (ja) * | 2006-11-20 | 2009-03-11 | エルピーダメモリ株式会社 | 半導体装置 |
| JP4996215B2 (ja) * | 2006-11-28 | 2012-08-08 | ルネサスエレクトロニクス株式会社 | 半導体装置のテスト方法 |
| US7671663B2 (en) * | 2006-12-12 | 2010-03-02 | Texas Instruments Incorporated | Tunable voltage controller for a sub-circuit and method of operating the same |
| US8081011B2 (en) * | 2007-02-06 | 2011-12-20 | Agere Systems | Method and apparatus for regulating a power supply of an integrated circuit |
| US7791368B2 (en) * | 2007-02-06 | 2010-09-07 | Agere Systems Inc. | Method and apparatus for regulating a power supply of an integrated circuit |
| WO2008114379A1 (ja) * | 2007-03-19 | 2008-09-25 | Fujitsu Limited | インバータ回路および平衡入力型インバータ回路 |
| CN101641777B (zh) * | 2007-03-29 | 2012-05-23 | 富士通株式会社 | 半导体装置及偏压产生电路 |
| JP2009069921A (ja) * | 2007-09-11 | 2009-04-02 | Hitachi Ltd | マルチプロセッサシステム |
| US20090160531A1 (en) * | 2007-12-20 | 2009-06-25 | Ati Technologies Ulc | Multi-threshold voltage-biased circuits |
| JP5301299B2 (ja) * | 2008-01-31 | 2013-09-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US20090201075A1 (en) * | 2008-02-12 | 2009-08-13 | Yannis Tsividis | Method and Apparatus for MOSFET Drain-Source Leakage Reduction |
| US8207784B2 (en) * | 2008-02-12 | 2012-06-26 | Semi Solutions, Llc | Method and apparatus for MOSFET drain-source leakage reduction |
| CN101552602B (zh) * | 2008-04-03 | 2014-03-19 | 松下电器产业株式会社 | 半导体集成电路装置 |
| US7816974B2 (en) * | 2008-04-04 | 2010-10-19 | Panasonic Corporation | Semiconductor integrated circuit device |
| CN102545878B (zh) * | 2008-04-17 | 2015-07-08 | 瑞昱半导体股份有限公司 | 半导体芯片 |
| US7952423B2 (en) * | 2008-09-30 | 2011-05-31 | Altera Corporation | Process/design methodology to enable high performance logic and analog circuits using a single process |
| US7812662B2 (en) * | 2008-10-07 | 2010-10-12 | Via Technologies, Inc. | System and method for adjusting supply voltage levels to reduce sub-threshold leakage |
| US20100102872A1 (en) * | 2008-10-29 | 2010-04-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dynamic Substrate Bias for PMOS Transistors to Alleviate NBTI Degradation |
| KR101034612B1 (ko) | 2008-11-05 | 2011-05-12 | 주식회사 하이닉스반도체 | 반도체장치 및 이의 전원 노이즈 테스트방법 |
| US8987868B1 (en) | 2009-02-24 | 2015-03-24 | Xilinx, Inc. | Method and apparatus for programmable heterogeneous integration of stacked semiconductor die |
| JP5338387B2 (ja) * | 2009-03-05 | 2013-11-13 | ミツミ電機株式会社 | 電源切換え装置 |
| JP4791581B2 (ja) * | 2009-08-01 | 2011-10-12 | 株式会社半導体理工学研究センター | サブスレッショルドディジタルｃｍｏｓ回路のための電源電圧制御回路及び制御方法 |
| US7893712B1 (en) | 2009-09-10 | 2011-02-22 | Xilinx, Inc. | Integrated circuit with a selectable interconnect circuit for low power or high performance operation |
| JP2011147038A (ja) * | 2010-01-15 | 2011-07-28 | Elpida Memory Inc | 半導体装置及びこれを備えるデータ処理システム |
| US8890370B2 (en) * | 2010-02-08 | 2014-11-18 | Peter W. J. Jones | Systems and methods for an intelligent energy-saving power supply |
| US9570974B2 (en) | 2010-02-12 | 2017-02-14 | Infineon Technologies Ag | High-frequency switching circuit |
| US9015023B2 (en) | 2010-05-05 | 2015-04-21 | Xilinx, Inc. | Device specific configuration of operating voltage |
| US8531056B2 (en) * | 2010-05-13 | 2013-09-10 | Texas Instruments Incorporated | Low dropout regulator with multiplexed power supplies |
| WO2011155295A1 (en) * | 2010-06-10 | 2011-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Dc/dc converter, power supply circuit, and semiconductor device |
| US20100321094A1 (en) * | 2010-08-29 | 2010-12-23 | Hao Luo | Method and circuit implementation for reducing the parameter fluctuations in integrated circuits |
| FR2976723A1 (fr) * | 2011-06-20 | 2012-12-21 | St Microelectronics Sa | Procede d'alimentation et de polarisation de caissons d'un systeme integre sur puce |
| US9013228B2 (en) | 2011-06-20 | 2015-04-21 | Stmicroelectronics Sa | Method for providing a system on chip with power and body bias voltages |
| DE102013022449B3 (de) * | 2012-05-11 | 2019-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Halbleitervorrichtung und elektronisches Gerät |
| KR102095856B1 (ko) * | 2013-04-15 | 2020-04-01 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 바디 바이어스 방법 |
| US9000490B2 (en) | 2013-04-19 | 2015-04-07 | Xilinx, Inc. | Semiconductor package having IC dice and voltage tuners |
| KR20140126146A (ko) * | 2013-04-22 | 2014-10-30 | 삼성전자주식회사 | 음 바이어스 온도 불안정 보상 회로를 구비하는 반도체 장치 및 그에 따른 보상 방법 |
| US9966040B2 (en) * | 2013-04-25 | 2018-05-08 | Sharp Kabushiki Kaisha | Display device and driving method thereof |
| JP6406926B2 (ja) | 2013-09-04 | 2018-10-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9110484B2 (en) * | 2013-09-24 | 2015-08-18 | Freescale Semiconductor, Inc. | Temperature dependent biasing for leakage power reduction |
| US9088280B2 (en) * | 2013-10-30 | 2015-07-21 | Freescale Semiconductor, Inc. | Body bias control circuit |
| US9264040B2 (en) * | 2013-12-19 | 2016-02-16 | Freescale Semiconductor, Inc. | Low leakage CMOS cell with low voltage swing |
| KR102144871B1 (ko) * | 2013-12-30 | 2020-08-14 | 에스케이하이닉스 주식회사 | 백 바이어스를 제어하는 반도체 장치 |
| DK201470355A1 (en) * | 2014-06-13 | 2016-01-11 | Gn Resound As | Interface circuit for a hearing aid and method |
| US9557755B2 (en) * | 2014-06-13 | 2017-01-31 | Gn Resound A/S | Interface circuit for a hearing aid and method |
| GB201417564D0 (en) * | 2014-10-03 | 2014-11-19 | E2V Tech Uk Ltd | Switching arrangement |
| US9659933B2 (en) * | 2015-04-27 | 2017-05-23 | Stmicroelectronics International N.V. | Body bias multiplexer for stress-free transmission of positive and negative supplies |
| US10032921B2 (en) * | 2015-07-31 | 2018-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display module, and electronic device |
| DK3187960T3 (da) * | 2015-12-29 | 2019-06-24 | Gn Hearing As | Dynamisk forspænding i spærreretning i en FD-SOI process for optimering af PSU-forholdet |
| US10250247B2 (en) * | 2016-02-10 | 2019-04-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic component, and electronic device |
| US9792994B1 (en) * | 2016-09-28 | 2017-10-17 | Sandisk Technologies Llc | Bulk modulation scheme to reduce I/O pin capacitance |
| US10469076B2 (en) * | 2016-11-22 | 2019-11-05 | The Curators Of The University Of Missouri | Power gating circuit utilizing double-gate fully depleted silicon-on-insulator transistor |
| EP3343769B1 (en) * | 2016-12-27 | 2019-02-06 | GN Hearing A/S | Integrated circuit comprising adjustable back biasing of one or more logic circuit regions |
| JP6538902B2 (ja) * | 2018-02-14 | 2019-07-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10355694B1 (en) | 2018-04-24 | 2019-07-16 | Stmicroelectronics International N.V. | Level shifting circuit with conditional body biasing of transistors |
| CN110365323A (zh) * | 2019-08-28 | 2019-10-22 | 上海爻火微电子有限公司 | TypeC接口的单刀双掷开关电路、模拟开关芯片与电子设备 |
| US11705903B2 (en) * | 2020-11-16 | 2023-07-18 | Rambus Inc. | Back-gate biasing of clock trees using a reference generator |
| EP4033312A4 (en) | 2020-11-25 | 2022-10-12 | Changxin Memory Technologies, Inc. | CONTROL CIRCUIT AND DELAY CIRCUIT |
| EP4033661B1 (en) | 2020-11-25 | 2024-01-24 | Changxin Memory Technologies, Inc. | Control circuit and delay circuit |
| US11681313B2 (en) | 2020-11-25 | 2023-06-20 | Changxin Memory Technologies, Inc. | Voltage generating circuit, inverter, delay circuit, and logic gate circuit |
| EP4033664B1 (en) * | 2020-11-25 | 2024-01-10 | Changxin Memory Technologies, Inc. | Potential generation circuit, inverter, delay circuit, and logic gate circuit |
| EP4160919A1 (en) * | 2021-09-30 | 2023-04-05 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Back bias generator circuit |
| US20230261656A1 (en) * | 2022-02-16 | 2023-08-17 | Sandeep Kumar Gupta | Mixed Signal Device with a Plurality of Digital Cells |
| CN117767918A (zh) * | 2022-09-19 | 2024-03-26 | 长鑫存储技术有限公司 | 触发器电路和电子设备 |
| US11979145B1 (en) * | 2022-12-12 | 2024-05-07 | Globalfoundries U.S. Inc. | Back bias control for always-on circuit section enabling leakage reduction during power saving mode |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587470A (en) * | 1978-12-25 | 1980-07-02 | Toshiba Corp | Substrate bias circuit of mos integrated circuit |
| JPS57122574A (en) * | 1981-01-23 | 1982-07-30 | Toshiba Corp | Mos type integrated circuit |
| JPH0666443B2 (ja) * | 1988-07-07 | 1994-08-24 | 株式会社東芝 | 半導体メモリセルおよび半導体メモリ |
| JPH05108175A (ja) * | 1991-08-06 | 1993-04-30 | Nec Ic Microcomput Syst Ltd | 基板電位発生回路 |
| EP0564204A3 (en) * | 1992-03-30 | 1994-09-28 | Mitsubishi Electric Corp | Semiconductor device |
| JPH0621443A (ja) * | 1992-04-17 | 1994-01-28 | Nec Corp | 半導体集積回路 |
| JPH06291267A (ja) * | 1993-04-01 | 1994-10-18 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| KR0169157B1 (ko) * | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
| US5917365A (en) * | 1996-04-19 | 1999-06-29 | Texas Instruments Incorporated | Optimizing the operating characteristics of a CMOS integrated circuit |
-
1997
- 1997-10-14 JP JP28038897A patent/JP3814385B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-28 US US09/084,949 patent/US6097113A/en not_active Expired - Lifetime
- 1998-06-23 DE DE19827938A patent/DE19827938C2/de not_active Expired - Fee Related
-
2000
- 2000-05-25 US US09/577,969 patent/US6333571B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110349614A (zh) * | 2018-04-04 | 2019-10-18 | 格芯公司 | 具有不同偏置的开关的i/o驱动器电路的校准装置 |
| CN110349614B (zh) * | 2018-04-04 | 2023-05-09 | 格芯(美国)集成电路科技有限公司 | 具有不同偏置的开关的i/o驱动器电路的校准装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19827938C2 (de) | 2003-04-17 |
| US6097113A (en) | 2000-08-01 |
| US6333571B1 (en) | 2001-12-25 |
| DE19827938A1 (de) | 1999-04-22 |
| JPH11122047A (ja) | 1999-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3814385B2 (ja) | 半導体集積回路装置 | |
| JP3533306B2 (ja) | 半導体集積回路装置 | |
| KR100225714B1 (ko) | 증폭 회로 및 휴대폰용 반도체 집적 회로 장치 | |
| US7414442B2 (en) | Buffer circuit and integrated circuit | |
| US6285213B1 (en) | Semiconductor integrated circuit device | |
| US20040080340A1 (en) | Low power consumption MIS semiconductor device | |
| JP2004226429A (ja) | パルス出力回路、シフトレジスタ、および電子機器 | |
| JP2001186007A (ja) | 金属酸化膜半導体トランジスタ回路およびそれを用いた半導体集積回路 | |
| JPH05108194A (ja) | 低消費電力型半導体集積回路 | |
| JP2010109969A (ja) | 負バイアス温度不安定性を抑制する動的な基板バイアスシステムおよびその方法 | |
| US20100109441A1 (en) | Dual Current Switch Detection Circuit with Selective Activation | |
| US10355694B1 (en) | Level shifting circuit with conditional body biasing of transistors | |
| US5502406A (en) | Low power level shift circuit and method therefor | |
| US20030146781A1 (en) | High speed voltage level shifter | |
| KR0140917B1 (ko) | 상보적 캐스코드 푸쉬-풀 증폭기 | |
| US6528980B1 (en) | Method and system for multiple bias current generator circuits that start each other | |
| KR0137857B1 (ko) | 반도체 장치 | |
| JPH10189884A (ja) | 低消費電力型半導体集積回路 | |
| JPH11163647A (ja) | スイッチトキャパシタ回路 | |
| US6700435B2 (en) | Local supply generator for a digital CMOS integrated circuit having an analog signal processing circuitry | |
| JP2005164357A (ja) | 電圧検出回路 | |
| US10840927B1 (en) | Low power current steering digital-to-analog converter | |
| JPH10187270A (ja) | 半導体集積回路装置 | |
| US8076956B1 (en) | Relatively low standby power | |
| JPH10189883A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050222 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050301 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050419 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060530 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060605 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100609 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120609 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120609 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130609 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130609 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140609 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |