JP4829650B2 - 差動増幅回路 - Google Patents
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Description
通常、C−MOS演算増幅器の入力段に用いられるトランジスタの閾値電圧は、その使用プロセスで定まるゼロバイアス時の閾値電圧VTH0と、バックゲート電位VBGで定まる基板バイアス時の閾値電圧VTH1の2種類のデータに基づいて定まるものとなっている。そして、従来、基板バイアス時のVTH1を決定する一つの要因であるバックゲート電圧VBGは、従来、ソース電位≦VBG≦電源電圧の間で固定されており、それに伴い、基板バイアス時の閾値電圧VTH1も固定されていたために、同相入力電圧範囲は、入力信号に関係無く、そのVTH1で一定となっていた。
すなわち、図9に示された差動増幅回路は、その入力段が2つのPチャンネルMOSトランジスタTr15,Tr16により構成されており、双方のトランジスタTr15,Tr16のバックゲートが共にソースに接続されて、バックゲート電位がソース電位に固定されたものとなっている。
図11及び図12には、このように入力段がNチャンネルMOSトランジスタにより構成されたC−MOS演算増幅器におけるバックゲートの電位設定の例が示されている。
すなわち、図11に示された差動増幅回路においては、入力段を構成する2つのNチャンネルMOSトランジスタTr17,Tr18のバックゲートがソースに接続されて、バックゲート電位は、ソース電位に固定されるよう構成されたものとなっている。
また、図12に示された差動増幅回路においては、NチャンネルMOSトランジスタTr17,Tr18のバックゲートがグランドに接続されて、バックゲート電位は、最低電位、すなわち、グランド電位に固定されるよう構成されたものとなっている。
本発明の他の目的は、入力段における同相入力電圧範囲を本質的に拡大することのできる差動増幅回路を提供することにある。
差動増幅動作をなすよう設けられた2つのMOSトランジスタにより入力段が構成されてなる差動増幅回路であって、
前記2つのMOSトランジスタのそれぞれに対して、それぞれのゲートに印加される入力信号のレベルに応じてMOSトランジスタのバックゲート電位を制御し、同相入力電圧範囲の拡大を可能としてなる閾値電圧制御回路が設けられてなり、
前記閾値電圧制御回路は、制御回路用第1のPチャンネルMOSトランジスタと制御回路用第2のNチャンネルMOSトランジスタがプッシュプル接続されて設けられ、各々のゲートは相互に接続されて入力信号が印加される一方、ドレインは相互に接続されると共に、同じくプッシュプル接続されて設けられた制御回路用第3のPチャンネルMOSトランジスタと制御回路用第4のNチャンネルMOSトランジスタの相互に接続されたゲートに接続され、当該制御回路用第3のPチャンネルMOSトランジスタと制御回路用第4のNチャンネルMOSトランジスタのドレインは相互に接続されて制御回路用第5のPチャンネルMOSトランジスタのゲートに接続され、
前記制御回路用第1、第3及び第5のPチャンネルMOSトランジスタの各々のソース並びにバックゲートには電源電圧が印加される一方、前記制御回路用第2及び第4のNチャンネルMOSトランジスタのソースとグランドとの間には、定電流源が設けられ、
前記制御回路用第5のPチャンネルMOSトランジスタのドレインは、差動増幅回路の入力段を構成する前記MOSトランジスタのバックゲートに接続されると共に、抵抗器を介して差動増幅回路の入力段を構成する前記MOSトランジスタのソースに接続されてなるものである。
また、差動増幅動作をなすよう設けられた2つのMOSトランジスタにより入力段が構成されてなる差動増幅回路であって、
前記2つのMOSトランジスタのそれぞれに対して、それぞれのゲートに印加される入力信号のレベルに応じてMOSトランジスタのバックゲート電位を制御し、同相入力電圧範囲の拡大を可能としてなる閾値電圧制御回路が設けられてなり、
前記閾値電圧制御回路は、制御回路用第1のPチャンネルMOSトランジスタと制御回路用第2のNチャンネルMOSトランジスタがプッシュプル接続されて設けられ、各々のゲートは相互に接続されて入力信号が印加される一方、ドレインは相互に接続されると共に、同じくプッシュプル接続されて設けられた制御回路用第3のPチャンネルMOSトランジスタと制御回路用第4のNチャンネルMOSトランジスタの相互に接続されたゲートに接続され、当該制御回路用第3のPチャンネルMOSトランジスタと制御回路用第4のNチャンネルMOSトランジスタのドレインは相互に接続されて制御回路用第5のPチャンネルMOSトランジスタのゲートに接続され、
前記制御回路用第1及び第3のPチャンネルMOSトランジスタの各々のソース並びに前記制御回路用第1、第3及び第5のPチャンネルMOSトランジスタのバックゲートには電源電圧が印加される一方、前記制御回路用第2及び第4のNチャンネルMOSトランジスタのソースとバックゲートは相互に接続され、当該相互の接続点とグランドとの間には、定電流源が設けられ、
前記制御回路用第5のPチャンネルMOSトランジスタのソースには、前記電源電圧以上の電圧が印加される一方、ドレインは、差動増幅回路の入力段を構成する前記MOSトランジスタのバックゲートに接続されると共に、抵抗器を介してグランドに接続されてなるものも好適である。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における差動増幅回路の第1の基本構成例について、図1を参照しつつ説明する。
図1は、特に、差動増幅回路の入力段における基本構成例を示すものであり、かかる入力段は、差動動作するよう接続された第1及び第2のトランジスタ(図1においては、それぞれ「Tr1」、「Tr2」と表記)1,2と、これら第1及び第2のトランジスタ1,2に対応してそれぞれ設けられ、詳細は後述するが入力信号の大きさに応じてトランジスタの閾値電圧を制御する第1及び第2の閾値電圧制御回路(図1においては、それぞれ「VTHCONT(1)」、「VTHCONT(2)」と表記)101a,101bとを主たる構成要素として構成されたものとなっている。
まず、第1及び第2のトランジスタ1,2は、PチャンネルMOSトランジスタが用いられており、これら第1及び第2のトランジスタ1,2は、ソースが相互に接続されると共に、電源電圧V+で動作し定電流I1を出力する第1の定電流源21に接続されている。
また、第1のトランジスタ1のドレインは、第1の抵抗器(図1においては「R1」と表記)25を介して、第2のトランジスタ2のドレインは、第2の抵抗器(図1においては「R2」と表記)26を介して、それぞれグランドに接続されると共に、後段のアンプ(図1においては「A1」と表記)11の入力段に接続されている。
そして、第1のトランジスタ1のゲートは、第1の差動入力端子(図1においては「IN1」と表記)31に、第2のトランジスタ2のゲートは、第2の差動入力端子(図1においては「IN2」と表記)32に、それぞれ接続されており、外部から入力信号が印加されるようになっている。
この第2の基本構成例は、先の図1に示された第1の基本構成例において、第1及び第2のトランジスタ1,2のドレイン側に設けられた抵抗負荷に代えて、いわゆるアクティブ負荷を設けた構成とした点が異なるものである。
アクティブ負荷を構成するようにして設けられている。
すなわち、第3及び第4のトランジスタ(図2においては、それぞれ「Tr3」、「Tr4」と表記)3,4は、NチャンネルMOSトランジスタが用いられており、第3のトランジスタ3のドレインは、第3及び第4のトランジスタ3,4の各々のゲートと共に第1のトランジスタ1のドレインに接続されている。一方、第4のトランジスタ4のドレインは、第2のトランジスタ2のドレインに接続されると共に、後段のアンプ(図2においては「A2」と表記)12の入力段に接続されている。
さらに、第3及び第4のトランジスタ3,4の各々のソースとバックゲートは、共にグランドに接続されたものとなっている。
最初に、図3を参照しつつ閾値電圧制御回路の第1の具体回路構成例について説明する。
この第1の具体回路構成例において、閾値電圧制御回路101は、PチャンネルMOSトランジスタである第5、第7及び第9のトランジスタ(図3においては、それぞれ「Tr5」、「Tr7」、「Tr9」と表記)5,7,9と、NチャンネルMOSトランジスタである第6及び第8のトランジスタ(図3においては、それぞれ「Tr6」、「Tr8」と表記)6,8と、第2の定電流源22とを主たる構成要素として構成されたものとなっている。
そして、第5のトランジスタ(制御回路用第1のPチャンネルMOSトランジスタ)5のソース及びバックゲートには、電源電圧V+が印加されるようになっている一方、ドレインは、第6のトランジスタ6のドレインと共に、第7及び第8のトランジスタ7,8のゲートに接続されている。
第6のトランジスタ(制御回路用第2のNチャンネルMOSトランジスタ)6は、バックゲートが開放状態とされる一方、ソースは、第8のトランジスタ8のソースと接続されて、その接続点とグランドとの間には、定電流I2を出力する第2の定電流源22に接続されている。
そして、第9のトランジスタ9のドレインと第3の抵抗器27の接続点は、閾値電圧の制御対象となるトランジスタのバックゲート、すなわち、先の図1に示された第1又は第2のトランジスタ1、2のバックゲートに接続される一方、第3の抵抗器27の他端は、閾値電圧の制御対象となるトランジスタのソース、すなわち、第1又は第2のトランジスタ1、2のソースに接続されるものとなっている。
なお、上記構成において、PチャンネルMOSトランジスタとNチャンネルMOSトランジスタには、適宜、C−MOSトランジスタを用いるようにすると好適である。
まず、第5及び第6のトランジスタ5,6のゲートに、第1又は第2の差動入力端子31、32を介して入力信号が印加されると、その信号レベルに応じて第5又は第6のトランジスタ5、6のいずれかが導通状態となる。すなわち、信号レベルが高い場合には、第6のトランジスタ6が導通状態となる一方、第5のトランジスタ5は非導通状態となる。そのため、次段の第7のトランジスタ7は導通状態となる一方、第8のトランジスタ8は非導通状態となる。その結果、第9のトランジスタ9は非導通状態となる。
また、第9のトランジスタ9のドレインは、第1又は第2のトランジスタ1、2のソースと直列に接続されているため、最終的に、第1又は第2のトランジスタ1、2のソースとバックゲートが同電位となる。
かかる状態において、PチャンネルMOSトランジスタの閾値電圧VTHは、下記する式によって表される。
そして、Qdep=(4qεsi|φF|Psub)1/2と表され、また、φF=(KT/q)ln(Psub/ni)と表される。
なお、ここで、γは再結合の割合、φFはフェルミ準位、VSBはソース・バックゲート間電圧、φMSはポリゲートとシリコン基板の仕事関数の差、Qdepは空乏層の電荷量、Coxはゲート酸化膜の容量、εsiはシリコンの比誘電率、PsubはP基板の不純物濃度、niは真性半導体中の正孔密度である。
ところで、ゲート・ソース間電位VGSは、下記する式によって表される。
上述したように、入力信号のレベルが高い場合、VTH=VTH0となるので、この場合、ゲート・ソース間電位VGSは、VGS=(2ID/K)1/2(L/W)1/2−VTH0となる。
このため、先の式2で求められるゲート・ソース間電位VGSは、先に述べた入力信号レベルが高い場合のゲート・ソース間電位VGSに比して低くなる。
このように、入力信号レベルが高い場合には、バックゲート電位が引き下げられてゲート・ソース間電位VGSが低下せしめられる一方、入力信号レベルが低い場合には、バックゲート電位が引き上げられてゲート・ソース間電位VGSが上昇せしめられることで、入力信号に応じて同相入力電圧範囲が拡大されることとなる。
なお、図3に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の具体回路構成例は、先の図3に示された回路を基本として、次述するような点が異なるものである。
すなわち、まず、第6及び第8のトランジスタ6,8の各々のバックゲートは、それぞれのソースに接続されたものとなっている。
また、第9のトランジスタ9は、ソースに最高電位が印加されるものとなっている。なお、最高電位は、この構成例の場合、電源電圧V+以上の電圧であればよい。
さらに、第3の抵抗器27の他端、すなわち、先の図3において、第1又は第2のトランジスタ1、2のソースに接続されていた他端は、グランド(最低電位)に接続されたものとなっている。
最初に、図5には、閾値電圧制御回路101として図3に示された回路構成を用いた場合の差動増幅回路における同相入力電圧に対する入力オフセット電圧の変化特性を示す特性例が、従来回路における特性例と共に示されており、同図において、縦軸は入力オフセット電圧を、横軸は同相入力電圧を、それぞれ示している。なお、図6乃至図8についても、縦軸、横軸は図5同様であるとする。
しかして、図5によれば、本発明の実施の形態における差動増幅回路では、従来回路に比して同相入力電圧の入力範囲が負極側へ大凡0.8V程拡大されていることが確認できる(図5の符号Aの箇所参照)。
この図6に示された本発明の実施の形態における差動増幅回路の特性例は、図5に示されたものと同一であるので、ここでの再度の詳細な説明は省略することとする。
一方、図6において、図10に示された回路構成を有する従来の差動増幅回路における同相入力電圧に対する入力オフセット電圧の変化が点線の特性線(図6において「VBG=V+」と表記)で示されている。
同図において、実線で表された特性線(図7において「Variable VTH Circuit」と表記)は、図4に示された回路構成を用いた本発明の実施の形態における差動増幅回路の同相入力電圧に対する入力オフセット電圧の変化を、また、点線で表された特性線(図7において「VBG=Vsource」と表記)は、図11に示された回路構成の従来の差動増幅回路における同相入力電圧に対する入力オフセット電圧の変化を、それぞれ示すものである。
この図8に示された本発明の実施の形態における差動増幅回路の特性例は、図7に示されたものと同一であるので、ここでの再度の詳細な説明は省略することとする。
一方、図12に示された回路構成の従来の差動増幅回路における同相入力電圧に対する入力オフセット電圧の変化が点線の特性線(図8において「VBG=V+」と表記)で示されている。
6…第6のトランジスタ(制御回路用第2のNチャンネルMOSトランジスタ)
7…第7のトランジスタ(制御回路用第3のPチャンネルMOSトランジスタ)
8…第8のトランジスタ(制御回路用第4のNチャンネルMOSトランジスタ)
8…第9のトランジスタ(制御回路用第5のPチャンネルMOSトランジスタ)
101a…第1の閾値電圧制御回路
101b…第2の閾値電圧制御回路
Claims (2)
- 差動増幅動作をなすよう設けられた2つのMOSトランジスタにより入力段が構成されてなる差動増幅回路であって、
前記2つのMOSトランジスタのそれぞれに対して、それぞれのゲートに印加される入力信号のレベルに応じてMOSトランジスタのバックゲート電位を制御し、同相入力電圧範囲の拡大を可能としてなる閾値電圧制御回路が設けられてなり、
前記閾値電圧制御回路は、制御回路用第1のPチャンネルMOSトランジスタと制御回路用第2のNチャンネルMOSトランジスタがプッシュプル接続されて設けられ、各々のゲートは相互に接続されて入力信号が印加される一方、ドレインは相互に接続されると共に、同じくプッシュプル接続されて設けられた制御回路用第3のPチャンネルMOSトランジスタと制御回路用第4のNチャンネルMOSトランジスタの相互に接続されたゲートに接続され、当該制御回路用第3のPチャンネルMOSトランジスタと制御回路用第4のNチャンネルMOSトランジスタのドレインは相互に接続されて制御回路用第5のPチャンネルMOSトランジスタのゲートに接続され、
前記制御回路用第1、第3及び第5のPチャンネルMOSトランジスタの各々のソース並びにバックゲートには電源電圧が印加される一方、前記制御回路用第2及び第4のNチャンネルMOSトランジスタのソースとグランドとの間には、定電流源が設けられ、
前記制御回路用第5のPチャンネルMOSトランジスタのドレインは、差動増幅回路の入力段を構成する前記MOSトランジスタのバックゲートに接続されると共に、抵抗器を介して差動増幅回路の入力段を構成する前記MOSトランジスタのソースに接続されてなることを特徴とする差動増幅回路。 - 差動増幅動作をなすよう設けられた2つのMOSトランジスタにより入力段が構成されてなる差動増幅回路であって、
前記2つのMOSトランジスタのそれぞれに対して、それぞれのゲートに印加される入力信号のレベルに応じてMOSトランジスタのバックゲート電位を制御し、同相入力電圧範囲の拡大を可能としてなる閾値電圧制御回路が設けられてなり、
前記閾値電圧制御回路は、制御回路用第1のPチャンネルMOSトランジスタと制御回路用第2のNチャンネルMOSトランジスタがプッシュプル接続されて設けられ、各々のゲートは相互に接続されて入力信号が印加される一方、ドレインは相互に接続されると共に、同じくプッシュプル接続されて設けられた制御回路用第3のPチャンネルMOSトランジスタと制御回路用第4のNチャンネルMOSトランジスタの相互に接続されたゲートに接続され、当該制御回路用第3のPチャンネルMOSトランジスタと制御回路用第4のNチャンネルMOSトランジスタのドレインは相互に接続されて制御回路用第5のPチャンネルMOSトランジスタのゲートに接続され、
前記制御回路用第1及び第3のPチャンネルMOSトランジスタの各々のソース並びに前記制御回路用第1、第3及び第5のPチャンネルMOSトランジスタのバックゲートには電源電圧が印加される一方、前記制御回路用第2及び第4のNチャンネルMOSトランジスタのソースとバックゲートは相互に接続され、当該相互の接続点とグランドとの間には、定電流源が設けられ、
前記制御回路用第5のPチャンネルMOSトランジスタのソースには、前記電源電圧以上の電圧が印加される一方、ドレインは、差動増幅回路の入力段を構成する前記MOSトランジスタのバックゲートに接続されると共に、抵抗器を介してグランドに接続されてなることを特徴とする差動増幅回路。
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