KR101797769B1 - 정전류 회로 - Google Patents

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에스아이아이 세미컨덕터 가부시키가이샤
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Abstract

과제
보다 낮은 전원 전압에서 동작할 수 있는 정전류 회로를 제공한다.
해결 수단
전원 전압 VDD 가 디프레션형 NMOS 트랜지스터 (10) 의 드레인-소스간 전압 Vds10 과 NMOS 트랜지스터 (15) 의 게이트-소스간 전압 Vgs15 의 가산 전압보다 높으면, 정전류 회로는 동작할 수 있다. 정전류 회로의 전원 전압 VDD 로서, 1 개의 드레인-소스간 전압과 1 개의 게이트-소스간 전압의 가산 전압이 필요해지고, 1 개의 드레인-소스간 전압과 2 개의 게이트-소스간 전압의 가산 전압은 필요해지지 않기 때문에, 정전류 회로의 최저 동작 전원 전압이 낮아진다.

Description

정전류 회로{CONSTANT CURRENT CIRCUIT}
본 발명은, 정전류 회로에 관한 것이다.
종래의 정전류 회로에 대해 설명한다. 도 13 은, 종래의 정전류 회로를 나타내는 도면이다.
저항 (54) 에 흐르는 전류 (Iref) 가 증가하면, 저항 (54) 에 발생하는 전압이 높아지기 때문에, NMOS 트랜지스터 (52) 의 게이트-소스간 전압이 높아져, NMOS 트랜지스터 (52) 의 컨덕턴스가 커진다. 그러면, NMOS 트랜지스터 (53) 의 게이트 전압이 낮아지므로, NMOS 트랜지스터 (53) 의 게이트-소스간 전압이 낮아져, NMOS 트랜지스터 (53) 의 컨덕턴스가 작아진다. 따라서, 전류 (Iref) 가 적어진다. 저항 (54) 에 흐르는 전류 (Iref) 가 감소되면, 동일하게 NMOS 트랜지스터 (52) 와 NMOS 트랜지스터 (53) 의 동작에 의해, 전류 (Iref) 가 많아진다. 종래의 정전류 회로는, 상기 서술한 바와 같이 동작하여, 전류 (Iref) 가 일정해진다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 평06-132739호 (도 12)
여기서, 전원 전압을 VDD 로 하고, PMOS 트랜지스터 (51) 의 게이트-소스간 전압을 Vgsp 로 하고, NMOS 트랜지스터 (53) 의 드레인-소스간 전압을 Vdsn 으로 하고, NMOS 트랜지스터 (52) 의 게이트-소스간 전압을 Vgsn 으로 한다. 그러면, 종래의 기술에서는, 정전류 회로의 동작을 위해서 이하의 식 (31) 을 만족시킬 필요가 있다.
VDD ＞ │Vgsp│ ＋ Vdsn ＋ Vgsn ··· (31)
이 식 (31) 로부터, 예를 들어, 게이트-소스간 전압 │Vgsp│ 및 게이트-소스간 전압 Vgsn 을 0.7 V 로 하고, 드레인-소스간 전압 Vdsn 을 0.2 V 로 하면, 1.6 V 보다 높은 전원 전압 VDD 가 정전류 회로의 동작을 위해서 필요해진다. 요컨대, 최저 동작 전원 전압은, 1.6 V 이다.
본 발명은, 상기 과제를 감안하여 이루어져, 보다 낮은 전원 전압에서 동작할 수 있는 정전류 회로를 제공한다.
본 발명은, 상기 과제를 해결하기 위해, 이하와 같은 구성의 정전류 회로로 하였다.
드레인이 제 1 전원 단자에 접속되는, 전류원인 제 1 디프레션형 제 2 도전형 MOS 트랜지스터와, 입력측의 트랜지스터로서, 소스가 제 2 전원 단자에 접속되는 제 1 의 제 2 도전형 MOS 트랜지스터와, 출력측의 트랜지스터로서, 소스가 상기 제 2 전원 단자에 접속되는 제 2 의 제 2 도전형 MOS 트랜지스터를 구비하고, 상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터가 흘리는 전류를 미러하는 제 1 커런트 미러 회로와, 입력측의 트랜지스터로서, 소스가 상기 제 1 전원 단자에 접속되는 제 1 의 제 1 도전형 MOS 트랜지스터와, 출력측의 트랜지스터로서, 소스가 상기 제 1 전원 단자에 접속되는 제 2 의 제 1 도전형 MOS 트랜지스터를 구비하고, 상기 제 1 커런트 미러 회로가 흘리는 전류를 미러하는 제 2 커런트 미러 회로와, 상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터의 소스와 상기 제 1 의 제 2 도전형 MOS 트랜지스터의 드레인 사이에 형성된 저항과, 게이트가 상기 저항의 일방의 단자와 접속되고, 소스가 상기 제 2 전원 단자에 접속되고, 드레인이 상기 제 2 커런트 미러 회로의 출력 단자에 접속된 제 3 의 제 2 도전형 MOS 트랜지스터를 구비하고, 상기 제 1 의 제 2 도전형 MOS 트랜지스터의 게이트가 상기 저항의 타방의 단자와 접속되고, 상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터의 게이트가 상기 제 2 커런트 미러 회로의 출력 단자에 접속된 것을 특징으로 하는 정전류 회로.
또, 드레인이 제 1 전원 단자에 접속되는, 전류원인 제 1 디프레션형 제 2 도전형 MOS 트랜지스터와, 입력측의 트랜지스터로서, 소스가 제 2 전원 단자에 접속되는 제 1 의 제 2 도전형 MOS 트랜지스터와, 출력측의 트랜지스터로서, 소스가 상기 제 2 전원 단자에 접속되는 제 2 의 제 2 도전형 MOS 트랜지스터를 구비하고, 상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터가 흘리는 전류를 미러하는 제 1 커런트 미러 회로와, 상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터의 소스와 상기 제 1 의 제 2 도전형 MOS 트랜지스터의 드레인 사이에 형성된 저항과,
게이트가 상기 저항의 일방의 단자와 접속되고, 소스가 상기 제 2 전원 단자에 접속된 제 3 의 제 2 도전형 MOS 트랜지스터와, 입력측의 트랜지스터로서, 소스가 상기 제 1 전원 단자에 접속되는 제 1 의 제 1 도전형 MOS 트랜지스터와, 출력측의 트랜지스터로서, 소스가 상기 제 1 전원 단자에 접속되는 제 2 의 제 1 도전형 MOS 트랜지스터를 구비하고, 상기 제 3 의 제 2 도전형 MOS 트랜지스터가 흘리는 전류를 미러하는 제 2 커런트 미러 회로를 구비하고, 상기 제 1 의 제 2 도전형 MOS 트랜지스터의 게이트가 상기 저항의 타방의 단자와 접속되고, 상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터의 게이트가 상기 제 2 커런트 미러 회로의 출력 단자에 접속된 것을 특징으로 하는 정전류 회로.
상기 서술한 바와 같이 구성한 본 발명의 정전류 회로는, 전원 전압이 제 1 디프레션형 제 2 도전형 MOS 트랜지스터의 드레인-소스간 전압과 제 2 의 제 2 도전형 MOS 트랜지스터의 게이트-소스간 전압의 합의 전압보다 높으면 동작한다. 따라서, 본 발명의 정전류 회로는, 종래의 정전류 회로와 비교하여 최저 동작 전압이 낮다는 효과가 있다.
도 1 은 본 실시형태의 정전류 회로를 나타내는 도면이다.
도 2 는 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다.
도 3 은 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다.
도 4 는 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다.
도 5 는 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다.
도 6 은 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다.
도 7 은 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다.
도 8 은 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다.
도 9 는 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다.
도 10 은 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다.
도 11 은 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다.
도 12 는 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다.
도 13 은 종래의 정전류 회로를 나타내는 도면이다.
이하, 본 발명의 실시형태를, 도면을 참조하여 설명한다.
먼저, 정전류 회로의 구성에 대해 설명한다. 도 1 은, 본 실시형태의 정전류 회로를 나타내는 도면이다.
본 실시형태의 정전류 회로는, 디프레션형 NMOS 트랜지스터 (10), NMOS 트랜지스터 (11 및 12), PMOS 트랜지스터 (13 및 14), NMOS 트랜지스터 (15), 및, 저항 (20) 을 구비한다.
NMOS 트랜지스터 (11) 의 게이트는, 드레인과 저항 (20) 의 일단과 NMOS 트랜지스터 (12) 의 게이트에 접속되고, 소스는, 접지 단자에 접속된다. NMOS 트랜지스터 (11) 는, 포화 결선된다. NMOS 트랜지스터 (12) 의 소스는, 접지 단자에 접속된다. PMOS 트랜지스터 (13) 의 게이트는, 드레인과 PMOS 트랜지스터 (14) 의 게이트와 NMOS 트랜지스터 (12) 의 드레인에 접속되고, 소스는, 전원 단자에 접속된다. PMOS 트랜지스터 (13) 는, 포화 결선된다. PMOS 트랜지스터 (14) 의 소스는, 전원 단자에 접속되고, 드레인은, 디프레션형 NMOS 트랜지스터 (10) 의 게이트와 NMOS 트랜지스터 (15) 의 드레인에 접속된다. NMOS 트랜지스터 (15) 의 게이트는, 디프레션형 NMOS 트랜지스터 (10) 의 소스와 저항 (20) 의 타단에 접속되고, 소스는, 접지 단자에 접속된다. 디프레션형 NMOS 트랜지스터 (10) 의 드레인은, 전원 단자에 접속된다.
또한, PMOS 트랜지스터 (13 및 14) 는 커런트 미러 회로를 구성하고, PMOS 트랜지스터 (13) 의 드레인이 커런트 미러 회로의 입력 단자이고, PMOS 트랜지스터 (14) 의 드레인이 커런트 미러 회로의 출력 단자이다. 또, NMOS 트랜지스터 (11 및 12) 는 커런트 미러 회로를 구성하고, NMOS 트랜지스터 (11) 의 드레인이 커런트 미러 회로의 입력 단자이고, NMOS 트랜지스터 (12) 의 드레인이 커런트 미러 회로의 출력 단자이다.
다음으로, 본 실시형태의 정전류 회로의 동작에 대해 설명한다.
전원이 투입되면, 디프레션형 NMOS 트랜지스터 (10) 의 게이트-소스간 전압이 거의 0 V 이므로, 디프레션형 NMOS 트랜지스터 (10) 는 드레인 전류를 흘린다. 이 드레인 전류는, 정전류 회로를 기동한다. 따라서, 정전류 회로를 기동하기 위한 기동 회로는, 정전류 회로에 불필요해진다.
전원 전압을 VDD 로 하고, 디프레션형 NMOS 트랜지스터 (10) 의 드레인-소스간 전압을 Vds10 으로 하고, NMOS 트랜지스터 (15) 의 게이트-소스간 전압을 Vgs15 로 한다. 그러면, 정전류 회로의 동작을 위해서 이하의 식 (1) 을 만족시킬 필요가 있다.
VDD ＞ Vds10 ＋ Vgs15 ··· (1)
이 식 (1) 로부터, 예를 들어, 드레인-소스간 전압 Vds10 을 0.2 V 로 하고, 게이트-소스간 전압 Vgs15 를 0.7 V 로 하면, 0.9 V 보다 높은 전원 전압 VDD 가 정전류 회로의 동작을 위해서 필요해진다. 요컨대, 최저 동작 전원 전압은, 0.9 V 이다. 이 최저 동작 전원 전압은, 종래의 기술에서의 최저 동작 전원 전압보다 낮다.
NMOS 트랜지스터 (15) 의 역치 전압이 NMOS 트랜지스터 (11) 의 역치 전압보다 높게 회로 설계됨으로써, 및/또는, NMOS 트랜지스터 (15) 의 드라이브 능력이 NMOS 트랜지스터 (11) 의 드라이브 능력보다 낮게 회로 설계됨으로써, NMOS 트랜지스터 (15) 의 게이트-소스간 전압은 NMOS 트랜지스터 (11) 의 게이트-소스간 전압보다 높게 회로 설계된다. NMOS 트랜지스터 (15) 와 NMOS 트랜지스터 (11) 의 게이트-소스간 전압의 차분 전압이, 저항 (20) 에 발생한다. 이 차분 전압 및 저항 (20) 의 저항값에 기초하여, 저항 (20) 은 전류 (Iref) 를 흘린다. NMOS 트랜지스터 (11 및 12) 에 의한 커런트 미러 회로 및 PMOS 트랜지스터 (13 및 14) 에 의한 커런트 미러 회로는, 전류 (Iref) 에 기초한 전류를 NMOS 트랜지스터 (15) 의 드레인에 흘린다.
디프레션형 NMOS 트랜지스터 (10) 및 NMOS 트랜지스터 (15) 는, 공동하여, 전류 (Iref) 와 NMOS 트랜지스터 (15) 의 드레인 전류가 원하는 전류비가 되도록 동작하고 있다. 구체적으로는, 저항 (20) 에 흐르는 전류 (Iref) 가 많아지는 경우, 저항 (20) 에 발생하는 전압이 높아져, 전압 (VA) 도 높아진다. 그러면, NMOS 트랜지스터 (15) 의 게이트-소스간 전압도 높아져, NMOS 트랜지스터 (15) 의 컨덕턴스가 커진다. 그러면, 디프레션형 NMOS 트랜지스터 (10) 의 게이트 전압이 낮아지고, 디프레션형 NMOS 트랜지스터 (10) 의 게이트-소스간 전압도 낮아져, 디프레션형 NMOS 트랜지스터 (10) 의 컨덕턴스가 작아진다. 그러면, 전압 (VA) 이 낮아지므로, 전류 (Iref) 가 적어진다. 저항 (20) 에 흐르는 전류 (Iref) 가 적어지는 경우, 전술한 바와 같이, 전류 (Iref) 가 많아진다. 이와 같이 하여, 전류 (Iref) 는 일정해진다.
다음으로, 디프레션형 NMOS 트랜지스터 (10) 와 저항 (20) 과 NMOS 트랜지스터 (11) 에 흐르는 전류 (Iref) 에 대해 설명한다.
여기서, 저항 (20) 의 타단의 전압을 VA 로 하고, 저항 (20) 의 일단의 전압을 VB 로 하고, 저항 (20) 의 저항값을 Rb 로 한다. 그러면, 하기의 식 (2) 가 성립한다.
Figure 112011069239049-pat00001
[디프레션형 NMOS 트랜지스터 (10) 가 강반전 동작하고, 다른 트랜지스터도 강반전 동작할 때]
MOS 트랜지스터의, 게이트-소스간 전압을 Vgs 로 하고, 드레인 전류를 I 로 하고, 역치 전압을 Vth 로 하고, 이동도를 μn 으로 하고, 단위 면적당 게이트 절연막 용량을 Cox 로 하고, 게이트폭을 W 로 하고, 게이트 길이를 L 로 한다. 그러면, 하기의 식 (3) 이 성립한다.
Figure 112011069239049-pat00002
NMOS 트랜지스터 (11) 의 드레인 전류를 I11 로 하고, 역치 전압을 Vth11 로 하고, NMOS 트랜지스터 (15) 의 드레인 전류를 I15 로 하고, 역치 전압을 Vth15 로 한다. 그러면, 식 (2) 및 (3) 으로부터, 하기의 식 (4) 가 성립한다.
Figure 112011069239049-pat00003
여기서, 하기의 식 (5) 및 Vth15 ＞ Vth11 이 성립하는 경우, 식 (4) 로부터, 하기의 식 (6) 이 성립한다.
Figure 112011069239049-pat00004
Figure 112011069239049-pat00005
이 때, NMOS 트랜지스터 (11) 및 NMOS 트랜지스터 (15) 는 동일 극성의 트랜지스터이므로, 역치 전압 Vth11 및 역치 전압 Vth15 의 온도 특성은 거의 동등하다. 따라서, (Vth15 － Vth11) 의 온도 계수는 거의 0 이 된다. 여기서, 저항값 (Rb) 의 온도 계수가 0 인 저항 (20) 이 사용된다고 하면, 전류 (Iref) 의 온도 계수도 거의 0 이 된다. 또한, 식 (6) 으로부터, 전류 (Iref) 는, 전원 전압 VDD 에 의존하지 않는다.
또, Vth15 － Vth11 ＝ 0, Iref ＝ I11 ＝ I15, β15 ＝ β, β11 ＝ αβ(α 는, α ＞ 1 의 상수) 가 성립하는 경우, 식 (4) 로부터, 하기의 식 (7) 이 성립한다. 식 (7) 로부터, 하기의 식 (8) 이 성립한다. 식 (8) 로부터, 하기의 식 (9) 가 성립한다.
Figure 112011069239049-pat00006
Figure 112011069239049-pat00007
Figure 112011069239049-pat00008
이 때, 저항값 (Rb) 의 온도 특성이 β 의 온도 특성을 지울 수 있는 저항 (20) 이 사용된다고 하면, 전류 (Iref) 의 온도 계수도 0 이 된다. 또, 식 (9) 로부터, 전류 (Iref) 는, 전원 전압 VDD 에 의존하지 않는다.
[디프레션형 NMOS 트랜지스터 (10) 가 강반전 동작하고, 다른 트랜지스터가 약반전 동작할 때]
MOS 트랜지스터에 있어서, 슬로프 팩터를 n 으로 하고, 볼츠만 계수를 k 로 하고, 온도를 T 로 하고, 전자 전하를 q 로 하고, 프로세스 의존의 파라미터를 I0 으로 한다. 그러면, 하기의 식 (10) 이 성립한다.
Figure 112011069239049-pat00009
식 (2) 및 (10) 으로부터, 하기의 식 (11) 이 성립한다.
Figure 112011069239049-pat00010
여기서, 하기의 식 (12) 와 Vth15 ＞ Vth11 이 성립하는 경우, 식 (11) 로부터, 하기의 식 (13) 이 성립한다.
Figure 112011069239049-pat00011
Figure 112011069239049-pat00012
이 때, 다른 트랜지스터가 강반전 동작할 때와 동일하게, 전류 (Iref) 의 온도는 거의 0 이 된다. 또, 식 (13) 으로부터, 전류 (Iref) 는, 전원 전압 VDD 에 의존하지 않는다.
또, Vth15 － Vth11 ＝ 0, Iref ＝ I11 ＝ γI15 (γ ＞ 0) 가 성립하는 경우, 식 (11) 로부터, 하기의 식 (14) 가 성립한다.
Figure 112011069239049-pat00013
이 때, 저항값 (Rb) 의 온도 특성이 식 (14) 의 분자의 온도 특성을 지울 수 있는 저항 (20) 이 사용된다고 하면, 전류 (Iref) 의 온도 계수도 0 이 된다. 또, 식 (14) 로부터, 전류 (Iref) 는, 전원 전압 VDD 에 의존하지 않는다.
이와 같이 하면, 전원 전압 VDD 가 디프레션형 NMOS 트랜지스터 (10) 의 드레인-소스간 전압 Vds10 과 NMOS 트랜지스터 (15) 의 게이트-소스간 전압 Vgs15 의 가산 전압보다 높으면, 정전류 회로는 동작할 수 있다. 정전류 회로의 전원 전압 VDD 로서, 1 개의 드레인-소스간 전압과 1 개의 게이트-소스간 전압의 가산 전압이 필요해지고, 1 개의 드레인-소스간 전압과 2 개의 게이트-소스간 전압의 가산 전압은 필요해지지 않기 때문에, 정전류 회로의 최저 동작 전원 전압이 낮아진다.
또, 상기 서술한 바와 같이 구성한 정전류 회로는, 정전류 회로를 기동하기 위한 기동 회로를 필요로 하지 않는다.
도 2 는, 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다. 도 1 과 비교하여, 저항이나 포화 결선되는 MOS 트랜지스터나 다이오드 등에 의해 구성되는 임피던스 소자 (21) 가 추가되어 있다. 임피던스 소자 (21) 는, 디프레션형 NMOS 트랜지스터 (10) 의 소스와 저항 (20) 의 타단 및 NMOS 트랜지스터 (15) 의 게이트의 접속점 사이에 형성된다.
이와 같은 구성으로 하면, 임피던스 소자 (21) 에 전류 (Iref) 에 의한 전압이 발생하므로, 디프레션형 NMOS 트랜지스터 (10) 의 소스 및 게이트의 전압은, 도 1 의 회로보다 높아진다. 따라서, NMOS 트랜지스터 (15) 의 드레인-소스간 전압이 높아져, NMOS 트랜지스터 (15) 가 포화 동작하기 쉬워진다.
도 3 은, 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다. 도 1 과 비교하여, NMOS 트랜지스터 (12) 의 캐스코드 회로로서 디프레션형 NMOS 트랜지스터 (22) 가 추가되어 있다. 디프레션형 NMOS 트랜지스터 (22) 의 게이트는 접지 단자에 접속되고, 소스는 NMOS 트랜지스터 (12) 의 드레인에 접속되고, 드레인은 PMOS 트랜지스터 (13) 의 드레인에 접속된다.
이와 같은 회로 구성으로 하면, 전원 전압 VDD 가 변동하고, PMOS 트랜지스터 (13) 의 드레인 전압도 변동해도, NMOS 트랜지스터 (12) 의 드레인 전압은 변동하기 어렵다. 따라서, NMOS 트랜지스터 (11 및 12) 에 의한 커런트 미러 회로는, 원하는 전류비가 유지된다. 또한, 다른 회로 구성에 있어서도, NMOS 트랜지스터 (12) 의 드레인에 캐스코드 회로를 추가해도 된다.
도 4 는, 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다. 도 1 과 비교하여, 디프레션형 NMOS 트랜지스터 (10) 의 게이트가 PMOS 트랜지스터 (13) 의 드레인에 접속되고, PMOS 트랜지스터 (13 및 14) 의 게이트가 PMOS 트랜지스터 (14) 의 드레인에 접속되어 있다.
이와 같이 접속하면, 전류 (Iref) 가 미러된 NMOS 트랜지스터 (12) 의 전류와, 전압 (VA) 에 의해 NMOS 트랜지스터 (15) 가 흘리는 전류가 미러된 PMOS 트랜지스터 (13) 가 흘리는 전류의 관계에 의해, 디프레션형 NMOS 트랜지스터 (10) 의 게이트의 전압이 제어된다. 그리고, 변형예 3 의 회로는 전류 (Iref) 가 변화해도, 다른 예와 동일하게, 전류 (Iref) 가 일정해지도록 동작한다.
도 5 는, 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다. 도 4 와 비교하여, 임피던스 소자 (21) 가 추가되어 있다. 임피던스 소자 (21) 는, 디프레션형 NMOS 트랜지스터 (10) 의 소스와 저항 (20) 의 타단 및 NMOS 트랜지스터 (15) 의 게이트의 접속점 사이에 형성된다. 이와 같이 하면, 변형예 1과 동일하게, NMOS 트랜지스터 (15) 가 포화 동작하기 쉬워진다.
도 6 은, 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다. 도 4 와 비교하여, NMOS 트랜지스터 (15) 의 캐스코드 회로로서 디프레션형 NMOS 트랜지스터 (22) 가 추가되어 있다. 디프레션형 NMOS 트랜지스터 (22) 의 게이트는 접지 단자에 접속되고, 소스는 NMOS 트랜지스터 (15) 의 드레인에 접속되고, 드레인은 PMOS 트랜지스터 (14) 의 드레인에 접속된다.
이와 같은 회로 구성으로 하면, 전원 전압 VDD 가 변동하고, PMOS 트랜지스터 (14) 의 드레인 전압도 변동해도, NMOS 트랜지스터 (15) 의 드레인 전압은 변동하기 어렵다. 따라서, NMOS 트랜지스터 (15) 의 드레인 전류도 변동하지 않는다. 또한, 다른 회로 구성에 있어서, NMOS 트랜지스터 (15) 의 드레인에 캐스코드 회로를 추가해도 된다.
도 7 은, 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다. 도 1 과 비교하여, NMOS 트랜지스터 (15) 의 게이트가 NMOS 트랜지스터 (11) 의 드레인과 저항 (20) 의 접속점에 접속되고, NMOS 트랜지스터 (11 및 12) 의 게이트가 디프레션형 NMOS 트랜지스터 (10) 의 소스와 저항 (20) 의 접속점에 접속된다. 이 때, NMOS 트랜지스터 (15) 의 게이트-소스간 전압은, NMOS 트랜지스터 (11) 의 게이트-소스간 전압보다, 도 1 에서는, 높게 회로 설계되어 있었지만, 도 7 에서는, 낮게 회로 설계된다.
도 8 은, 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다. 도 2 와 비교하여, 변형예 6 과 동일하게, NMOS 트랜지스터 (11 및 12) 및 NMOS 트랜지스터 (15) 의 게이트의 접속처가 변경되어 있다. 이 때, NMOS 트랜지스터 (15) 의 게이트-소스간 전압은, NMOS 트랜지스터 (11) 의 게이트-소스간 전압보다, 낮게 회로 설계된다.
도 9 는, 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다. 도 3 과 비교하여, 변형예 6 과 동일하게, NMOS 트랜지스터 (11 및 12) 및 NMOS 트랜지스터 (15) 의 게이트의 접속처가 변경되어 있다. 이 때, NMOS 트랜지스터 (15) 의 게이트-소스간 전압은, NMOS 트랜지스터 (11) 의 게이트-소스간 전압보다, 낮게 회로 설계된다.
도 10 은, 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다. 도 4 와 비교하여, 변형예 6 과 동일하게, NMOS 트랜지스터 (11 및 12) 및 NMOS 트랜지스터 (15) 의 게이트의 접속처가 변경되어 있다. 이 때, NMOS 트랜지스터 (15) 의 게이트-소스간 전압은, NMOS 트랜지스터 (11) 의 게이트-소스간 전압보다, 낮게 회로 설계된다.
도 11 은, 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다. 도 5 와 비교하여, 변형예 6 과 동일하게, NMOS 트랜지스터 (11 및 12) 및 NMOS 트랜지스터 (15) 의 게이트의 접속처가 변경되어 있다. 이 때, NMOS 트랜지스터 (15) 의 게이트-소스간 전압은, NMOS 트랜지스터 (11) 의 게이트-소스간 전압보다, 낮게 회로 설계된다.
도 12 는, 본 실시형태의 정전류 회로의 다른 예를 나타내는 도면이다. 도 6 과 비교하여, 변형예 6 과 동일하게, NMOS 트랜지스터 (11 및 12) 및 NMOS 트랜지스터 (15) 의 게이트의 접속처가 변경되어 있다. 이 때, NMOS 트랜지스터 (15) 의 게이트-소스간 전압은, NMOS 트랜지스터 (11) 의 게이트-소스간 전압보다, 낮게 회로 설계된다.
10 디프레션형 NMOS 트랜지스터
11, 12, 15 NMOS 트랜지스터
13, 14 PMOS 트랜지스터
20 저항

Claims (12)

  1. 드레인이 제 1 전원 단자에 접속되는, 전류원인 제 1 디프레션형 제 2 도전형 MOS 트랜지스터와,
    입력측의 트랜지스터로서, 소스가 제 2 전원 단자에 접속되는 제 1 의 제 2 도전형 MOS 트랜지스터와, 출력측의 트랜지스터로서, 소스가 상기 제 2 전원 단자에 접속되는 제 2 의 제 2 도전형 MOS 트랜지스터를 구비하고, 상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터가 흘리는 전류를 미러하는 제 1 커런트 미러 회로와,
    입력측의 트랜지스터로서, 소스가 상기 제 1 전원 단자에 접속되는 제 1 의 제 1 도전형 MOS 트랜지스터와, 출력측의 트랜지스터로서, 소스가 상기 제 1 전원 단자에 접속되며, 드레인이 상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터의 게이트에 접속되는 제 2 의 제 1 도전형 MOS 트랜지스터를 구비하고, 상기 제 1 커런트 미러 회로가 흘리는 전류를 미러하는 제 2 커런트 미러 회로와,
    상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터의 소스에 일방의 단자가 연결되고 상기 제 1 의 제 2 도전형 MOS 트랜지스터의 드레인 및 게이트에 타방의 단자가 연결된 저항과,
    게이트가 상기 저항의 일방의 단자와 접속되고, 소스가 상기 제 2 전원 단자에 접속되고, 드레인이 상기 제 2 커런트 미러 회로의 출력 단자에 접속된 제 3 의 제 2 도전형 MOS 트랜지스터를 구비하고,
    상기 제 3 의 제 2 도전형 MOS 트랜지스터의 역치 전압이 상기 제 1 의 제 2 도전형 MOS 트랜지스터의 역치 전압보다 높은 것을 특징으로 하는 정전류 회로.
  2. 드레인이 제 1 전원 단자에 접속되는, 전류원인 제 1 디프레션형 제 2 도전형 MOS 트랜지스터와,
    입력측의 트랜지스터로서, 소스가 제 2 전원 단자에 접속되는 제 1 의 제 2 도전형 MOS 트랜지스터와, 출력측의 트랜지스터로서, 소스가 상기 제 2 전원 단자에 접속되는 제 2 의 제 2 도전형 MOS 트랜지스터를 구비하고, 상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터가 흘리는 전류를 미러하는 제 1 커런트 미러 회로와,
    상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터의 소스에 일방의 단자가 연결되고 상기 제 1 의 제 2 도전형 MOS 트랜지스터의 드레인 및 게이트에 타방의 단자가 연결된 저항과,
    게이트가 상기 저항의 일방의 단자와 접속되고, 소스가 상기 제 2 전원 단자에 접속된 제 3 의 제 2 도전형 MOS 트랜지스터와,
    입력측의 트랜지스터로서, 소스가 상기 제 1 전원 단자에 접속되는 제 1 의 제 1 도전형 MOS 트랜지스터와, 출력측의 트랜지스터로서, 소스가 상기 제 1 전원 단자에 접속되며, 드레인이 상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터의 게이트 및 상기 제 2 의 제 2 도전형 MOS 트랜지스터의 드레인에 접속되는 제 2 의 제 1 도전형 MOS 트랜지스터를 구비하고, 상기 제 3 의 제 2 도전형 MOS 트랜지스터가 흘리는 전류를 미러하는 제 2 커런트 미러 회로를 구비하고,
    상기 제 3 의 제 2 도전형 MOS 트랜지스터의 역치 전압이 상기 제 1 의 제 2 도전형 MOS 트랜지스터의 역치 전압보다 높은 것을 특징으로 하는 정전류 회로.
  3. 드레인이 제 1 전원 단자에 접속되는, 전류원인 제 1 디프레션형 제 2 도전형 MOS 트랜지스터와,
    입력측의 트랜지스터로서, 소스가 제 2 전원 단자에 접속되는 제 1 의 제 2 도전형 MOS 트랜지스터와, 출력측의 트랜지스터로서, 소스가 상기 제 2 전원 단자에 접속되는 제 2 의 제 2 도전형 MOS 트랜지스터를 구비하고, 상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터가 흘리는 전류를 미러하는 제 1 커런트 미러 회로와,
    입력측의 트랜지스터로서, 소스가 상기 제 1 전원 단자에 접속되는 제 1 의 제 1 도전형 MOS 트랜지스터와, 출력측의 트랜지스터로서, 소스가 상기 제 1 전원 단자에 접속되며, 드레인이 상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터의 게이트에 접속되는 제 2 의 제 1 도전형 MOS 트랜지스터를 구비하고, 상기 제 1 커런트 미러 회로가 흘리는 전류를 미러하는 제 2 커런트 미러 회로와,
    상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터의 소스 및 상기 제 1 의 제 2 도전형 MOS 트랜지스터의 게이트에 일방의 단자가 연결되고 상기 제 1 의 제 2 도전형 MOS 트랜지스터의 드레인에 타방의 단자가 연결된 저항과,
    게이트가 상기 저항의 일방의 단자와 접속되고, 소스가 상기 제 2 전원 단자에 접속되고, 드레인이 상기 제 2 커런트 미러 회로의 출력 단자에 접속된 제 3 의 제 2 도전형 MOS 트랜지스터를 구비하고,
    상기 제 1 의 제 2 도전형 MOS 트랜지스터의 역치 전압이 상기 제 3 의 제 2 도전형 MOS 트랜지스터의 역치 전압보다 높은 것을 특징으로 하는 정전류 회로.
  4. 드레인이 제 1 전원 단자에 접속되는, 전류원인 제 1 디프레션형 제 2 도전형 MOS 트랜지스터와,
    입력측의 트랜지스터로서, 소스가 제 2 전원 단자에 접속되는 제 1 의 제 2 도전형 MOS 트랜지스터와, 출력측의 트랜지스터로서, 소스가 상기 제 2 전원 단자에 접속되는 제 2 의 제 2 도전형 MOS 트랜지스터를 구비하고, 상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터가 흘리는 전류를 미러하는 제 1 커런트 미러 회로와,
    상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터의 소스 및 상기 제 1 의 제 2 도전형 MOS 트랜지스터의 게이트에 일방의 단자가 연결되고 상기 제 1 의 제 2 도전형 MOS 트랜지스터의 드레인에 타방의 단자가 연결된 저항과,
    게이트가 상기 저항의 일방의 단자와 접속되고, 소스가 상기 제 2 전원 단자에 접속된 제 3 의 제 2 도전형 MOS 트랜지스터와,
    입력측의 트랜지스터로서, 소스가 상기 제 1 전원 단자에 접속되는 제 1 의 제 1 도전형 MOS 트랜지스터와, 출력측의 트랜지스터로서, 소스가 상기 제 1 전원 단자에 접속되며, 드레인이 상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터의 게이트 및 상기 제 2 의 제 2 도전형 MOS 트랜지스터의 드레인에 접속되는 제 2 의 제 1 도전형 MOS 트랜지스터를 구비하고, 상기 제 3 의 제 2 도전형 MOS 트랜지스터가 흘리는 전류를 미러하는 제 2 커런트 미러 회로를 구비하고,
    상기 제 1 의 제 2 도전형 MOS 트랜지스터의 역치 전압이 상기 제 3 의 제 2 도전형 MOS 트랜지스터의 역치 전압보다 높은 것을 특징으로 하는 정전류 회로.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 디프레션형 제 2 도전형 MOS 트랜지스터의 소스와 상기 저항 사이에 임피던스 소자를 형성한 것을 특징으로 하는 정전류 회로.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 커런트 미러 회로의 입력 단자에 캐스코드 회로를 형성한 것을 특징으로 하는 정전류 회로.
  7. 제 6 항에 있어서,
    상기 캐스코드 회로는,
    게이트를 상기 제 2 전원 단자에 접속시킨 제 2 디프레션형 제 2 도전형 MOS 트랜지스터로 구성되는 것을 특징으로 하는 정전류 회로.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI646658B (zh) * 2014-05-30 2019-01-01 日商半導體能源研究所股份有限公司 半導體裝置
JP2020035307A (ja) * 2018-08-31 2020-03-05 エイブリック株式会社 定電流回路
JP6887457B2 (ja) * 2019-03-01 2021-06-16 力晶積成電子製造股▲ふん▼有限公司Ｐｏｗｅｒｃｈｉｐ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ 基準電圧発生回路及び不揮発性半導体記憶装置
JP2020177393A (ja) * 2019-04-17 2020-10-29 エイブリック株式会社 定電流回路及び半導体装置
CN110320959B (zh) * 2019-08-21 2020-11-06 上海南芯半导体科技有限公司 一种用于产生cmos阈值电压vth的电路与方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060050821A1 (en) 2004-09-07 2006-03-09 Agency For Science, Technology And Research Clock and data recovery circuit
US20090302823A1 (en) * 2008-06-10 2009-12-10 Analog Devices, Inc. Voltage regulator circuit
JP2010198092A (ja) * 2009-02-23 2010-09-09 Seiko Instruments Inc 定電流回路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2799535B2 (ja) 1992-10-16 1998-09-17 三菱電機株式会社 基準電流発生回路
US5889431A (en) * 1997-06-26 1999-03-30 The Aerospace Corporation Current mode transistor circuit method
JP3500322B2 (ja) * 1999-04-09 2004-02-23 シャープ株式会社 定電流駆動装置および定電流駆動半導体集積回路
DE19940382A1 (de) * 1999-08-25 2001-03-08 Infineon Technologies Ag Stromquelle für niedrige Betriebsspannungen mit hohem Ausgangswiderstand
FR2829248B1 (fr) * 2001-09-03 2004-08-27 St Microelectronics Sa Generateur de courant pour faible tension d'alimentation
JP2003273654A (ja) * 2002-03-15 2003-09-26 Seiko Epson Corp 温度特性補償装置
AU2003273348A1 (en) * 2002-09-19 2004-04-08 Atmel Corporation Fast dynamic low-voltage current mirror with compensated error
DE102005040072B9 (de) * 2005-08-24 2012-02-09 Infineon Technologies Ag Vorrichtung zum verpolungssicheren Versorgen einer elektronischen Komponente mit einer Zwischenspannung aus einer Versorgungsspannung
JP4761458B2 (ja) * 2006-03-27 2011-08-31 セイコーインスツル株式会社 カスコード回路および半導体装置
JP5202980B2 (ja) * 2008-02-13 2013-06-05 セイコーインスツル株式会社 定電流回路
US8269478B2 (en) * 2008-06-10 2012-09-18 Analog Devices, Inc. Two-terminal voltage regulator with current-balancing current mirror
JP5242367B2 (ja) * 2008-12-24 2013-07-24 セイコーインスツル株式会社 基準電圧回路
US7999529B2 (en) * 2009-02-27 2011-08-16 Sandisk 3D Llc Methods and apparatus for generating voltage references using transistor threshold differences
JP5533345B2 (ja) * 2009-12-25 2014-06-25 ミツミ電機株式会社 電流源回路及びそれを用いた遅延回路及び発振回路
JP2012209762A (ja) * 2011-03-30 2012-10-25 Hitachi Ltd レベル生成回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060050821A1 (en) 2004-09-07 2006-03-09 Agency For Science, Technology And Research Clock and data recovery circuit
US20090302823A1 (en) * 2008-06-10 2009-12-10 Analog Devices, Inc. Voltage regulator circuit
JP2010198092A (ja) * 2009-02-23 2010-09-09 Seiko Instruments Inc 定電流回路

Also Published As

Publication number Publication date
TW201224698A (en) 2012-06-16
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US8542060B2 (en) 2013-09-24
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US20120062312A1 (en) 2012-03-15
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CN102402237B (zh) 2015-09-02

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