JP4477373B2

JP4477373B2 - 定電流回路

Info

Publication number: JP4477373B2
Application number: JP2004029390A
Authority: JP
Inventors: 英志嶋田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-02-05
Filing date: 2004-02-05
Publication date: 2010-06-09
Anticipated expiration: 2024-02-05
Also published as: DE102005005290A1; JP2005222301A; US20050174165A1; US7535286B2

Description

本発明は、定電流回路に関し、更に詳しくは、負荷に直列に接続された電流源を備える定電流回路に関する。

半導体集積回路において、負荷に流れる電流を制限するために、ゲートとソースを短絡したディプレッション型ＭＯＳトランジスタ（以下、ディプレッションＭＯＳと呼ぶ）が定電流源として使用される場合がある（例えば、特許文献１）。この定電流源では、図６に示すように、ディプレッションＭＯＳ（Ｑ２１）のゲートとソースを短絡することで、ゲート・ソース間電圧を０ボルトに保ち、ディプレッションＭＯＳ（Ｑ２１）の飽和領域のドレイン電流を制限し、これによって、負荷Ｌ１に流れる電流を一定に保っている。
特開平０５−０１３６８６号公報（段落０００３、図５）

上記ディプレッションＭＯＳを利用した定電流回路には以下のような問題点がある。まず、第１の問題点は、定電流回路の電源電圧が変動すると、ディプレッションＭＯＳのチャネル長変調効果によって、負荷電流が変動することにある。これは、電源電圧の変動に伴って、定電流源の両端に印加される電圧が変動すること、つまり、ディプレッションＭＯＳのドレイン・ソース間電圧（Vcc）が変動することに起因している。

第２の問題点は、ディプレッションＭＯＳのドレイン・ソース間に高い電圧が印加されるような高電圧の回路では、ドレイン・ソース間耐圧が低い低耐圧ディプレッションＭＯＳを使うことができないことにある。つまり、このような高電圧の回路では、レイアウト面積や電流特性（定電流性、温度依存性、拡散バラツキ）の観点からは、高耐圧ディプレッションＭＯＳよりも優れている低耐圧ディプレッションＭＯＳが使用できないことから、回路のレイアウト面積が増大し、また、良好な電流特性が得られないという問題である。

上記に鑑み、本発明の目的は、定電流回路の電源電圧の変動等によって定電流源に印加される電圧が変動しても、チャネル長変調効果による負荷電流の変動を低減することが出来る定電流回路を提供することにある。

本発明の他の目的は、定電流源における高耐圧性を維持したまま、定電流となる電源電圧（Ｖｃｃ）範囲を拡大できる定電流回路を提供することにある。

本発明の他の目的は、定電流源における高耐圧性を維持したまま、レイアウト面積を縮小できる定電流回路を提供することにある。

本発明の他の目的は、定電流源における高耐圧性を維持したまま、電流の温度依存性や素子間バラツキを改善できる定電流回路を提供することにある。

上記目的を達成するために、本発明の定電流回路は、相互に直列に接続された第１及び第２のディプレッション型ＭＯＳトランジスタを有する定電流源を備え、該定電流源が負荷と直列に接続されて定電流を供給する定電流回路であって、
前記第１のディプレッション型ＭＯＳトランジスタのゲート及びソースと、前記第２のディプレッション型ＭＯＳトランジスタのゲートとを接続したことを特徴とする。

本発明の定電流回路では、電源電圧の変動に伴って、定電流源の両端の電圧が変動しても、第１のディプレッション型ＭＯＳトランジスタのドレイン・ソース間電圧が、第２のディプレッション型ＭＯＳトランジスタのしきい値の絶対値以下に制限されるため、第１のディプレッションＭＯＳのチャネル長変調効果に起因するドレイン電流の変動が低減でき、良好な定電流特性が得られる。なお、本発明で使用する用語「負荷」には、各種トランジスタやダイオード、信号線等、或いは、これらを組み合わせた各種回路が含まれる。

本発明の定電流回路では、例えば、前記第１及び第２のディプレッションＭＯＳをそれぞれ低耐圧及び高耐圧のディプレッションＭＯＳとして構成し、高耐圧のディプレッションＭＯＳによって、定電流回路の電源電圧の変動に耐えられる構成を採用すれば、定電流源全体としての高耐圧性を維持したまま、定電流源によって定電流が得られる電圧（Ｖｃｃ）範囲が拡大できる。

また、上記構成を採用することにより、定電流源全体としての高耐圧性を維持したまま、定電流源のレイアウト面積が縮小可能である。

更に、上記構成を採用することにより、定電流源全体としての高耐圧性を維持したまま、電流の温度依存性や素子間バラツキを改善できる。

上記各効果は、定電流回路の消費電流を増大させることなく、実現可能である。

本発明の実施形態例を説明する前に、本発明の動作原理について、本発明の第１の実施形態例を示す図１を参照して説明する。図１の例では、第１のディプレッションＭＯＳ（Ｑ１）及び第２のディプレッションＭＯＳ（Ｑ２）が共にｎチャンネル型ＭＯＳトランジスタで構成されるものとし、定電流回路が高電位電源ラインＶＤＤと低電位電源ラインＧＮＤとの間に接続されることによって、第２のディプレッションＭＯＳ（Ｑ２）のドレインと第１のディプレッションＭＯＳ（Ｑ１）のソースとの間に電圧(Vcc)が印加される旨を示しており、このときに定電流回路に流れる電流（Ｉ）とする。

図１から理解できるように、ディプレッションＭＯＳ（Ｑ２）のゲート・ソース間電圧（Vgs2）は、ディプレッションＭＯＳ（Ｑ１）のドレイン・ソース間電圧(Vds1)との間で、V_ds1=-V_gs2の関係がある。定電流源の両端電圧Vccを固定した場合には、V_ds1が増加すると、ディプレッションＭＯＳ（Ｑ１）の電流はV_ds1の増加と共に単調に増加し、V_ds1がディプレッションＭＯＳ（Ｑ１）のしきい値（Ｖ_t1）を符号反転した値（-Ｖ_t1）以上になると飽和する。一方、ディプレッションＭＯＳ（Ｑ２）の電流は、V_ds1の増加と共に単調に減少し、V_ds1がディプレッションＭＯＳ（Ｑ２）のしきい値（V_t2）を符号反転した値（-V_t2）以上になると０になる。従って、ディプレッションＭＯＳ（Ｑ1）とディプレッションＭＯＳ（Ｑ２）の電流が一致する回路の動作点は、必ずV_ds1＜-V_t2の範囲に入る。つまり、ディプレッションＭＯＳ（Ｑ１）のドレイン・ソース間電圧（V_ds1）は-V_t2以下に制限される。このように、ディプレッションＭＯＳ（Ｑ１）のドレイン・ソース間電圧（V_ds1）を-V_t2以下に制限することにより、ディプレッションＭＯＳ（Ｑ１）のチャネル長変調効果に起因する電流の変動が低減でき、従って定電流源によって得られる定電流の変動が低減できる。

以下、本発明の実施形態例に基づいて本発明を更に説明する。図１において、本実施形態例に係る定電流源は、相互に直列に接続された一対のディプレッションｎＭＯＳ（Ｑ１，Ｑ２）から構成され、高電位電源ラインＶＤＤと低電位電源ラインＧＮＤとの間に、負荷Ｌ１と直列に接続される。ディプレッションｎＭＯＳ（Ｑ１）のドレインは、ノードｎ２において、ディプレッションｎＭＯＳ（Ｑ２）のソースに接続されており、ディプレッションｎＭＯＳ（Ｑ１）のソース及びゲートはディプレッションｎＭＯＳ（Ｑ２）のゲートと接続されている。ディプレッションｎＭＯＳ（Ｑ２）のドレインはノードｎ１を介して負荷Ｌ１の一端に接続されており、負荷Ｌ１の他端は高電位電源ラインＶＤＤに接続される。ディプレッションＭＯＳ（Ｑ１）のソースは、ノードｎ３を介して低電位電源ラインＧＮＤに接続される。本発明では、高電位電源ラインＶＤＤから負荷Ｌ１、定電流源（Ｑ１，Ｑ２）を経由して低電位電源ラインＧＮＤに至るまでの回路を定電流回路と呼ぶ。ディプレッションＭＯＳ（Ｑ１）のドレイン・ソース間耐圧は、ディプレッションＭＯＳ（Ｑ２）のドレイン・ソース間耐圧よりも低く、ディプレッションＭＯＳ（Ｑ１）のしきい値の絶対値は、ディプレッションＭＯＳ（Ｑ２）のしきい値の絶対値よりも低い。

上記定電流源の動作について詳細に説明する。まず、回路の動作点を求める。キャリア移動度をμと定義する。ディプレッションｎＭＯＳ（Ｑ１）のドレイン・ソース間電圧をV_ds1、ゲート・ソース間電圧をV_gs1、しきい値電圧をV_t1（＜0）、単位面積当たりのゲート容量をC₁、チャネル長変調係数をλ₁(＞0)、ドレインに流れ込む電流をI₁と定義する。また、ディプレッションｎＭＯＳ（Ｑ２）のドレイン・ソース間電圧をV_ds2、ゲート・ソース間電圧をV_gs2、しきい値電圧をV_t2（＜0）、単位面積当たりのゲート容量をC₂、チャネル長変調係数をλ₂(＞0)、ドレインに流れ込む電流をI₂と定義する。ここで、Vccは、図１に示すように、V_ds1とV_ds2の和である。

ディプレッションｎＭＯＳ（Ｑ１）は、V_ds1＜V_gs1-V_t1の領域では線形領域、V_ds1＞V_gs1-V_t1の領域では飽和領域となる。電流I₁は次式１で示される。

式１で、ディプレッションｎＭＯＳ（Ｑ１）のゲートとソースが短絡されているため、V_gs1=0である。V_gs1=0を式１に代入すると、次式２が得られる。

図２は、式２で示されるＩ₁をグラフで示している。同図において、V_ds1を０から増加させると、I₁は単調に増加する。

次に、ディプレッションＭＯＳ（Ｑ２）の電流Ｉ₂を考える。Vcc＞-V_t2のとき、
V_ds2=Vcc-V_ds1=Vcc+V_gs2＞V_gs2-V_t2
であるので、ディプレッションＭＯＳ（Ｑ２）は飽和領域にある。また、Vcc＜-V_t2のときには、
V_ds2=Vcc-V_ds1=Vcc+V_gs2＜V_gs2-V_t2
であるので、ディプレッションＭＯＳ（Ｑ２）は線形領域にある。電流I₂は式３で表される。

式３に、V_gs2=-V_ds1を代入すると、次式４が得られる。

図３（ａ）及び（ｂ）は、式５で示されるＩ₂をグラフで示している。同図（ｂ）に示すように、Vcc＜-V_t2のときには、V_ds1を０から増加させるとI₂は単調に減少し、V_ds1＞VccでI₂=0となる。また、同図（ａ）に示すように、Vcc＞-V_t2のときには、V_ds1を０から増加させると、I₂は単調に減少し、V_ds1＞-V_t2でI₂=0となる。図２と図３（ａ）及び（ｂ）とを重ねて図示したのが図４（ａ）及び（ｂ）である。図４（ａ）及び（ｂ）において、I₁とI₂の交点がこの定電流回路の動作点を示している。図４(a)及び (b)から、回路の動作点がV_ds1＜-V_t2の範囲に制限されることが判る。従って、ディプレッションＭＯＳ（Ｑ１）のドレイン・ソース間の耐圧は-V_t2以上であれば十分である。

定電流源に高耐圧が要求される用途でも、ディプレッションＭＯＳ（Ｑ２）として、定電流源に印加される電圧Vccの最大値以上の耐圧を持つ高耐圧ディプレッションＭＯＳを使えば、ディプレッションＭＯＳ（Ｑ１）には耐圧が-V_t2以上の低耐圧ディプレッションＭＯＳを使うことができる。低耐圧ディプレッションＭＯＳは、電流の温度依存性や素子間バラツキなどの特性上で、高耐圧ディプレッションＭＯＳよりも優れるものが容易に製造でき、上記実施形態例における定電流源は、温度依存性や素子間バラツキが改善できる。

次に、チャネル長変調効果による電流の変動について説明する。図５は、上記実施形態例で採用される構成である、|V_t1|＜|V_t2|、μ₁・C₁・W₁/L₁≪μ₂・C₂・W₂/L₂、λ₁=λ₂の場合について、定電流回路の動作点を示す。つまり、低耐圧ディプレッションＭＯＳ（Ｑ１）のしきい値の絶対値は、高耐圧ディプレッションＭＯＳ（Ｑ２）のしきい値の絶対値よりも低く、低耐圧ディプレッションＭＯＳ（Ｑ１）の電流駆動能力は、高耐圧ディプレッションＭＯＳ（Ｑ２）の電流駆動能力よりも極めて低く、且つ、双方のトランジスタのチャネル長変調係数は等しい。これは、通常の半導体装置で容易に実現可能な構成である。

図５から、Vcc＞-V_t2の場合には、動作点におけるV_ds1は-V_t1と-V_t2の間の値となる。したがって、式２におけるチャネル長変調効果の項λ・V_ds1は、λ・(-V_t1)〜λ・(-V_t2)の範囲内でほぼ一定値を保つ。従来は、ディプレッションＭＯＳ単体のドレイン・ソース間電圧がVccであるため、チャネル長変調効果の項はλ・Vccであった。したがって、Vccが変動した場合のチャネル長変調効果による電流の変動は、本発明により大幅に低減されることがわかる。また、Vcc＜-V_t2であっても、-V_t1＜Vccの範囲では電流値がほぼ一定を保つことが判る。したがって、定電流の範囲はVcc＞-V_t1となる。

低耐圧ディプレッションＭＯＳのしきい値は、高耐圧ディプレッションＭＯＳのしきい値よりも低くすることは容易であり、これによって、定電流源の定電流が得られる範囲の拡大が可能となる。つまり、従来の定電流回路では、高耐圧用途には高耐圧ディプレッションＭＯＳしか使えないため、定電流が得られる範囲はVcc＞-V_t2であった。上記実施形態例では、ディプレッションＭＯＳ（Ｑ１）を低耐圧ディプレッションＭＯＳで、ディプレッションＭＯＳ（Ｑ２）を高耐圧ディプレッションＭＯＳでそれぞれ構成することにより、定電流が得られる範囲（Vcc＞-V_t1）が拡がったことになる。

次に、上記実施形態例の構成において、|V_t1|≪|V_t2|、μ₁・C₁=μ₂・C₂、W₁=W₂=Wmin（設計ルール最小値）、L₁=L₂=Lmin（設計ルール最小値）、λ₁=λ₂である場合を考える。回路の動作点は、図５と同じである。式２で規定される電流値は、V_ds1>V_gs1-V_t1のときに、（V_t1・V_t1）に比例している。従来の定電流源は高耐圧ディプレッションＭＯＳを使用するため、式２によって同様に規定される従来の定電流源の電流は、上記実施形態例の場合と比べて、(V_t2・V_t2)／(V_t1・V_t1)倍となる。したがって、従来の定電流源で本発明と同じ電流値を得るためには、ゲート長をLmin・(V_t2・V_t2)／(V_t1・V_t1)にする必要がある。この従来の定電流源では、ゲート面積はWmin・Lmin・(V_t2・V_t2)／(V_t1・V_t1)である。上記実施形態例におけるディプレッションＭＯＳ（Ｑ１）とディプレッションＭＯＳ（Ｑ２）のゲート面積の合計は２・Wmin・Lminである。ここで、(V_t2・V_t2)／(V_t1・V_t1)＞２とすることにより、上記実施形態例における定電流源のゲート面積を、従来の定電流源のゲート面積に比して小さくできる。一般に、ゲート面積が小さくなれば、レイアウト面積も小さくなる傾向にある。したがって、上記実施形態例の定電流源は、従来の定電流源よりもレイアウト面積を小さくできる。

実施例１
図７は、本発明の第１の実施例に係る定電流源の回路図であり、図１で示した第１及び第２のディプレッションｎＭＯＳ（Ｑ１，Ｑ２）の双方のバックゲートを共通に、第１のディプレッションｎＭＯＳ（Ｑ１）のソースに接続した例を示している。このように、バックゲートを一括に接続する構成を採用すると、双方のディプレッションｎＭＯＳを同じウエル内に形成できる。

実施例２
図８は、本発明の第２の実施例に係る定電流源の回路図であり、図１で示した第１及び第２のディプレッションｎＭＯＳ（Ｑ１，Ｑ２）の双方のバックゲートを、それぞれのディプレッションｎＭＯＳ（Ｑ１、Ｑ２）のソースに接続した例を示している。このように、個々にバックゲートをソースに接続する構成を採用する場合には、双方のディプレッションｎＭＯＳを別のウエル内に形成する必要がある。

実施例３
図９は、本発明の第３の実施例に係る定電流源の回路図であり、第１及び第２のディプレッションＭＯＳ（Ｑ１１，Ｑ１２）をｐＭＯＳで構成した例を示している。第１及び第２のディプレッションｐＭＯＳ（Ｑ１１，Ｑ１２）の双方のバックゲートを共通に、第１のディプレッションｐＭＯＳ（Ｑ１１）のソースに接続している。このように、バックゲートを一括に接続する構成を採用すると、双方のディプレッションｐＭＯＳを同じウエル内に形成できる。ディプレッションｐＭＯＳ（Ｑ１）のソースは、ノードｎ１１を経由して高電位電源ラインＶＤＤに接続される。ディプレッションｐＭＯＳ（Ｑ１２）のドレインは、ノード１３を経由して負荷Ｌ１の一端に接続され、負荷Ｌ１の他端は、低電位電源ラインＧＮＤに接続される。

実施例４
図１０は、本発明の第４の実施例に係る定電流源の回路図であり、第１及び第２のディプレッションＭＯＳ（Ｑ１１，Ｑ１２）をｐＭＯＳで構成した例を示している。第１及び第２のディプレッションｐＭＯＳ（Ｑ１１，Ｑ１２）の双方のバックゲートを、それぞれのディプレッションｐＭＯＳ（Ｑ１１、Ｑ１２）のソースに接続している。このように、個々にバックゲートをソースに接続する構成を採用する場合には、双方のディプレッションｐＭＯＳを別のウエル内に形成する必要がある。ディプレッションｐＭＯＳ（Ｑ１）のソースは、ノードｎ１１を経由して高電位電源ラインＶＤＤに接続される。ディプレッションｐＭＯＳ（Ｑ１２）のドレインは、ノード１３を経由して負荷Ｌ１の一端に接続され、負荷Ｌ１の他端は、低電位電源ラインＧＮＤに接続される。

以上、本発明をその好適な実施態様に基づいて説明したが、本発明の定電流源回路は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。例えば、高電位電源ラインＶＤＤとノードｎ１の間と、低電位電源ラインＧＮＤとノードｎ３の間の両方に負荷を接続した構成も含まれる。

本発明の一実施形態に係る定電流回路の回路図である。図１の実施形態における第１のディプレッションＭＯＳのドレイン電流特性を示すグラフである。図１の実施形態における第２のディプレッションＭＯＳのドレイン電流特性を示すグラフである。図１の実施形態におけるディプレッションＭＯＳの動作点を示すグラフである。図１の実施形態における特定条件での動作点を示すグラフである。従来の定電流源の回路図である。本発明の実施例１の回路図である。本発明の実施例２の回路図である。本発明の実施例３の回路図である。本発明の実施例４の回路図である。

符号の説明

Ｑ１，Ｑ２，Ｑ１１，Ｑ１２：ディプレッションＭＯＳトランジスタ
ｎ１，ｎ２，ｎ３，ｎ１１，ｎ１２ｎ１３：ノード
Ｌ１：負荷
ＶＤＤ：高電位電源ライン
ＧＮＤ：低電位電源ライン

Claims

相互に直列に接続された第１及び第２のディプレッション型ＭＯＳトランジスタを有する定電流源を備え、該定電流源が負荷と直列に接続されて定電流を供給する定電流回路であって、
前記第１のディプレッション型ＭＯＳトランジスタのゲート及びソースと、前記第２のディプレッション型ＭＯＳトランジスタのゲートとを接続し、
前記第１のディプレッション型ＭＯＳトランジスタのドレイン・ソース間耐圧が、前記第２のディプレッション型ＭＯＳトランジスタのドレイン・ソース間耐圧よりも低く、
前記第１のディプレッション型ＭＯＳトランジスタのドレイン・ソース間耐圧が、前記第２のディプレッション型ＭＯＳトランジスタのしきい値を符号反転した値以上であり、且つ、前記第２のディプレッション型ＭＯＳトランジスタのドレイン・ソース間耐圧が、前記定電流源に印加される電圧の最大値以上であることを特徴とする定電流回路。
前記第１のディプレッション型ＭＯＳトランジスタのしきい値の絶対値が、前記第２のディプレッション型ＭＯＳトランジスタのしきい値の絶対値よりも小さい、請求項１に記載の定電流回路。
前記第１及び第２のディプレッション型ＭＯＳトランジスタのバックゲートを共通に、前記第１のディプレッション型ＭＯＳトランジスタのソースに接続したことを特徴とする、請求項１又は２に記載の定電流回路。
前記第１及び第２のディプレッション型ＭＯＳトランジスタのバックゲートをそれぞれ、前記第１及び第２のディプレッション型ＭＯＳトランジスタのソースに接続したことを特徴とする、請求項１又は２に記載の定電流回路。