JPH11272786A - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPH11272786A JPH11272786A JP10078070A JP7807098A JPH11272786A JP H11272786 A JPH11272786 A JP H11272786A JP 10078070 A JP10078070 A JP 10078070A JP 7807098 A JP7807098 A JP 7807098A JP H11272786 A JPH11272786 A JP H11272786A
- Authority
- JP
- Japan
- Prior art keywords
- enhancement type
- differential amplifier
- constant current
- amplifier circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45744—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction
- H03F3/45766—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using balancing means
- H03F3/45771—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using balancing means using switching means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45048—Calibrating and standardising a dif amp
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45564—Indexing scheme relating to differential amplifiers the IC comprising one or more extra current sources
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45612—Indexing scheme relating to differential amplifiers the IC comprising one or more input source followers as input stages in the IC
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45674—Indexing scheme relating to differential amplifiers the LC comprising one current mirror
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 差動段で発生するオフセット電圧を零にする
とともに、ＧＮＤ付近の入力電圧に対しても安定な動作
を確実にすること。 【解決手段】 トリミングによって電流値を可変するこ
とのできる定電流源と、デプレッション型Ｐ−ＭＯＳト
ランジスタによるドレイン接地回路を従来の差動増幅回
路のそれぞれの入力に付加する。
とともに、ＧＮＤ付近の入力電圧に対しても安定な動作
を確実にすること。 【解決手段】 トリミングによって電流値を可変するこ
とのできる定電流源と、デプレッション型Ｐ−ＭＯＳト
ランジスタによるドレイン接地回路を従来の差動増幅回
路のそれぞれの入力に付加する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
の差動増幅回路に関するものである。
の差動増幅回路に関するものである。
【０００２】
【従来の技術】従来の差動増幅回路としては、図５に示
されるような回路が知られている。すなわちソースどう
しが接続されたエンハンスメント型Ｐ−ＭＯＳトランジ
スタ１０２と１０３よりなる差動対１００と、一端が差
動対のソースに接続され他端が電源Ｖｄｄに接続された
定電流源１０６とエンハンスメント型Ｎ−ＭＯＳトラン
ジスタ１０４と１０５からなるカレントミラー回路１０
１より構成される。差動対１００を構成しているエンハ
ンスメント型Ｐ−ＭＯＳトランジスタ１０２のゲートは
非反転入力端子１に、１０３のゲートは反転入力端子２
に接続され、差動対のエンハンスメント型Ｐ−ＭＯＳト
ランジスタ１０３とカレントミラー回路１０１のエンハ
ンスメント型Ｎ−ＭＯＳトランジスタ１０５のそれぞれ
のドレインが出力３に接続されている。
されるような回路が知られている。すなわちソースどう
しが接続されたエンハンスメント型Ｐ−ＭＯＳトランジ
スタ１０２と１０３よりなる差動対１００と、一端が差
動対のソースに接続され他端が電源Ｖｄｄに接続された
定電流源１０６とエンハンスメント型Ｎ−ＭＯＳトラン
ジスタ１０４と１０５からなるカレントミラー回路１０
１より構成される。差動対１００を構成しているエンハ
ンスメント型Ｐ−ＭＯＳトランジスタ１０２のゲートは
非反転入力端子１に、１０３のゲートは反転入力端子２
に接続され、差動対のエンハンスメント型Ｐ−ＭＯＳト
ランジスタ１０３とカレントミラー回路１０１のエンハ
ンスメント型Ｎ−ＭＯＳトランジスタ１０５のそれぞれ
のドレインが出力３に接続されている。
【０００３】非反転入力端子１の電圧VINPが反転入力端
子２の電圧VINNより大きい場合は出力端子３の電圧ＶＯ
ＵＴは“ＨＩＧＨ”レベルとなり、逆にＶＩＮＰがＶＩ
ＮＮより小さい場合はＶＯＵＴは“ＬＯＷ”レベルとな
る。
子２の電圧VINNより大きい場合は出力端子３の電圧ＶＯ
ＵＴは“ＨＩＧＨ”レベルとなり、逆にＶＩＮＰがＶＩ
ＮＮより小さい場合はＶＯＵＴは“ＬＯＷ”レベルとな
る。
【０００４】
【発明が解決しようとする課題】図５に示した従来の差
動増幅回路の場合±１０ｍＶ程度のオフセット電圧が発
生してしまい、ＣＭＯＳ型差動増幅回路の大きな欠点と
なっている。また図５に示した従来の差動増幅回路では
非反転入力端子１あるいは反転入力端子２の電圧がＧＮ
Ｄ近辺の場合には差動対を構成しているエンハンスメン
ト型Ｐ−ＭＯＳトランジスタ１０２あるいは１０３が非
飽和状態となり一層のオフセット電圧の悪化、動作速度
の低下、動作異常等をひきおこしているという問題があ
った。
動増幅回路の場合±１０ｍＶ程度のオフセット電圧が発
生してしまい、ＣＭＯＳ型差動増幅回路の大きな欠点と
なっている。また図５に示した従来の差動増幅回路では
非反転入力端子１あるいは反転入力端子２の電圧がＧＮ
Ｄ近辺の場合には差動対を構成しているエンハンスメン
ト型Ｐ−ＭＯＳトランジスタ１０２あるいは１０３が非
飽和状態となり一層のオフセット電圧の悪化、動作速度
の低下、動作異常等をひきおこしているという問題があ
った。
【０００５】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明においてはオフセット電圧を調節するため
の回路と差動対のエンハンスメント型Ｐ−ＭＯＳトラン
ジスタが非飽和状態になるのを避けるためのレベルシフ
ト回路を具備している。
めに、本発明においてはオフセット電圧を調節するため
の回路と差動対のエンハンスメント型Ｐ−ＭＯＳトラン
ジスタが非飽和状態になるのを避けるためのレベルシフ
ト回路を具備している。
【０００６】
【発明の実施の形態】本発明においてはトリミングによ
って電流値を可変することのできる定電流源と、エンハ
ンスメント型Ｐ−ＭＯＳトランジスタによるドレイン接
地回路を差動増幅回路のそれぞれの入力に付加してい
る。
って電流値を可変することのできる定電流源と、エンハ
ンスメント型Ｐ−ＭＯＳトランジスタによるドレイン接
地回路を差動増幅回路のそれぞれの入力に付加してい
る。
【０００７】
【実施例】以下に、本発明の実施例を図面に基づいて説
明する。図１は本発明の第一実施例の差動増幅回路であ
る。エンハンスメント型Ｐ−ＭＯＳトランジスタ１０
２、１０３で構成される差動対１００とエンハンスメン
ト型Ｎ−ＭＯＳトランジスタ１０４、１０５で構成され
るカレントミラー回路１０１に加えて、レーザー等を利
用したトリミングによって電流値を可変することのでき
る定電流源１０９、１１０とレベルシフトを行うための
エンハンスメント型Ｐ−ＭＯＳトランジスタによるドレ
イン接地回路１０７、１０８より構成される。電流を可
変できる定電流源１０９の出力電流をＩ１０９とすると
エンハンスメント型Ｐ−ＭＯＳトランジスタ１０７のゲ
ートーソース間電圧ＶＳＧ１０７は（１）式で与えられ
る。
明する。図１は本発明の第一実施例の差動増幅回路であ
る。エンハンスメント型Ｐ−ＭＯＳトランジスタ１０
２、１０３で構成される差動対１００とエンハンスメン
ト型Ｎ−ＭＯＳトランジスタ１０４、１０５で構成され
るカレントミラー回路１０１に加えて、レーザー等を利
用したトリミングによって電流値を可変することのでき
る定電流源１０９、１１０とレベルシフトを行うための
エンハンスメント型Ｐ−ＭＯＳトランジスタによるドレ
イン接地回路１０７、１０８より構成される。電流を可
変できる定電流源１０９の出力電流をＩ１０９とすると
エンハンスメント型Ｐ−ＭＯＳトランジスタ１０７のゲ
ートーソース間電圧ＶＳＧ１０７は（１）式で与えられ
る。
【０００８】
【数１】
【０００９】同様に電流を可変できる定電流源１１０の
出力電流をＩ１１０とすれば、エンハンスメント型Ｐ−
ＭＯＳトランジスタ１０８のゲートーソース間電圧ＶＳ
Ｇ１０８は（２）式で与えられる。
出力電流をＩ１１０とすれば、エンハンスメント型Ｐ−
ＭＯＳトランジスタ１０８のゲートーソース間電圧ＶＳ
Ｇ１０８は（２）式で与えられる。
【００１０】
【数２】
【００１１】ただしＶｔｐはエンハンスメント型Ｐ−Ｍ
ＯＳトランジスタのしきい値電圧、μは移動度、Ｃｏｘ
はゲート単位面積当たりの容量、Ｌはゲート長、Ｗはゲ
ート幅である。これより非反転入力端子１の電圧をＶＩ
ＮＰ、反転入力端子２の電圧をＶＩＮＮとするとＡ点お
よびＢ点の電圧ＶＡ，ＶＢは（１）式と（２）式より ＶＡ＝ＶＩＮＰ＋ＶＳＧ１０７ （３） ＶＢ＝ＶＩＮＮ＋ＶＳＧ１０８ （４） で与えられる。ＶＩＮＰ−ＶＩＮＮ＝０の時のＶＡ―Ｖ
Ｂは（３）、（４）式より ＶＡ―ＶＢ＝ＶＳＧ１０７−ＶＳＧ１０８ （５） となる。（５）式に（１）、（２）式を代入することに
より、
ＯＳトランジスタのしきい値電圧、μは移動度、Ｃｏｘ
はゲート単位面積当たりの容量、Ｌはゲート長、Ｗはゲ
ート幅である。これより非反転入力端子１の電圧をＶＩ
ＮＰ、反転入力端子２の電圧をＶＩＮＮとするとＡ点お
よびＢ点の電圧ＶＡ，ＶＢは（１）式と（２）式より ＶＡ＝ＶＩＮＰ＋ＶＳＧ１０７ （３） ＶＢ＝ＶＩＮＮ＋ＶＳＧ１０８ （４） で与えられる。ＶＩＮＰ−ＶＩＮＮ＝０の時のＶＡ―Ｖ
Ｂは（３）、（４）式より ＶＡ―ＶＢ＝ＶＳＧ１０７−ＶＳＧ１０８ （５） となる。（５）式に（１）、（２）式を代入することに
より、
【００１２】
【数３】
【００１３】が得られる。図１に示す差動増幅回路によ
って発生するオフセット電圧をＶｏｓとすると、全体の
オフセット電圧Ｖｏｓ（ｔｏｔａｌ）は Ｖｏｓ（ｔｏｔａｌ）＝ＶＡ−ＶＢ−Ｖｏｓ （７） となる。全体のオフセット電圧Ｖｏｓ（ｔｏｔａｌ）を
零にするには（７）式より、 Ｖｏｓ＝ＶＡ−ＶＢ （８） とすればよい。（８）式の条件を満たすことで図１に示
す差動増幅回路で発生するオフセット電圧Ｖｏｓをキャ
ンセルすることができ、全体のオフセット電圧Ｖｏｓ
（ｔｏｔａｌ）を零にすることができる。すなわち
（６）、（８）式より
って発生するオフセット電圧をＶｏｓとすると、全体の
オフセット電圧Ｖｏｓ（ｔｏｔａｌ）は Ｖｏｓ（ｔｏｔａｌ）＝ＶＡ−ＶＢ−Ｖｏｓ （７） となる。全体のオフセット電圧Ｖｏｓ（ｔｏｔａｌ）を
零にするには（７）式より、 Ｖｏｓ＝ＶＡ−ＶＢ （８） とすればよい。（８）式の条件を満たすことで図１に示
す差動増幅回路で発生するオフセット電圧Ｖｏｓをキャ
ンセルすることができ、全体のオフセット電圧Ｖｏｓ
（ｔｏｔａｌ）を零にすることができる。すなわち
（６）、（８）式より
【００１４】
【数４】
【００１５】が成立するようにＩ１０９あるいはＩ１１
０の値を、図２で後述するようなフューズをレーザーで
切断する等のトリミング手段で調整することにより全体
のオフセット電圧Ｖｏｓ（ｔｏｔａｌ）を零にすること
ができる。非反転入力端子１あるいは反転入力端子２が
ＧＮＤの場合でも、エンハンスメント型Ｐ−ＭＯＳトラ
ンジスタ１０７、１０８がレベルシフトの働きをするの
で（３）、（４）式からわかるようにＶＡ＝ＶＳＧ１０
７、ＶＢ＝ＶＳＧ１０８となり（ＶＡ、ＶＢは通常０．
８Ｖ程度である。）、差動対１００のエンハンスメント
型Ｐ−ＭＯＳトランジスタ１０２あるいは１０３が非飽
和状態となることはない。したがって、従来の差動増幅
回路で見られるようなＶＩＮＰあるいはＶＩＮＮがＧＮ
Ｄ付近でのオフセット電圧の悪化、動作速度の低下、動
作異常等をひきおこすことがない。
０の値を、図２で後述するようなフューズをレーザーで
切断する等のトリミング手段で調整することにより全体
のオフセット電圧Ｖｏｓ（ｔｏｔａｌ）を零にすること
ができる。非反転入力端子１あるいは反転入力端子２が
ＧＮＤの場合でも、エンハンスメント型Ｐ−ＭＯＳトラ
ンジスタ１０７、１０８がレベルシフトの働きをするの
で（３）、（４）式からわかるようにＶＡ＝ＶＳＧ１０
７、ＶＢ＝ＶＳＧ１０８となり（ＶＡ、ＶＢは通常０．
８Ｖ程度である。）、差動対１００のエンハンスメント
型Ｐ−ＭＯＳトランジスタ１０２あるいは１０３が非飽
和状態となることはない。したがって、従来の差動増幅
回路で見られるようなＶＩＮＰあるいはＶＩＮＮがＧＮ
Ｄ付近でのオフセット電圧の悪化、動作速度の低下、動
作異常等をひきおこすことがない。
【００１６】（８）式には全体のオフセット電圧を零に
するための条件を示してあるが、定電流源１０９、１１
０の電流Ｉ１０９、Ｉ１１０を適当に調節することで全
体のオフセット電圧Ｖｏｓ（ｔｏｔａｌ）を零にするば
かりでなく任意の値にすることが可能なことは明白であ
る。図２はレーザーを用いて電流を調節可能にした定電
流源１０９、１１０の実施例である。レーザー用いてフ
ューズ１２４〜１２６を切断することでデプレション型
Ｐ−ＭＯＳトランジスタ１２０〜１２３のチャンネル長
Ｌを調整して出力電流を変更することができる。任意個
のフューズとデプレション型Ｐ−ＭＯＳトランジスタさ
らに直列に接続することで、より高精度に出力電流を調
節することが可能となる。
するための条件を示してあるが、定電流源１０９、１１
０の電流Ｉ１０９、Ｉ１１０を適当に調節することで全
体のオフセット電圧Ｖｏｓ（ｔｏｔａｌ）を零にするば
かりでなく任意の値にすることが可能なことは明白であ
る。図２はレーザーを用いて電流を調節可能にした定電
流源１０９、１１０の実施例である。レーザー用いてフ
ューズ１２４〜１２６を切断することでデプレション型
Ｐ−ＭＯＳトランジスタ１２０〜１２３のチャンネル長
Ｌを調整して出力電流を変更することができる。任意個
のフューズとデプレション型Ｐ−ＭＯＳトランジスタさ
らに直列に接続することで、より高精度に出力電流を調
節することが可能となる。
【００１７】図３は本発明の第二実施例の差動増幅回路
である。第二実施例が第一実施例と異なる点は、図１の
レーザー等を用いて電流を調整可能とした定電流源１１
０の代わりに図３では電流値が固定された定電流源１１
１を使用している点である。第二実施例においても第一
実施例と同様な効果が得られることは明らかである。ま
た図１に示したレーザー等を用いて電流を調整可能とし
た定電流源１０９を電流値が固定された定電流源を使用
しても図３に示した第二実施例と同様な効果が得られる
ことは明白である。
である。第二実施例が第一実施例と異なる点は、図１の
レーザー等を用いて電流を調整可能とした定電流源１１
０の代わりに図３では電流値が固定された定電流源１１
１を使用している点である。第二実施例においても第一
実施例と同様な効果が得られることは明らかである。ま
た図１に示したレーザー等を用いて電流を調整可能とし
た定電流源１０９を電流値が固定された定電流源を使用
しても図３に示した第二実施例と同様な効果が得られる
ことは明白である。
【００１８】図４は本発明の第三実施例の差動増幅回路
である。エンハンスメント型Ｎ−ＭＯＳトランジスタ２
００と２０１で構成される差動対１００とエンハンスメ
ント型Ｐ−ＭＯＳトランジスタ２０２、２０３で構成さ
れるカレントミラー回路１０１に加えて、レーザー等を
利用したトリミングによって電流値を可変することので
きる定電流源１０９、１１０とレベルシフトをするため
のエンハンスメント型Ｎ−ＭＯＳトランジスタによるド
レイン接地回路２０４，２０５より構成される。
である。エンハンスメント型Ｎ−ＭＯＳトランジスタ２
００と２０１で構成される差動対１００とエンハンスメ
ント型Ｐ−ＭＯＳトランジスタ２０２、２０３で構成さ
れるカレントミラー回路１０１に加えて、レーザー等を
利用したトリミングによって電流値を可変することので
きる定電流源１０９、１１０とレベルシフトをするため
のエンハンスメント型Ｎ−ＭＯＳトランジスタによるド
レイン接地回路２０４，２０５より構成される。
【００１９】図４においても定電流源１０９，１１０の
電流Ｉ１０９，Ｉ１１０をトリミングによって調節する
ことでオフセット電圧を調節できることは明白である。
一方第三実施例では非反転入力端子１の電圧ＶＩＮＰあ
るいは反転入力端子２の電圧ＶＩＮＮがＶｄｄ付近でオ
フセット電圧の悪化、動作速度の低下、動作異常等をひ
きおこすことがない点が第一実施例とは異なる。
電流Ｉ１０９，Ｉ１１０をトリミングによって調節する
ことでオフセット電圧を調節できることは明白である。
一方第三実施例では非反転入力端子１の電圧ＶＩＮＰあ
るいは反転入力端子２の電圧ＶＩＮＮがＶｄｄ付近でオ
フセット電圧の悪化、動作速度の低下、動作異常等をひ
きおこすことがない点が第一実施例とは異なる。
【００２０】図４において、レーザー等を用いて電流を
調整可能とした定電流源１０９あるいは１１０のどちら
か一方にのみレーザー等を用いて電流を調整可能とした
定電流源を使用し、他方は電流値が固定された定電流源
を用いても同様な効果が得られることは明らかである。
調整可能とした定電流源１０９あるいは１１０のどちら
か一方にのみレーザー等を用いて電流を調整可能とした
定電流源を使用し、他方は電流値が固定された定電流源
を用いても同様な効果が得られることは明らかである。
【００２１】
【発明の効果】本発明の差動増幅回路ではGND付近の入
力電圧でも特性が悪化することなく、しかもトリミング
技術を使用することでオフセット電圧を任意の値に設定
することが可能である。
力電圧でも特性が悪化することなく、しかもトリミング
技術を使用することでオフセット電圧を任意の値に設定
することが可能である。
【図１】本発明の第一実施例の差動増幅回路の回路図で
ある。
ある。
【図２】レーザーを用いて電流を調節可能にした定電流
源の回路図である。
源の回路図である。
【図３】本発明の第二実施例の差動増幅回路の回路図で
ある。
ある。
【図４】本発明の第三実施例の差動増幅回路の回路図で
ある。
ある。
【図５】従来の差動増幅回路の回路図である。
１００ 差動対 １０１ カレントミラー回路 １０２、１０３、１０７、１０８、２０２、２０３エン
ハンスメント型Ｐ−ＭＯＳトランジスタ １０３、１０５、２００、２０１、２０４、２０５エン
ハンスメント型Ｎ−ＭＯＳトランジスタ １０６、１１１ 電流値が固定された定電流源 １０９、１１０ レーザー等を用いて電流を調整可能
とした定電流源 １２０〜１２３ デプレション型Ｐ−ＭＯＳトランジ
スタ １２４〜１２６ フューズ
ハンスメント型Ｐ−ＭＯＳトランジスタ １０３、１０５、２００、２０１、２０４、２０５エン
ハンスメント型Ｎ−ＭＯＳトランジスタ １０６、１１１ 電流値が固定された定電流源 １０９、１１０ レーザー等を用いて電流を調整可能
とした定電流源 １２０〜１２３ デプレション型Ｐ−ＭＯＳトランジ
スタ １２４〜１２６ フューズ
Claims (1)
- 【請求項１】 レーザー等を用いたトリミングによって
電流を調節可能にした定電流源と前記定電流源と直列に
接続されたドレイン接地回路と差動増幅回路からなり、
前記定電流源の電流を前記差動増幅回路から発生するオ
フセット電圧値に応じてトリミングすることを特徴とす
る差動増幅回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10078070A JPH11272786A (ja) | 1998-03-25 | 1998-03-25 | 差動増幅回路 |
| KR10-1999-0008461A KR100534038B1 (ko) | 1998-03-25 | 1999-03-13 | 차동 증폭회로 |
| US09/275,697 US6114906A (en) | 1998-03-25 | 1999-03-24 | Differential amplifier circuit |
| CN99104407A CN1132306C (zh) | 1998-03-25 | 1999-03-25 | 差分放大器电路 |
| HK00101467A HK1022793A1 (en) | 1998-03-25 | 2000-03-08 | Differential amplifier circuit |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10078070A JPH11272786A (ja) | 1998-03-25 | 1998-03-25 | 差動増幅回路 |
| US09/275,697 US6114906A (en) | 1998-03-25 | 1999-03-24 | Differential amplifier circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11272786A true JPH11272786A (ja) | 1999-10-08 |
Family
ID=26419147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10078070A Pending JPH11272786A (ja) | 1998-03-25 | 1998-03-25 | 差動増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6114906A (ja) |
| JP (1) | JPH11272786A (ja) |
| CN (1) | CN1132306C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007531459A (ja) * | 2004-03-31 | 2007-11-01 | アナログ デバイセス インコーポレーテッド | 差動段電圧オフセットトリム回路 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217653A (ja) * | 2001-01-12 | 2002-08-02 | Toshiba Microelectronics Corp | 差動増幅回路 |
| JP3998553B2 (ja) * | 2002-09-30 | 2007-10-31 | Ｎｅｃエレクトロニクス株式会社 | 差動出力回路，及びそれを用いた回路 |
| US7285995B2 (en) * | 2004-02-02 | 2007-10-23 | Toshiba America Electronic Components, Inc. | Charge pump |
| JP4477373B2 (ja) * | 2004-02-05 | 2010-06-09 | Ｎｅｃエレクトロニクス株式会社 | 定電流回路 |
| US7397288B2 (en) * | 2005-03-21 | 2008-07-08 | Semiconductor Components Industries, L.L.C. | Fan out buffer and method therefor |
| FR2895171B1 (fr) * | 2005-12-16 | 2008-02-15 | Atmel Grenoble Soc Par Actions | Circuit electronique a compensation de decalage intrinseque de paires diffentielles |
| KR101562898B1 (ko) * | 2008-12-31 | 2015-10-23 | 주식회사 동부하이텍 | Ｏｐ 앰프 |
| JP6321411B2 (ja) * | 2014-03-13 | 2018-05-09 | エイブリック株式会社 | 電圧検出回路 |
| CN106059507B (zh) * | 2016-05-30 | 2019-03-01 | 上海芃矽半导体技术有限公司 | D类放大器和抑制d类放大器噪声的方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045806A (en) * | 1988-04-17 | 1991-09-03 | Teledyne Industries | Offset compensated amplifier |
| US5200654A (en) * | 1991-11-20 | 1993-04-06 | National Semiconductor Corporation | Trim correction circuit with temperature coefficient compensation |
| JP2694767B2 (ja) * | 1993-10-29 | 1997-12-24 | 東光株式会社 | 積分器 |
| EP0782250B1 (en) * | 1995-12-29 | 2001-05-30 | STMicroelectronics S.r.l. | Offset compensating method and circuit for MOS differential stages |
| US5812005A (en) * | 1996-07-30 | 1998-09-22 | Dallas Semiconductor Corp. | Auto zero circuitry and associated method |
-
1998
- 1998-03-25 JP JP10078070A patent/JPH11272786A/ja active Pending
-
1999
- 1999-03-24 US US09/275,697 patent/US6114906A/en not_active Expired - Lifetime
- 1999-03-25 CN CN99104407A patent/CN1132306C/zh not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007531459A (ja) * | 2004-03-31 | 2007-11-01 | アナログ デバイセス インコーポレーテッド | 差動段電圧オフセットトリム回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6114906A (en) | 2000-09-05 |
| CN1132306C (zh) | 2003-12-24 |
| CN1238595A (zh) | 1999-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6459326B2 (en) | Method for generating a substantially temperature independent current and device allowing implementation of the same | |
| EP1279223B1 (en) | Boosted high gain, very wide common mode range, self-biased operational amplifier | |
| KR101080560B1 (ko) | 트랜스컨덕턴스 조정 회로 | |
| JPH11272786A (ja) | 差動増幅回路 | |
| JP2007251507A (ja) | 差動増幅回路 | |
| EP1435693B1 (en) | Amplification circuit | |
| EP1376860A1 (en) | Asymmetrical differential amplifier | |
| US5479114A (en) | Three-value input buffer circuit | |
| US6815997B2 (en) | Field effect transistor square multiplier | |
| US20210250006A1 (en) | Output pole-compensated operational amplifier | |
| JPH09260962A (ja) | インバータ回路及び増幅器 | |
| JP2004304632A (ja) | パワーオンディテクタ、及びこのパワーオンディテクタを用いたパワーオンリセット回路 | |
| KR100582545B1 (ko) | 출력 전류의 왜곡이 보상된 트랜스컨덕터 회로 | |
| EP1017164A2 (en) | Current mirror with a constant current for a wide range of output load impedance | |
| EP0367578A1 (en) | CMOS compatible bandgap voltage reference | |
| JPH11312930A (ja) | 差動増幅器 | |
| KR100534038B1 (ko) | 차동 증폭회로 | |
| JP2004064132A (ja) | 演算増幅器 | |
| US20010035776A1 (en) | Fixed transconductance bias apparatus | |
| JPH09116349A (ja) | 演算増幅器 | |
| US11012041B2 (en) | Differential amplifier circuit | |
| JP2565528B2 (ja) | ヒステリシスコンパレータ回路 | |
| JPH10124161A (ja) | 基準電圧源 | |
| JPH10276053A (ja) | 可変利得増幅器 | |
| JP3325707B2 (ja) | 演算増幅器 |