JP2002217653A - 差動増幅回路 - Google Patents
差動増幅回路Info
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Abstract
(57)【要約】
【課題】 差動増幅回路における同相入力電圧範囲を拡
大する。 【解決手段】 外部から入力される電圧ＩＮ（−）及び
（＋）が、差動増幅部１の入力端子に直接入力されるの
でなく、電圧シフト部２及び３によりシフトされた後、
入力される。入力電圧ＩＮ（−）及び（＋）がハイレベ
ルのときαだけ降下され、ローレベルのときβだけ降下
される。ここで、α＞βの関係が成立する。これによ
り、相対的に外部入力電圧ＩＮのハイレベルとローレベ
ルとの電圧差が縮小されて差動増幅部１に入力されるの
で、差動増幅部１における実質的な同相入力電圧範囲が
拡大される。
大する。 【解決手段】 外部から入力される電圧ＩＮ（−）及び
（＋）が、差動増幅部１の入力端子に直接入力されるの
でなく、電圧シフト部２及び３によりシフトされた後、
入力される。入力電圧ＩＮ（−）及び（＋）がハイレベ
ルのときαだけ降下され、ローレベルのときβだけ降下
される。ここで、α＞βの関係が成立する。これによ
り、相対的に外部入力電圧ＩＮのハイレベルとローレベ
ルとの電圧差が縮小されて差動増幅部１に入力されるの
で、差動増幅部１における実質的な同相入力電圧範囲が
拡大される。
Description
【０００１】
【発明の属する技術分野】本発明は、差動増幅回路に関
する。
する。
【０００２】
【従来の技術】二つの信号の電圧差を増幅する際に、差
動増幅回路が用いられる。そして、二つの信号の電圧の
平均値を同相入力電圧と言い、差動増幅回路が正常に動
作することができる同相入力電圧の範囲を同相入力電圧
範囲と呼ぶ。この同相入力電圧範囲が広い程使い勝手が
良く、性能の良い差動増幅回路である。
動増幅回路が用いられる。そして、二つの信号の電圧の
平均値を同相入力電圧と言い、差動増幅回路が正常に動
作することができる同相入力電圧の範囲を同相入力電圧
範囲と呼ぶ。この同相入力電圧範囲が広い程使い勝手が
良く、性能の良い差動増幅回路である。
【０００３】従来の差動増幅回路の一例を図４に示す。
第１の電源端子ＶDDに、電流源としてのＰチャネル型Ｍ
ＯＳトランジスタＭＰ３のソース及びバックゲートが接
続され、基準電圧Ｖref１がゲートに入力される。
第１の電源端子ＶDDに、電流源としてのＰチャネル型Ｍ
ＯＳトランジスタＭＰ３のソース及びバックゲートが接
続され、基準電圧Ｖref１がゲートに入力される。
【０００４】このトランジスタＭＰ３のドレインに、Ｐ
チャネル型ＭＯＳトランジスタＭＰ１及びＭＰ２のソー
スが接続され、バックゲートが第１の電源端子ＶDDに接
続されている。さらに、トランジスタＭＰ１のゲートが
入力端子ＩＮ（−）に接続され、トランジスタＭＰ２の
ゲートが入力端子ＩＮ（＋）に接続されている。
チャネル型ＭＯＳトランジスタＭＰ１及びＭＰ２のソー
スが接続され、バックゲートが第１の電源端子ＶDDに接
続されている。さらに、トランジスタＭＰ１のゲートが
入力端子ＩＮ（−）に接続され、トランジスタＭＰ２の
ゲートが入力端子ＩＮ（＋）に接続されている。
【０００５】トランジスタＭＰ１のドレインにＮチャネ
ル型ＭＯＳトランジスタＭＮ１のドレイン及びゲートが
接続され、ソース及びバックゲートが第２の電源端子Ｖ
ssに接続されている。トランジスタＭＰ２のドレインに
Ｎチャネル型ＭＯＳトランジスタＭＮ２のドレインが接
続され、ゲートがトランジスタＭＮ１のゲート及びドレ
インに接続され、ソース及びバックゲートが第２の電源
端子Ｖssに接続されている。
ル型ＭＯＳトランジスタＭＮ１のドレイン及びゲートが
接続され、ソース及びバックゲートが第２の電源端子Ｖ
ssに接続されている。トランジスタＭＰ２のドレインに
Ｎチャネル型ＭＯＳトランジスタＭＮ２のドレインが接
続され、ゲートがトランジスタＭＮ１のゲート及びドレ
インに接続され、ソース及びバックゲートが第２の電源
端子Ｖssに接続されている。
【０００６】ここで、各々のトランジスタＭＰ１〜ＭＰ
３、ＭＮ１〜ＭＮ２をトランジスタＭＸＫと総称した場
合における電圧や電流等について、次のように名称を定
める。
３、ＭＮ１〜ＭＮ２をトランジスタＭＸＫと総称した場
合における電圧や電流等について、次のように名称を定
める。
【０００７】ＶGSXK：ＭＸＫのゲート・ソース間電圧 ＶDSXK：ＭＸＫのドレイン・ソース間電圧 ＩDXK：ＭＸＫのドレイン電流 μSXK：ＭＸＫの移動度 ＷXK：ＭＸＫのゲート幅 ＬXK：ＭＸＫのゲート長 ＶthXK：ＭＸＫの閾値電圧 第２の電源端子Ｖss→トランジスタＭＮ１→トランジス
タＭＰ１→入力端子ＩＮ（−）の経路から、この差動増
幅回路における同相入力電圧ＣＭＶINを計算すると、 ＣＭＶIN＝Ｖss＋ＶGSN1＋｜ＶDSP1｜−｜ＶGSP1｜ （１） となる。
タＭＰ１→入力端子ＩＮ（−）の経路から、この差動増
幅回路における同相入力電圧ＣＭＶINを計算すると、 ＣＭＶIN＝Ｖss＋ＶGSN1＋｜ＶDSP1｜−｜ＶGSP1｜ （１） となる。
【０００８】ここで入力電圧を下げていくと、｜ＶDSP1
｜が小さくなっていく。そして、トランジスタＭＰ１の
動作点が飽和領域と非飽和領域との境界になったとき
を、同相入力電圧範囲の下限値ＣＭＶIN（Ｌ）１と見な
すことができる。
｜が小さくなっていく。そして、トランジスタＭＰ１の
動作点が飽和領域と非飽和領域との境界になったとき
を、同相入力電圧範囲の下限値ＣＭＶIN（Ｌ）１と見な
すことができる。
【０００９】この時のトランジスタＭＰ１のドレイン・
ソース間電圧ＶDSを、オン電圧ＶDS（ＯＮ）Ｐ１とする
と、図５に示されたように、 ｜ＶDS(ON)P1｜＝｜ＶGS｜−｜Ｖth｜ （２） が成立する。
ソース間電圧ＶDSを、オン電圧ＶDS（ＯＮ）Ｐ１とする
と、図５に示されたように、 ｜ＶDS(ON)P1｜＝｜ＶGS｜−｜Ｖth｜ （２） が成立する。
【００１０】この（２）式を上記（１）式に代入する
と、 ＣＭＶIN（Ｌ）1＝Ｖss＋ＶGSN1＋｜ＶDS(ON)P1｜−｜ＶGSP1｜ （３） ＣＭＶIN（Ｌ）1＝Ｖss＋ＶGSN1−｜ＶthP1｜ （４） という式を得る。
と、 ＣＭＶIN（Ｌ）1＝Ｖss＋ＶGSN1＋｜ＶDS(ON)P1｜−｜ＶGSP1｜ （３） ＣＭＶIN（Ｌ）1＝Ｖss＋ＶGSN1−｜ＶthP1｜ （４） という式を得る。
【００１１】一方、飽和領域で動作しているＭＯＳトラ
ンジスタには、以下のような関係が成立する。
ンジスタには、以下のような関係が成立する。
【００１２】 ＶGS＝（２ＩD／μS＊ＣOX＊（Ｗ／Ｌ））１／２＋Ｖth （５） 但し、ＩD：ドレイン電流、μS：移動度、ＣOX：ゲート
容量、Ｗ：ゲート幅、Ｌ：ゲート長とする。
容量、Ｗ：ゲート幅、Ｌ：ゲート長とする。
【００１３】ここで、トランジスタＭＮ１は、ゲート電
圧とドレイン電圧とが等しいので、常に飽和領域で動作
している。そこで、（４）式に（５）式を代入すると、
最終的な同相入力電圧範囲の下限値ＣＭＶIN（Ｌ）1
は、次式のように表される。
圧とドレイン電圧とが等しいので、常に飽和領域で動作
している。そこで、（４）式に（５）式を代入すると、
最終的な同相入力電圧範囲の下限値ＣＭＶIN（Ｌ）1
は、次式のように表される。
【００１４】 ＣＭＶIN（Ｌ）1＝Ｖss＋（２ＩDN1／μSN1＊ＣOX＊（ＷN1／ＬN1））１／２ ＋ＶthN1−｜ＶthP1｜ （６） 次に、第１の電源端子ＶDD→トランジスタＭＰ３→トラ
ンジスタＭＰ１→入力端子ＩＮ（−）の経路から下限値
ＣＭＶINを求めると、以下のようである。
ンジスタＭＰ１→入力端子ＩＮ（−）の経路から下限値
ＣＭＶINを求めると、以下のようである。
【００１５】 ＣＭＶIN＝ＶDD−｜ＶDSP3｜−｜ＶGSP1｜ （７） ここで、入力電圧を上昇させていくと電圧｜ＶDSP3｜が
減少していく。そして、トランジスタＭＰ３の動作点が
飽和領域と非飽和領域との境界になった時を、同相入力
電圧範囲の上限値ＣＭＶIN（Ｈ）１と見なすことがで
き、この値は以下のように表される。
減少していく。そして、トランジスタＭＰ３の動作点が
飽和領域と非飽和領域との境界になった時を、同相入力
電圧範囲の上限値ＣＭＶIN（Ｈ）１と見なすことがで
き、この値は以下のように表される。
【００１６】 ＣＭＶIN（Ｈ）1＝ＶDD−｜ＶDS(ON)P3｜−｜ＶGSP1｜ （８） （８）式に（２）式を適用し、 ＣＭＶIN（Ｈ）1＝ＶDD−｜ＶGSP3｜＋｜ＶthP3｜−｜ＶGSP1｜ （９） ここで、トランジスタＭＰ１の動作点は飽和領域にあ
る。また、境界領域に動作点があるＭＰ３にも飽和領域
の特性式（５）が成立する。そこで、（９）式に（５）
式を適用すると、上限値ＣＭＶIN（Ｈ）1は次のように
表される。
る。また、境界領域に動作点があるＭＰ３にも飽和領域
の特性式（５）が成立する。そこで、（９）式に（５）
式を適用すると、上限値ＣＭＶIN（Ｈ）1は次のように
表される。
【００１７】 ＣＭＶIN（Ｈ）1＝ＶDD−（２｜ＩDP3｜／（μSP3＊ＣOX＊ＷP3）／ＬP3）１／ ２ −（２｜ＩDP1｜／（μSP1＊ＣOX＊ＷP1）／ＬP1）１／２−｜ＶthP1｜ （１０） また、同相入力電圧範囲ＣＭＶIN1は、 ＣＭＶIN1＝ＣＭＶIN（Ｈ）1−ＣＭＶIN（Ｌ）1 （１１） である。
【００１８】Ｐチャネル型ＭＯＳトランジスタとＮチャ
ネル型ＭＯＳトランジスタの閾値電圧が等しく、ＶthN1
＝ＶthP1であるとすると、同相入力電圧範囲は図６に示
されたように、ＣＭＶIN（Ｈ）1からＣＭＶIN（Ｌ）1の
範囲となる。この範囲を超えた第２の電源電圧ＶSS付近
や第１の電源電圧ＶDD付近では、いずれかのトランジス
タが非飽和領域で動作し、差動増幅回路として正常に動
作しない。
ネル型ＭＯＳトランジスタの閾値電圧が等しく、ＶthN1
＝ＶthP1であるとすると、同相入力電圧範囲は図６に示
されたように、ＣＭＶIN（Ｈ）1からＣＭＶIN（Ｌ）1の
範囲となる。この範囲を超えた第２の電源電圧ＶSS付近
や第１の電源電圧ＶDD付近では、いずれかのトランジス
タが非飽和領域で動作し、差動増幅回路として正常に動
作しない。
【００１９】
【発明が解決しようとする課題】従来の差動増幅回路
は、上述した（１１）式で示される同相入力電圧範囲を
超える電圧を入力された場合に、正常に動作することが
できないという問題があった。
は、上述した（１１）式で示される同相入力電圧範囲を
超える電圧を入力された場合に、正常に動作することが
できないという問題があった。
【００２０】本発明は上記事情に鑑み、従来よりも同相
入力電圧範囲を拡大することが可能な差動増幅回路を提
供することを目的とする。
入力電圧範囲を拡大することが可能な差動増幅回路を提
供することを目的とする。
【００２１】
【課題を解決するための手段】本発明の差動増幅回路
は、第１、第２の入力端子を有し、それぞれ入力された
第１、第２の入力信号に対して差動増幅を行う差動増幅
部と、第１の外部入力端子と前記第１の入力端子とに接
続され、前記第１の外部入力端子から入力された第１の
外部入力信号がハイレベルにあるとき第１の電圧だけ低
下させ、前記第１の外部入力信号がローレベルにあると
き前記第１の電圧より小さい第２の電圧だけ低下させて
前記第１の入力信号として前記第１の入力端子へ与える
第１の電圧シフト部と、第２の外部入力端子と前記第２
の入力端子とに接続され、前記第２の外部入力端子から
入力された第２の外部入力信号がハイレベルにあるとき
前記第１の電圧だけ低下させ、前記第２の外部入力信号
がローレベルにあるとき前記第２の電圧だけ低下させて
前記第２の入力信号として前記第２の入力端子へ与える
第２の電圧シフト部とを備えることを特徴とする。
は、第１、第２の入力端子を有し、それぞれ入力された
第１、第２の入力信号に対して差動増幅を行う差動増幅
部と、第１の外部入力端子と前記第１の入力端子とに接
続され、前記第１の外部入力端子から入力された第１の
外部入力信号がハイレベルにあるとき第１の電圧だけ低
下させ、前記第１の外部入力信号がローレベルにあると
き前記第１の電圧より小さい第２の電圧だけ低下させて
前記第１の入力信号として前記第１の入力端子へ与える
第１の電圧シフト部と、第２の外部入力端子と前記第２
の入力端子とに接続され、前記第２の外部入力端子から
入力された第２の外部入力信号がハイレベルにあるとき
前記第１の電圧だけ低下させ、前記第２の外部入力信号
がローレベルにあるとき前記第２の電圧だけ低下させて
前記第２の入力信号として前記第２の入力端子へ与える
第２の電圧シフト部とを備えることを特徴とする。
【００２２】ここで、前記第１の電圧シフト部は、第１
の電源端子にドレインが接続され、前記第１の外部入力
端子にゲートが接続され、前記第１の入力端子にソース
が接続された第１のＭＯＳＦＥＴと、前記第１の入力端
子にドレインが接続され、第１の所定電位がゲートに入
力され、第２の電源端子にソースが接続された第２のＭ
ＯＳＦＥＴとを有し、前記第２の電圧シフト部は、前記
第１の電源端子にドレインが接続され、前記第２の外部
入力端子にゲートが接続され、前記第２の入力端子にソ
ースが接続された第３のＭＯＳＦＥＴと、前記第２の入
力端子にドレインが接続され、前記第１の所定電位がゲ
ートに入力され、前記第２の電源端子にソースが接続さ
れた第４のＭＯＳＦＥＴとを有し、前記第１、第２、第
３及び第４のＭＯＳＦＥＴのバックゲートは、前記第２
の電源端子に接続された構成を備えていてよい。
の電源端子にドレインが接続され、前記第１の外部入力
端子にゲートが接続され、前記第１の入力端子にソース
が接続された第１のＭＯＳＦＥＴと、前記第１の入力端
子にドレインが接続され、第１の所定電位がゲートに入
力され、第２の電源端子にソースが接続された第２のＭ
ＯＳＦＥＴとを有し、前記第２の電圧シフト部は、前記
第１の電源端子にドレインが接続され、前記第２の外部
入力端子にゲートが接続され、前記第２の入力端子にソ
ースが接続された第３のＭＯＳＦＥＴと、前記第２の入
力端子にドレインが接続され、前記第１の所定電位がゲ
ートに入力され、前記第２の電源端子にソースが接続さ
れた第４のＭＯＳＦＥＴとを有し、前記第１、第２、第
３及び第４のＭＯＳＦＥＴのバックゲートは、前記第２
の電源端子に接続された構成を備えていてよい。
【００２３】前記差動増幅部は、第１の電源端子に一方
の端子が接続された電流源と、前記電流源の他方の端子
にソースが接続され、前記第１の入力端子にゲートが接
続された第５のＭＯＳＦＥＴと、前記電流源の他方の端
子にソースが接続され、前記第２の入力端子にゲートが
接続された第６のＭＯＳＦＥＴと、前記第５のＭＯＳＦ
ＥＴのドレインにドレイン及びゲートが接続され、第２
の電源端子にソースが接続された第７のＭＯＳＦＥＴ
と、前記第６のＭＯＳＦＥＴのドレインにドレインが接
続され、前記第７のＭＯＳＦＥＴのゲート及びドレイン
にゲートが接続され、前記第２の電源端子にソースが接
続された第８のＭＯＳＦＥＴとを有することができる。
の端子が接続された電流源と、前記電流源の他方の端子
にソースが接続され、前記第１の入力端子にゲートが接
続された第５のＭＯＳＦＥＴと、前記電流源の他方の端
子にソースが接続され、前記第２の入力端子にゲートが
接続された第６のＭＯＳＦＥＴと、前記第５のＭＯＳＦ
ＥＴのドレインにドレイン及びゲートが接続され、第２
の電源端子にソースが接続された第７のＭＯＳＦＥＴ
と、前記第６のＭＯＳＦＥＴのドレインにドレインが接
続され、前記第７のＭＯＳＦＥＴのゲート及びドレイン
にゲートが接続され、前記第２の電源端子にソースが接
続された第８のＭＯＳＦＥＴとを有することができる。
【００２４】あるいは前記差動増幅部は、第１の電源端
子に一方の端子が接続された電流源と、前記電流源の他
方の端子にエミッタが接続され、前記第１の入力端子に
ベースが接続された第１のバイポーラトランジスタと、
前記電流源の他方の端子にエミッタが接続され、前記第
２の入力端子にベースが接続された第２のバイポーラト
ランジスタと、前記第１のバイポーラトランジスタのコ
レクタにコレクタ及びベースが接続され、第２の電源端
子にエミッタが接続された第３のバイポーラトランジス
タと、前記第２のバイポーラトランジスタのコレクタに
コレクタが接続され、前記第３のバイポーラトランジス
タのコレクタ及びベースにベースが接続され、前記第２
の電源端子にエミッタが接続された第４のバイポーラト
ランジスタとを有するものであってよい。
子に一方の端子が接続された電流源と、前記電流源の他
方の端子にエミッタが接続され、前記第１の入力端子に
ベースが接続された第１のバイポーラトランジスタと、
前記電流源の他方の端子にエミッタが接続され、前記第
２の入力端子にベースが接続された第２のバイポーラト
ランジスタと、前記第１のバイポーラトランジスタのコ
レクタにコレクタ及びベースが接続され、第２の電源端
子にエミッタが接続された第３のバイポーラトランジス
タと、前記第２のバイポーラトランジスタのコレクタに
コレクタが接続され、前記第３のバイポーラトランジス
タのコレクタ及びベースにベースが接続され、前記第２
の電源端子にエミッタが接続された第４のバイポーラト
ランジスタとを有するものであってよい。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２６】（１）第１の実施の形態 本発明の第１の実施の形態による差動増幅回路の構成を
図１に示す。
図１に示す。
【００２７】この差動増幅回路は、差動増幅部１、電圧
シフト部２及び３を備える。電圧シフト部２は、外部か
ら入力端子ＩＮ（−）を介して入力された電圧ＩＮ
（−）がハイレベルのときレベルαだけ下降させて出力
し、電圧ＩＮ（−）がローレベルのときレベルβだけ下
降させて出力する。ここで、レベルαとβとの間には、
α＞βという関係がある。従って電圧シフト部２は、外
部から入力された電圧ＩＮ（−）のハイレベルからロー
レベルまでの範囲をα−βだけ縮小して出力することに
なる。
シフト部２及び３を備える。電圧シフト部２は、外部か
ら入力端子ＩＮ（−）を介して入力された電圧ＩＮ
（−）がハイレベルのときレベルαだけ下降させて出力
し、電圧ＩＮ（−）がローレベルのときレベルβだけ下
降させて出力する。ここで、レベルαとβとの間には、
α＞βという関係がある。従って電圧シフト部２は、外
部から入力された電圧ＩＮ（−）のハイレベルからロー
レベルまでの範囲をα−βだけ縮小して出力することに
なる。
【００２８】同様に、電圧シフト部３は、外部から入力
端子ＩＮ（＋）を介して入力された電圧ＩＮ（＋）がハ
イレベルのときレベルαだけ下降させて出力し、電圧Ｉ
Ｎ（＋）がローレベルのときレベルβだけ下降させて出
力する。
端子ＩＮ（＋）を介して入力された電圧ＩＮ（＋）がハ
イレベルのときレベルαだけ下降させて出力し、電圧Ｉ
Ｎ（＋）がローレベルのときレベルβだけ下降させて出
力する。
【００２９】このようにシフトされた入力電圧ＩＮ
（−）及び電圧（＋）が差動増幅部１に入力され、入力
電圧ＩＮ（−）と入力電圧（＋）との差に対応して増幅
された電圧が、出力端子ＯＵＴから出力される。
（−）及び電圧（＋）が差動増幅部１に入力され、入力
電圧ＩＮ（−）と入力電圧（＋）との差に対応して増幅
された電圧が、出力端子ＯＵＴから出力される。
【００３０】従来のように、差動増幅部１に外部から入
力された電圧ＩＮ（−）及びＩＮ（＋）が直接入力され
ると、上述したように同相入力電圧範囲は上記（１１）
式で示された範囲に限定される。
力された電圧ＩＮ（−）及びＩＮ（＋）が直接入力され
ると、上述したように同相入力電圧範囲は上記（１１）
式で示された範囲に限定される。
【００３１】これに対し、本実施の形態では、外部から
入力された電圧ＩＮ（−）及びＩＮ（＋）がハイレベル
であるとき、レベルαだけ降下した電圧が差動増幅部１
に入力されるので、差動増幅部１においてハイレベルに
関してより高い外部入力まで対応することができる。外
部からの入力電圧ＩＮ（−）及びＩＮ（＋）がローレベ
ルであるとき、レベルβだけ降下した電圧が差動増幅部
１に入力されるが、この降下する幅はαよりも小さい。
よって、差動増幅部１において、ローレベルに関する入
力幅に与える影響はハイレベルの場合よりも小さい。
入力された電圧ＩＮ（−）及びＩＮ（＋）がハイレベル
であるとき、レベルαだけ降下した電圧が差動増幅部１
に入力されるので、差動増幅部１においてハイレベルに
関してより高い外部入力まで対応することができる。外
部からの入力電圧ＩＮ（−）及びＩＮ（＋）がローレベ
ルであるとき、レベルβだけ降下した電圧が差動増幅部
１に入力されるが、この降下する幅はαよりも小さい。
よって、差動増幅部１において、ローレベルに関する入
力幅に与える影響はハイレベルの場合よりも小さい。
【００３２】即ち、本実施の形態によれば、電圧シフト
部２及び３においてそれぞれ入力電圧ＩＮ（−）及びＩ
Ｎ（＋）のハイレベルからローレベルまでの範囲がα−
βだけ縮小されて差動増幅部１に入力される。この結
果、同相入力電圧範囲が拡大されることになる。
部２及び３においてそれぞれ入力電圧ＩＮ（−）及びＩ
Ｎ（＋）のハイレベルからローレベルまでの範囲がα−
βだけ縮小されて差動増幅部１に入力される。この結
果、同相入力電圧範囲が拡大されることになる。
【００３３】従って、本実施の形態によれば、従来の場
合よりも同相入力電圧範囲を拡大することができる。
合よりも同相入力電圧範囲を拡大することができる。
【００３４】（２）第２の実施の形態 本発明の第２の実施の形態による差動増幅回路の構成を
図２に示す。
図２に示す。
【００３５】本実施の形態は、上記第１の実施の形態に
おける構成をより具体化したものに相当する。差動増幅
部１は、図４に示された回路と同様に、トランジスタＭ
Ｐ１〜ＭＰ３、ＭＮ１〜ＭＮ２を備えている。
おける構成をより具体化したものに相当する。差動増幅
部１は、図４に示された回路と同様に、トランジスタＭ
Ｐ１〜ＭＰ３、ＭＮ１〜ＭＮ２を備えている。
【００３６】電圧シフト部２は、Ｎチャネル型ＭＯＳト
ランジスタＭＮ３及びＭＮ４を備えている。トランジス
タＭＮ３はドレインが第１の電源端子ＶDDに接続され、
ゲートが外部入力端子ＩＮ（−）に接続され、ソースが
差動増幅部１の入力端子としてのトランジスタＭＰ１の
ゲートに接続されている。トランジスタＭＮ４は、ドレ
インがトランジスタＭＰ１のゲートに接続され、ゲート
に基準電圧Ｖref2が入力され、ソースが第２の電源端子
Ｖssに接続されている。そして、トランジスタＭＮ３及
びＭＮ４とも、バックゲートが第２の電源端子Ｖssに接
続されている。
ランジスタＭＮ３及びＭＮ４を備えている。トランジス
タＭＮ３はドレインが第１の電源端子ＶDDに接続され、
ゲートが外部入力端子ＩＮ（−）に接続され、ソースが
差動増幅部１の入力端子としてのトランジスタＭＰ１の
ゲートに接続されている。トランジスタＭＮ４は、ドレ
インがトランジスタＭＰ１のゲートに接続され、ゲート
に基準電圧Ｖref2が入力され、ソースが第２の電源端子
Ｖssに接続されている。そして、トランジスタＭＮ３及
びＭＮ４とも、バックゲートが第２の電源端子Ｖssに接
続されている。
【００３７】電圧シフト部３は、Ｎチャネル型ＭＯＳト
ランジスタＭＮ５及びＭＮ６を備え、トランジスタＭＮ
５はドレインが第１の電源端子ＶDDに、ゲートが外部入
力端子ＩＮ（＋）に接続され、ソースが差動増幅部１の
入力端子としてのトランジスタＭＰ２のゲートに接続さ
れている。トランジスタＭＮ６は、ドレインがトランジ
スタＭＰ２のゲートに接続され、ゲートに基準電圧Ｖre
f2が入力され、ソースが第２の電源端子Ｖssに接続され
ている。そして、トランジスタＭＮ５及びＭＮ６とも、
バックゲートが第２の電源端子Ｖssに接続されている。
ランジスタＭＮ５及びＭＮ６を備え、トランジスタＭＮ
５はドレインが第１の電源端子ＶDDに、ゲートが外部入
力端子ＩＮ（＋）に接続され、ソースが差動増幅部１の
入力端子としてのトランジスタＭＰ２のゲートに接続さ
れている。トランジスタＭＮ６は、ドレインがトランジ
スタＭＰ２のゲートに接続され、ゲートに基準電圧Ｖre
f2が入力され、ソースが第２の電源端子Ｖssに接続され
ている。そして、トランジスタＭＮ５及びＭＮ６とも、
バックゲートが第２の電源端子Ｖssに接続されている。
【００３８】トランジスタＭＮ４及びＭＮ６は、ゲート
に基準電圧Ｖref2が入力されることにより、一定のドレ
イン電流が流れて定電流源として作用する。
に基準電圧Ｖref2が入力されることにより、一定のドレ
イン電流が流れて定電流源として作用する。
【００３９】本実施の形態では、外部入力端子ＩＮ
（−）及びＩＮ（＋）から見て、同相入力電圧ＣＭＶIN
2は、図４に示された回路における同相入力電圧ＣＭＶI
N1に、トランジスタＭＮ３のゲート・ソース間電圧ＶGS
N3を加算した値になる。従って、同相入力電圧範囲の下
限値ＣＭＶIN（Ｌ）２、同相入力範囲の上限値ＣＭＶIN
（Ｈ）２は、 ＣＭＶIN（Ｌ）２＝ＣＭＶIN（Ｌ）１＋ＶGSN3 （１２） ＣＭＶIN（Ｈ）２＝ＣＭＶIN（Ｈ）１＋ＶGSN3 （１３） となり、同相入力電圧範囲が従来より電圧ＶGSN3だけ上
方向にシフトする。
（−）及びＩＮ（＋）から見て、同相入力電圧ＣＭＶIN
2は、図４に示された回路における同相入力電圧ＣＭＶI
N1に、トランジスタＭＮ３のゲート・ソース間電圧ＶGS
N3を加算した値になる。従って、同相入力電圧範囲の下
限値ＣＭＶIN（Ｌ）２、同相入力範囲の上限値ＣＭＶIN
（Ｈ）２は、 ＣＭＶIN（Ｌ）２＝ＣＭＶIN（Ｌ）１＋ＶGSN3 （１２） ＣＭＶIN（Ｈ）２＝ＣＭＶIN（Ｈ）１＋ＶGSN3 （１３） となり、同相入力電圧範囲が従来より電圧ＶGSN3だけ上
方向にシフトする。
【００４０】ここで、電圧ＶGSN3は、外部入力電圧ＩＮ
（−）及び（＋）がハイレベルとローレベルとの場合と
で相違する。先ず、外部入力電圧ＩＮ（−）がハイレベ
ルの場合について述べる。
（−）及び（＋）がハイレベルとローレベルとの場合と
で相違する。先ず、外部入力電圧ＩＮ（−）がハイレベ
ルの場合について述べる。
【００４１】外部入力電圧ＩＮ（−）が上昇すると、ト
ランジスタＭＮ３のゲート電圧が上昇する。トランジス
タＭＮ４のドレイン電流が定電流であることから、トラ
ンジスタＭＮ３のドレイン電流も定電流となる。これに
より、トランジスタＭＮ３のゲート・ソース間電圧ＶGS
N3は一定となり、トランジスタＭＮ３のソース電圧は上
昇する。
ランジスタＭＮ３のゲート電圧が上昇する。トランジス
タＭＮ４のドレイン電流が定電流であることから、トラ
ンジスタＭＮ３のドレイン電流も定電流となる。これに
より、トランジスタＭＮ３のゲート・ソース間電圧ＶGS
N3は一定となり、トランジスタＭＮ３のソース電圧は上
昇する。
【００４２】一方、トランジスタＭＮ３のバックゲート
は第２電源端子Ｖssに接続されている。これにより、ト
ランジスタＭＮ３のバックゲートとソース間との間の電
位差ＶSBN3は拡大される。この結果、基板バイアス効果
が生じて、トランジスタＭＮ３の閾値電圧Ｖthは、次の
（１４）式のように上昇する。
は第２電源端子Ｖssに接続されている。これにより、ト
ランジスタＭＮ３のバックゲートとソース間との間の電
位差ＶSBN3は拡大される。この結果、基板バイアス効果
が生じて、トランジスタＭＮ３の閾値電圧Ｖthは、次の
（１４）式のように上昇する。
【００４３】 Ｖth＝Ｖth0＋γ（（２Φf＋ＶSB）１／２−（２Φf）１／２） （１４） 但し、Ｖth0は、ＶSB＝０の時の閾値電圧、Φfはフェル
ミレベル、γ＝１／（ＣOX）＊（２ｑεＮA）１／２
（ｑ：電荷、ε：誘電率、ＮA：不純物濃度）とする。
ミレベル、γ＝１／（ＣOX）＊（２ｑεＮA）１／２
（ｑ：電荷、ε：誘電率、ＮA：不純物濃度）とする。
【００４４】この（１４）式からわかるように、外部入
力電圧ＩＮ（−）がハイレベルの場合における閾値電圧
ＶthN3(H)は、（ＶSB）１／２の値が大きくなることで
上昇する。しかし、外部入力電圧ＩＮ（−）がローレベ
ルの場合は、トランジスタＭＮ３のソース電位の上昇幅
が小さいことから、（ＶSB）１／２の値が小さくなり閾
値電圧ＶthN3(L)はあまり上昇しない。
力電圧ＩＮ（−）がハイレベルの場合における閾値電圧
ＶthN3(H)は、（ＶSB）１／２の値が大きくなることで
上昇する。しかし、外部入力電圧ＩＮ（−）がローレベ
ルの場合は、トランジスタＭＮ３のソース電位の上昇幅
が小さいことから、（ＶSB）１／２の値が小さくなり閾
値電圧ＶthN3(L)はあまり上昇しない。
【００４５】この結果、外部入力電圧ＩＮ（−）がハイ
レベルの場合（同相入力電圧が高い場合）におけるトラ
ンジスタＭＮ３の閾値電圧ＶthN3(H)と、外部入力電圧
ＩＮ（−）がローレベルの場合（同相入力電圧が低い場
合）におけるトランジスタＭＮ３の閾値電圧ＶthN3(L)
との間には、以下の（１５）式が成立する。
レベルの場合（同相入力電圧が高い場合）におけるトラ
ンジスタＭＮ３の閾値電圧ＶthN3(H)と、外部入力電圧
ＩＮ（−）がローレベルの場合（同相入力電圧が低い場
合）におけるトランジスタＭＮ３の閾値電圧ＶthN3(L)
との間には、以下の（１５）式が成立する。
【００４６】 ＶthN3(H)＞ＶthN3(L) （１５） この関係は、トランジスタＭＮ３と同様にトランジスタ
ＭＮ５に対しても成立する。
ＭＮ５に対しても成立する。
【００４７】上記（１２）及び（１３）式に上記（５）
式を代入すると、同相入力電圧の下限値ＣＭＶIN(L)2及
び上限値ＣＭＶIN(H)2は、以下のようになる。
式を代入すると、同相入力電圧の下限値ＣＭＶIN(L)2及
び上限値ＣＭＶIN(H)2は、以下のようになる。
【００４８】 ＣＭＶIN(L)2＝ＣＭＶIN(L)1＋（２ＩDN3／μSN3＊ＣOX＊（ＷN3／ＬN3））１／ ２ ＋ＶthN3(L) （１６） ＣＭＶIN(H)2＝ＣＭＶIN(H)1＋（２ＩDN3／μSN3＊ＣOX＊（ＷN3／ＬN3））１／ ２ ＋ＶthN3(H) （１７） 従って、同相入力電圧範囲ＣＮＶIN２は、 ＣＭＶIN2＝ＣＭＶIN(H)2−ＣＭＶIN(L)2＝ＣＭＶIN(H)1−ＣＭＶIN(L)1＋Ｖt hN3(H)−ＶthN3(L)＝ＣＭＶIN1＋ＶthN3(H)−ＶthN3(L)＞ＣＭＶIN1 （１８） となる。よって、本実施の形態によれば、図４に示され
た従来の回路よりも、図基板バイアス効果によるトラン
ジスタＭＮ３、ＭＮ５の閾値Ｖthの上昇分だけ同相入力
電圧範囲が拡大される。
た従来の回路よりも、図基板バイアス効果によるトラン
ジスタＭＮ３、ＭＮ５の閾値Ｖthの上昇分だけ同相入力
電圧範囲が拡大される。
【００４９】（２）第３の実施の形態 本発明の第３の実施の形態による差動増幅回路の構成
を、図３に示す。
を、図３に示す。
【００５０】本実施の形態も、上記第１の実施の形態に
おける構成を具体化したものである。しかし、上記第２
の実施の形態が差動増幅部１をＭＯＳＦＥＴ ＭＰ１〜
ＭＰ３及びＭＮ１及びＭＮ２を用いて構成しているのに
対し、本実施の形態ではバイポーラトランジスタＱＰ１
〜ＱＰ３及びＱＮ１〜ＱＮ２を用いて構成している点で
相違する。
おける構成を具体化したものである。しかし、上記第２
の実施の形態が差動増幅部１をＭＯＳＦＥＴ ＭＰ１〜
ＭＰ３及びＭＮ１及びＭＮ２を用いて構成しているのに
対し、本実施の形態ではバイポーラトランジスタＱＰ１
〜ＱＰ３及びＱＮ１〜ＱＮ２を用いて構成している点で
相違する。
【００５１】第１の電源端子ＶDDに、電流源としてのＰ
ＮＰ型バイポーラトランジスタＱＰ３のエミッタが接続
され、基準電圧Ｖref１がベースに入力される。
ＮＰ型バイポーラトランジスタＱＰ３のエミッタが接続
され、基準電圧Ｖref１がベースに入力される。
【００５２】このトランジスタＱＰ３のコレクタに、Ｐ
ＮＰ型バイポーラトランジスタＱＰ１及びＱＰ２のエミ
ッタが接続されている。トランジスタＱＰ１のベースが
入力端子ＩＮ（−）に接続され、トランジスタＱＰ２の
ベースが入力端子ＩＮ（＋）に接続されている。
ＮＰ型バイポーラトランジスタＱＰ１及びＱＰ２のエミ
ッタが接続されている。トランジスタＱＰ１のベースが
入力端子ＩＮ（−）に接続され、トランジスタＱＰ２の
ベースが入力端子ＩＮ（＋）に接続されている。
【００５３】トランジスタＱＰ１のコレクタにＮＰＮ型
バイポーラトランジスタＱＮ１のコレクタ及びベースが
接続され、エミッタが第２の電源端子Ｖssに接続されて
いる。トランジスタＱＰ２のコレクタにＮＰＮ型バイポ
ーラトランジスタＱＮ２のコレクタが接続され、ベース
がトランジスタＱＮ１のベース及びコレクタに接続さ
れ、エミッタが第２の電源端子Ｖssに接続されている。
トランジスタＱＰ２のコレクタ及びトランジスタＱＮ２
のコレクタが、共通に出力端子ＯＵＴに接続されてい
る。
バイポーラトランジスタＱＮ１のコレクタ及びベースが
接続され、エミッタが第２の電源端子Ｖssに接続されて
いる。トランジスタＱＰ２のコレクタにＮＰＮ型バイポ
ーラトランジスタＱＮ２のコレクタが接続され、ベース
がトランジスタＱＮ１のベース及びコレクタに接続さ
れ、エミッタが第２の電源端子Ｖssに接続されている。
トランジスタＱＰ２のコレクタ及びトランジスタＱＮ２
のコレクタが、共通に出力端子ＯＵＴに接続されてい
る。
【００５４】本実施の形態においても、差動増幅部は上
記第２の実施の形態と同様に動作する。そして、トラン
ジスタＱＰ１及びＱＰ１のベースに電圧シフト部２及び
３が接続されていることにより、上記第２の実施の形態
と同様に同相入力電圧範囲ＣＭＶIN2が上記（１８）式
で表されるように拡大される。
記第２の実施の形態と同様に動作する。そして、トラン
ジスタＱＰ１及びＱＰ１のベースに電圧シフト部２及び
３が接続されていることにより、上記第２の実施の形態
と同様に同相入力電圧範囲ＣＭＶIN2が上記（１８）式
で表されるように拡大される。
【００５５】上述した実施の形態はいずれも一例であ
り、本発明を限定するものではない。例えば、図２、図
３に示された差動増幅部、電圧シフト部の具体的な回路
構成は一例であり、必要に応じて様々に変形することが
できる。
り、本発明を限定するものではない。例えば、図２、図
３に示された差動増幅部、電圧シフト部の具体的な回路
構成は一例であり、必要に応じて様々に変形することが
できる。
【００５６】
【発明の効果】以上説明したように、本発明の差動増幅
回路は、差動増幅部の入力端子に電圧シフト部を接続
し、外部から入力された電圧のハイレベルからローレベ
ルまでの電圧幅を縮小して差動増幅部の入力端子に与え
ることにより、同相入力電圧幅を拡大して使い勝手を向
上させることが可能である。
回路は、差動増幅部の入力端子に電圧シフト部を接続
し、外部から入力された電圧のハイレベルからローレベ
ルまでの電圧幅を縮小して差動増幅部の入力端子に与え
ることにより、同相入力電圧幅を拡大して使い勝手を向
上させることが可能である。
【図１】本発明の第１の実施の形態による差動増幅回路
の構成を示すブロック図。
の構成を示すブロック図。
【図２】本発明の第２の実施の形態による差動増幅回路
の構成を示す回路図。
の構成を示す回路図。
【図３】本発明の第３の実施の形態による差動増幅回路
の構成を示す回路図。
の構成を示す回路図。
【図４】従来の差動増幅回路の構成を示す回路図。
【図５】ＭＯＳＦＥＴにおけるドレイン・ソース間電圧
とドレイン電流との関係を示すグラフ。
とドレイン電流との関係を示すグラフ。
【図６】図４に示された差動増幅回路における同相入力
電圧範囲を示した説明図。
電圧範囲を示した説明図。
１ 差動増幅部 ２、３ 電圧シフト部 ＩＮ（＋）、ＩＮ（−） 入力端子 ＯＵＴ 出力端子 ＭＰ１〜ＭＰ３ Ｐチャネル型ＭＯＳトランジスタ ＭＮ１〜ＭＮ６ Ｎチャネル型ＭＯＳトランジスタ Ｖref1〜Ｖref4 基準電圧 ＱＰ１〜ＱＰ３ ＮＰＮ型バイポーラトランジスタ ＱＮ１〜ＱＮ２ ＰＮＰ型バイポーラトランジスタ
フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 CA32 FA01 HA08 HA10 HA17 KA18 MA21 MD03 ND01 ND14 ND22 ND23 PD01 TA01 TA02
Claims (4)
- 【請求項１】第１、第２の入力端子を有し、それぞれ入
力された第１、第２の入力信号に対して差動増幅を行う
差動増幅部と、 第１の外部入力端子と前記第１の入力端子とに接続さ
れ、前記第１の外部入力端子から入力された第１の外部
入力信号がハイレベルにあるとき第１の電圧だけ低下さ
せ、前記第１の外部入力信号がローレベルにあるとき前
記第１の電圧より小さい第２の電圧だけ低下させて前記
第１の入力信号として前記第１の入力端子へ与える第１
の電圧シフト部と、 第２の外部入力端子と前記第２の入力端子とに接続さ
れ、前記第２の外部入力端子から入力された第２の外部
入力信号がハイレベルにあるとき前記第１の電圧だけ低
下させ、前記第２の外部入力信号がローレベルにあると
き前記第２の電圧だけ低下させて前記第２の入力信号と
して前記第２の入力端子へ与える第２の電圧シフト部
と、 を備えることを特徴とする差動増幅回路。 - 【請求項２】前記第１の電圧シフト部は、第１の電源端
子にドレインが接続され、前記第１の外部入力端子にゲ
ートが接続され、前記第１の入力端子にソースが接続さ
れた第１のＭＯＳＦＥＴと、 前記第１の入力端子にドレインが接続され、第１の所定
電位がゲートに入力され、第２の電源端子にソースが接
続された第２のＭＯＳＦＥＴとを有し、 前記第２の電圧シフト部は、前記第１の電源端子にドレ
インが接続され、前記第２の外部入力端子にゲートが接
続され、前記第２の入力端子にソースが接続された第３
のＭＯＳＦＥＴと、 前記第２の入力端子にドレインが接続され、前記第１の
所定電位がゲートに入力され、前記第２の電源端子にソ
ースが接続された第４のＭＯＳＦＥＴとを有し、 前記第１、第２、第３及び第４のＭＯＳＦＥＴのバック
ゲートは、前記第２の電源端子に接続されていることを
特徴とする請求項１記載の差動増幅回路。 - 【請求項３】前記差動増幅部は、 第１の電源端子に一方の端子が接続された電流源と、 前記電流源の他方の端子にソースが接続され、前記第１
の入力端子にゲートが接続された第５のＭＯＳＦＥＴ
と、 前記電流源の他方の端子にソースが接続され、前記第２
の入力端子にゲートが接続された第６のＭＯＳＦＥＴ
と、 前記第５のＭＯＳＦＥＴのドレインにドレイン及びゲー
トが接続され、第２の電源端子にソースが接続された第
７のＭＯＳＦＥＴと、 前記第６のＭＯＳＦＥＴのドレインにドレインが接続さ
れ、前記第７のＭＯＳＦＥＴのゲート及びドレインにゲ
ートが接続され、前記第２の電源端子にソースが接続さ
れた第８のＭＯＳＦＥＴと、 を有することを特徴とする請求項１又は２記載の差動増
幅回路。 - 【請求項４】前記差動増幅部は、 第１の電源端子に一方の端子が接続された電流源と、 前記電流源の他方の端子にエミッタが接続され、前記第
１の入力端子にベースが接続された第１のバイポーラト
ランジスタと、 前記電流源の他方の端子にエミッタが接続され、前記第
２の入力端子にベースが接続された第２のバイポーラト
ランジスタと、 前記第１のバイポーラトランジスタのコレクタにコレク
タ及びベースが接続され、第２の電源端子にエミッタが
接続された第３のバイポーラトランジスタと、 前記第２のバイポーラトランジスタのコレクタにコレク
タが接続され、前記第３のバイポーラトランジスタのコ
レクタ及びベースにベースが接続され、前記第２の電源
端子にエミッタが接続された第４のバイポーラトランジ
スタと、 を有することを特徴とする請求項１又は２記載の差動増
幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001005346A JP2002217653A (ja) | 2001-01-12 | 2001-01-12 | 差動増幅回路 |
| US10/038,650 US6605995B2 (en) | 2001-01-12 | 2002-01-08 | Differential amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001005346A JP2002217653A (ja) | 2001-01-12 | 2001-01-12 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002217653A true JP2002217653A (ja) | 2002-08-02 |
| JP2002217653A5 JP2002217653A5 (ja) | 2005-07-21 |
Family
ID=18873402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001005346A Abandoned JP2002217653A (ja) | 2001-01-12 | 2001-01-12 | 差動増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6605995B2 (ja) |
| JP (1) | JP2002217653A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2346161A1 (en) | 2010-01-14 | 2011-07-20 | Renesas Electronics Corporation | Receiving circuit |
| JP2013258482A (ja) * | 2012-06-11 | 2013-12-26 | Denso Corp | 受信回路装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10157962C1 (de) * | 2001-11-26 | 2003-07-03 | Texas Instruments Deutschland | Komparator |
| EP1388775A1 (en) * | 2002-08-06 | 2004-02-11 | STMicroelectronics Limited | Voltage reference generator |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2885151B2 (ja) | 1995-09-25 | 1999-04-19 | 日本電気株式会社 | 演算増幅器 |
| JPH11272786A (ja) * | 1998-03-25 | 1999-10-08 | Seiko Instruments Inc | 差動増幅回路 |
-
2001
- 2001-01-12 JP JP2001005346A patent/JP2002217653A/ja not_active Abandoned
-
2002
- 2002-01-08 US US10/038,650 patent/US6605995B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8305145B2 (en) | 2010-01-14 | 2012-11-06 | Renesas Electronics Corporation | Receiving circuit |
| JP2013258482A (ja) * | 2012-06-11 | 2013-12-26 | Denso Corp | 受信回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020121932A1 (en) | 2002-09-05 |
| US6605995B2 (en) | 2003-08-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041206 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041206 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20041206 |
|
| A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20050317 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050802 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050912 |