CN109062305B - 基准电压源电路 - Google Patents

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Abstract

本发明公开了一种基准电压源电路，其特征在于：由五个PMOS晶体管，十个NMOS晶体管组成，输出参考电压VREF＝VRMOS+VDSMN3+VDSMN5+VGSMN7，VRMOS为NMOS晶体管MN10漏极与源极间的电压，VDSMN5为NMOS晶体管MN5漏极与源极间的电压，VGSMN7为NMOS晶体管MN7栅极与源极间的电压，VDSMN3为NMOS晶体管MN3漏极与源极间的电压。本发明能够减小电路的芯片面积，且功耗小。

Description

基准电压源电路
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种基准电压源电路。
背景技术
基准电压源电路在集成电路中被广泛应用，为电路提供稳定的基准电压，其精度和可靠性直接决定着系统的精度和可靠性。在某些对成本敏感的应用中对基准电压源电路的芯片面积要求比较高，希望能够尽量缩小芯片的面积。
图1是一种现有的传统基准电压源电路，由PMOS晶体管MP11～MP13，NMOS晶体管MN11～MN13，电阻R11、R12组成。
其中，PMOS晶体管MN12的宽长比是PMOS晶体管MN11的N倍，在电阻R11上产生负温度系数的电流:IB＝(kT/q)*lnN/R1。K为波尔兹曼常数，T为绝对温度，q为电荷常量，“*”表示乘号，ln是以e为底数的对数。
假设PMOS晶体管MP11～MP13的相同尺寸，各支路电流相等，则输出的参考电压VREF＝VGSMN13+IB*R2，VGSMN13为MN13的栅源间电压。
上述这种现有的基准电压源电路存在的缺点是：功耗相对较大，另外由于存在电阻，占用的芯片面积比较大。
发明内容
本发明要解决的技术问题是提供一种基准电压源电路，能够减小电路的芯片面积，且功耗小。
为解决上述技术问题，本发明的基准电压源电路，由五个PMOS晶体管，十个NMOS晶体管组成；
第一PMOS晶体管～第五PMOS晶体管的源极与电源电压端VDD相连接；第一PMOS晶体管的栅极与第二PMOS晶体管的栅极和漏极、第三PMOS晶体管的栅极、第四PMOS晶体管的栅极和第五PMOS晶体管的栅极相连接，其连接的节点记为PBIAS；
第一PMOS晶体管的漏极与第一NMOS晶体管的漏极和栅极、第二NMOS晶体管的栅极相连接；第八NMOS晶体管的漏极与所述节点PBIAS相连接，第八NMOS晶体管的栅极与第九NMOS晶体管的漏极连接电源电压端VDD；第八NMOS晶体管MN8的源极与第二NMOS晶体管MN2的漏极、第九NMOS晶体管的栅极相连接；
第三PMOS晶体管的漏极与第四NMOS晶体管的漏极和栅极、第三NMOS晶体管的栅极相连接，第三NMOS晶体管的源极与第九NMOS晶体管的源极、第二NMOS晶体管的源极、第十NMOS晶体管的漏极相连接，第一NMOS晶体管的源极和第十NMOS晶体管的源极接地；
第五PMOS晶体管的漏极与第七NMOS晶体管的栅极和漏极、第十NMOS晶体管的栅极相连接，且其连接的节点作为电路的输出参考电压端VREF；
第四PMOS晶体管的漏极与第六NMOS晶体管的栅极和漏极、第五NMOS晶体管的栅极相连接，第六NMOS晶体管的源极与第五NMOS晶体管的漏极、第七NMOS晶体管的源极相连接，第四NMOS晶体管的源极与第三NMOS晶体管的漏极、第五NMOS晶体管的源极相连接。
经过仿真，采用本发明的基准电压源电路，其电流(即整个基准电压源电路的电流)仅为646nA，而传统的基准电压源电路的电流为1185nA。传统的基准电压源电路的电阻为885K，而本发明的基准电压源电路无电阻，因此可以有效节省电路的芯片面积。
本发明的基准电压源电路无电阻，功耗小。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有的基准电压源电路原理图；
图2是改进后的基准电压源电路一实施例原理图。
具体实施方式
结合图2所示，所述改进后的基准电压源电路在图2所示的实施例中，由五个PMOS晶体管MP1～MP5，十个NMOS晶体管MN1～MN10组成。
PMOS晶体管MP1～MP5的源极与电源电压端VDD相连接。
PMOS晶体管MP1的栅极与PMOS晶体管MP2的栅极和漏极、PMOS晶体管MP3的栅极、PMOS晶体管MP4的栅极和PMOS晶体管MP5的栅极相连接，其连接的节点记为PBIAS。
PMOS晶体管MP1的漏极与NMOS晶体管MN1的漏极和栅极、NMOS晶体管MN2的栅极相连接，其连接的节点记为NBIAS。
NMOS晶体管MN8的漏极与所述节点PBIAS相连接，NMOS晶体管MN8的栅极与NMOS晶体管MN9的漏极连接电源电压端VDD。NMOS晶体管MN8的源极与NMOS晶体管MN2的漏极、NMOS晶体管MN9的栅极相连接，其连接的节点记为NB2。
PMOS晶体管MP3的漏极与NMOS晶体管MN4的漏极和栅极、NMOS晶体管MN3的栅极相连接。NMOS晶体管MN3的源极与NMOS晶体管MN9的源极、NMOS晶体管MN2的源极、NMOS晶体管MN10的漏极相连接，NMOS晶体管MN1的源极和NMOS晶体管MN10的源极接地。
PMOS晶体管MP5的漏极与NMOS晶体管MN7的栅极和漏极、NMOS晶体管MN10的栅极相连接，且其连接的节点作为电路的输出参考电压端VREF。
PMOS晶体管MP4的漏极与NMOS晶体管MN6的栅极和漏极、NMOS晶体管MN5的栅极相连接，NMOS晶体管MN6的源极与NMOS晶体管MN5的漏极、NMOS晶体管MN7的源极相连接。
NMOS晶体管MN4的源极与NMOS晶体管MN3的漏极、NMOS晶体管MN5的源极相连接。
在图2所示的基准电压源电路中偏置电路部分与现有的基准电压源电路基本相同。
NMOS晶体管MN10上的电压VRMOS＝(kT/q)*lnN。K为波尔兹曼常数，T为绝对温度，q为电荷常量，“*”表示乘号，ln是以e为底数的对数。
新增加了NMOS晶体管MN8和MN9，NMOS晶体管MN9的作用是使得NMOS晶体管MN2的源漏电压等于NMOS晶体管MN9的栅源电压，NMOS晶体管MN8的作用是使得NMOS晶体管MN9的源漏电压等于MN8的栅源电压，这样NMOS晶体管MN1的源漏电压等于NMOS晶体管MN2的源漏电压。
新增加了两条支路，即增加了由PMOS晶体管MP3、NMOS晶体管MN3、MN4组成的支路，和由PMOS晶体管MP4、NMOS晶体管MN5、MN6组成的支路。
NMOS晶体管MN4的宽长比是NMOS晶体管MN3的M倍，NMOS晶体管MN6的宽长比是NMOS晶体管MN5的M倍。M为正整数。
VDSMN3＝VGSMN3-VGSMN4＝(kT/q)*ln(M/3)。VDSMN3为NMOS晶体管MN3漏极与源极间的电压，VGSMN3为NMOS晶体管MN3栅极与源极间的电压，VGSMN4为NMOS晶体管MN4栅极与源极间的电压。
VDSMN5＝(kT/q)*ln(M/2)，VDSMN3为NMOS晶体管MN5漏极与源极间的电压。
新增VGS的支路(即PMOS晶体管MP5和NMOS晶体管MN7组成的支路)，VREF＝VRMOS+VDSMN3+VDSMN5+VGSMN7，VRMOS为NMOS晶体管MN10漏极与源极间的电压，VDSMN5为NMOS晶体管MN5漏极与源极间的电压，VGSMN7为NMOS晶体管MN7栅极与源极间的电压。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (7)

1.一种基准电压源电路，其特征在于：由五个PMOS晶体管，十个NMOS晶体管组成；
第一PMOS晶体管～第五PMOS晶体管的源极与电源电压端VDD相连接；第一PMOS晶体管的栅极与第二PMOS晶体管的栅极和漏极、第三PMOS晶体管的栅极、第四PMOS晶体管的栅极和第五PMOS晶体管的栅极相连接，其连接的节点记为PBIAS；
第一PMOS晶体管的漏极与第一NMOS晶体管的漏极和栅极、第二NMOS晶体管的栅极相连接；第八NMOS晶体管的漏极与所述节点PBIAS相连接，第八NMOS晶体管的栅极与第九NMOS晶体管的漏极连接电源电压端VDD；第八NMOS晶体管MN8的源极与第二NMOS晶体管MN2的漏极、第九NMOS晶体管的栅极相连接；
第三PMOS晶体管的漏极与第四NMOS晶体管的漏极和栅极、第三NMOS晶体管的栅极相连接，第三NMOS晶体管的源极与第九NMOS晶体管的源极、第二NMOS晶体管的源极、第十NMOS晶体管的漏极相连接，第一NMOS晶体管的源极和第十NMOS晶体管的源极接地；
第五PMOS晶体管的漏极与第七NMOS晶体管的栅极和漏极、第十NMOS晶体管的栅极相连接，且其连接的节点作为电路的输出参考电压端VREF；
第四PMOS晶体管的漏极与第六NMOS晶体管的栅极和漏极、第五NMOS晶体管的栅极相连接，第六NMOS晶体管的源极与第五NMOS晶体管的漏极、第七NMOS晶体管的源极相连接，第四NMOS晶体管的源极与第三NMOS晶体管的漏极、第五NMOS晶体管的源极相连接。
2.如权利要求1所述的基准电压源电路，其特征在于，第十NMOS晶体管上的电压VRMOS＝(kT/q)*lnN，K为为波尔兹曼常数，T为绝对温度，q为电荷常量，“*”表示乘号，ln是以e为底数的对数。
3.如权利要求1所述的基准电压源电路，其特征在于：第四NMOS晶体管的宽长比是第三NMOS晶体管的M倍，M为正整数。
4.如权利要求1所述的基准电压源电路，其特征在于：第六NMOS晶体管的宽长比是第五NMOS晶体管的M倍，M为正整数。
5.如权利要求1所述的基准电压源电路，其特征在于：VDSMN3＝VGSMN3-VGSMN4＝(kT/q)*ln(M/3)，VDSMN3为第三NMOS晶体管漏极与源极间的电压，VGSMN3为第三NMOS晶体管栅极与源极间的电压，VGSMN4为第四NMOS晶体管栅极与源极间的电压，K为波尔兹曼常数，T为绝对温度，q为电荷常量，“*”表示乘号，ln是以e为底数的对数，M表示第四NMOS晶体管的宽长比是第三NMOS晶体管的M倍，M为正整数。
6.如权利要求1所述的基准电压源电路，其特征在于：VDSMN5＝(kT/q)*ln(M/2)，VDSMN5为第五NMOS晶体管漏极与源极间的电压，M表示第六NMOS晶体管的宽长比是第五NMOS晶体管的M倍，M为正整数，K为波尔兹曼常数，T为绝对温度，q为电荷常量，“*”表示乘号，ln是以e为底数的对数。
7.如权利要求1所述的基准电压源电路，其特征在于：VREF＝VRMOS+VDSMN3+VDSMN5+VGSMN7，VRMOS为第十NMOS晶体管漏极与源极间的电压，VDSMN5为第五NMOS晶体管漏极与源极间的电压，VGSMN7为第七NMOS晶体管栅极与源极间的电压，VDSMN3为第三NMOS晶体管漏极与源极间的电压。
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