CN112306142A

CN112306142A - 一种负电压基准电路

Info

Publication number: CN112306142A
Application number: CN202011277658.9A
Authority: CN
Inventors: 曹发兵; 梁剑秋; 杨亮亮; 彭力; 孔金磊; 赵星; 胡瑞芳; 周江
Original assignee: Jiangsu Wanbang Microelectronics Co ltd
Current assignee: Jiangsu Wanbang Microelectronics Co ltd
Priority date: 2020-11-16
Filing date: 2020-11-16
Publication date: 2021-02-02

Abstract

本发明公开了一种负电压基准电路，包括运算放大器OP7、PMOS管PMOS1、PMOS管PMOS2、NMOS管NMOS3以及NMOS管NMOS4；运算放大器OP7的同相输入端与正电压基准信号Vin相连；运算放大器OP7的反相输入端经过电阻R5后接地；运算放大器OP7的输出端分别与PMOS1的G极、PMOS2的G极相连；PMOS1与PMOS2的S极均与正电压相连；PMOS2的D极与OP7的反相输入端相连；PMOS1的D极与NMOS3的D极相连；NMOS3的D极与G极短接；NMOS4的D极输出负电压基准源Vref；NMOS4的D极经过电阻R6后接地；NMOS3与NMOS4的S极均与负电压相连。本发明可以产生0至VSS间任意值的负电压基准，容易实现。

Description

一种负电压基准电路

技术领域

本发明涉及化合物半导体领域，具体涉及一种负电压基准电路。

背景技术

当今化合物半导体器件的应用越来越广泛，在化合物半导体的电路系统中，往往需要负电压基准源驱动化合物半导体器件，使化合物半导体器件的优越性能得到充分的应用。

集成电路中最经典的电压基准电路就是带隙电压基准源。传统的带隙电压基准源Vbg一般由VBE+nVT二部分组成，VBE是负温度系数双极型晶体管（BJT）的基极与发射极电压，VT是正温度系数的等效热电压，n为比例系数，n>1。Vbg受到双极型晶体管的基极与发射极电压VBE约0.7V的限制，加上n倍的温度系数的等效热电压VT，VT与正温度系数恒定电流源中的同类型比例双极型晶体管电路中的两个BJT管的基极与发射极电压的差△VBE线性相关，故输出电压基准也可表达为VBE+n1△VBE组成，n1为大于1的常数，输出电压基准值约1.2V，它是一种稳定可靠的不随温度变化的基准电压。用负电源电路适当调整电路的取样点就能实现负的带隙基准电压。在实际电路设计中常把带隙电压基准再通过电阻网络分压或倍压得到各种不同的基准电压。

通常金属氧化物半导体场效应管（MOS）电路实现传统的零温度系数负带隙电压基准电路有二种。如附图1、附图2所示是双极型晶体管和金属氧化物场效应管兼容工艺下通常采用的二种负带隙电压基准电路实现方法。

如图1所示电路，是由同类型比例双极型晶体管BJT部分20、MOS管比例电流镜部分5、运算放大器18和输出部分电阻R2、第八BJT管T8等组成。MOS管比例电流镜部分5由N沟道金属氧化物场效应管NMOS第一MOS管T1、第二MOS管T2、第三MOS管T3组成，其中第一MOS管T1、第二MOS管T2与第三MOS管T3的宽长比例为1：1：K，K是正的比例常数。它们的S极都接负电压源Vss，它们的G极都连在一起接运算放大器18输出端，第一MOS管T1管的D极通过第六BJT管T6的反向PN结接地，第二MOS管T2管的漏极通过第七BJT管T7的反向PN结连接第一电阻R1到地，第三MOS管T3的D极作为负电压基准Vref输出端，通过第八BJT管T8的反向PN结连接第二电阻R2到地，运算放大器18负输入端连接第一MOS管T1的D极和第六BJT管T6的PN结负极端，正输入端连接第二MOS管T2的D极和第七BJT管T7的PN结的负极端。同类型比例BJT管20部分由第六BJT管T6、第七BJT管T7和第一电阻R1组成，其中有效发射区面积第七BJT管T7是第六BJT管T6的N倍（N>1），第六BJT管T6、第七BJT管T7都连接成PN结构。输出部分第八BJT管T8也连接成PN结构。该零温度系数带隙电压基准电路是利用运算放大器、MOS比例电流镜结合同类型比例双极型晶体管，第六BJT管T6、第七BJ管T7的基极与发射极电压差△V在第一电阻R1上产生与温度成正比例系数的恒定电流

为第六BJT管T6的基极与发射极电压、VBE7为第七BJT管T7的基极与发射极电压，该正温度特性电流通过MOS比例电流镜相应的比例K在第二电阻R2上产生相应的正温度系数电压V2=-K*Iptat*R2,而双极晶体管第八BJT管T8上基极与发射极电压VBE8是负温度系数电压，当二者按一定比例叠加时正好可相互抵消，所以能产生近似为零温度系数的负电压基准Vref=-K*Iptat*R2-VBE8,而这电压正好接近半导体的带隙电压约负1.2伏。

图2所示电路，与图1不同点是将运算放大器18用MOS管正反馈电路26代替。MOS管比例电流镜部分5，第一MOS管T1、第二MOS管T2与第三MOS管T3的S极都接负电压源Vss,它们的G极都连在一起接P沟道金属氧化物场效应管PMOS第五MOS管T5的漏极，并且第二MOS管T2的栅漏极短接，第一MOS管T1管的D极连接PMOS第四MOS管T4的漏极和栅极，第四MOS管T4、第五MOS管T5的G极短接形成偏置节点，NMOS第一MOS管T1、NMOS第二MOS管T2和PMOS第四MOS管T4、PMOS第五MOS管T5组成正反馈电路。第三MOS管T3的D极作为负电压基准Vref输出端，通过第八BJT管T8的反向PN结连接第二电阻R2到地。同类型比例BJT管20部分由第六BJT管T6、第七BJT管T7和第一电阻R1组成，其中发射区面积第七BJT管T7是第六BJT管T6的N倍（N>1),第一电阻R1一端向上连接到地，另一端连接到第七BJT管T7的PN结正极端，第七BJT管T7的PN结负极端接PMOS第五MOS管T5的S极，第六BJT管T6的PN结负极端接第四MOS管T4的S极，PN结正极端接地。该零温度系数带隙电压基准电路是利用正反馈电路、MOS比例电流镜再结合同类型比例双极晶体管，第六BJT管T6、第七BJT管T7的基极与发射极电压差ΔVBE在第一电阻R1上产生与温度成正比例系数的恒定电流

VBE6为第六BJT管T6的基极与发射极电压、VBE7为第七BJT管T7的基极与发射极电压，该正温度特性电流通过比例电流镜相应的比例在第二电阻R2上产生相应的正温度系数电压V2＝－K*Iptat*R2,而双极型晶体管第八BJT管T8上基极与发射极电压VBE8是负温度系数电压，当二者按一定比例叠加时正好可相互抵消，所以能产生近似为零温度系数的负电压基准Vref=-K*Iptat*R2-VBE8,而这电压正好接近半导体的带隙电压约负1.2伏。

综上，现有技术的典型的负电压基准电路所产生的负电压基准值固定，约-1.2伏左右。且对生产工艺要求较高，因线路结构中T6、T7和T8属特殊功能器件，在一般标准CMOS工艺中难以集成。

发明内容

1.所要解决的技术问题：

针对上述技术问题，本发明提供一种负电压基准电路，适用于采用正负电压供电的化合物半导体电路系统，本方法中输出的负电压基准值由电路中的电阻R6和R5的比值决定，可集成在任何标准CMOS工艺中。

2.技术方案：

一种负电压基准电路，其特征在于：包括运算放大器OP7、PMOS管PMOS1、PMOS管PMOS2、NMOS 管NMOS3以及NMOS 管NMOS4；运算放大器OP7的同相输入端与正电压基准信号Vin相连；运算放大器OP7的反相输入端经过电阻R5后接地；运算放大器OP7的输出端分别与PMOS1的G极、PMOS2的G极相连；PMOS1与PMOS2的S极均与正电压相连；PMOS2的D极与OP7的反相输入端相连；PMOS1的D极与NMOS3的D极相连；NMOS3的D极与G极短接；NMOS3的G极与NMOS4的G极相连；NMOS4的D极输出负电压基准源Vref；NMOS4的D极经过电阻R6后接地；NMOS3与NMOS4的S极均与负电压相连。

进一步地，PMOS1与PMOS2的尺寸相同。

进一步地，PMOS1与PMOS2的尺寸比例为M:N，其中M、N为不相等的整数。

进一步地，NMOS3与NMOS4的尺寸相同。

进一步地，NMOS3与NMOS4的尺寸比例为E:F，其中E与F为两个不相等的整数。

3.有益效果：

（1）本发明的负电压基准电路，正电压基准信号Vin是由正电压供电电路产生，一般采用带隙基准设计，具有较高的精度和温度特性。

（2）本发明中，运算放大器OP7、PMOS管PMOS2以及电阻R5组成一个闭环电路，将高精度的基准电压转换成高精度的基准电流Iref，Iref理论值为Iref=（Vin/R5）。

（3）本本发明中，PMOS2与PMOS1采用电流镜设计，用于将高精度的基准电流Iref复制到由PMOS1和NMOS3组成的电流支中。因为PMOS1和NMOS3均采用正负电压供电，故基准电流将从正电压VDD流至负电压VSS，那么流经NMOS3的基准电流即为电流最终流向负电压源VSS，从参考地角度看，这个经NMOS3流经负电压源的电流即是负值-Iref*T1；此处T1表示PMOS2和PMOS1的尺寸比，若定义PMOS2和PMOS1的尺寸比为M：N，那么T1=M/N。再由NMOS3和NMOS4组成的电流镜（定义NMOS3和NMOS4的尺寸比为E：F），将负基准电流-Iref*T1复制到NMOS4所在之路中，那么流经NMOS4的基准电流为-Iref*（M/N）*（F/E）；最后由电阻R6和NMOS4组成负电压基准输出电路，高精度电流-Iref*（M/N）*（F/E）流经电阻R6时产生电势差，-Iref*（M/N）*（F/E）*R6。即负电压基准电压Vref；即Vref =（F/E）*（M/N）*（Vin/R5）*R6。

综上所述，本发明提供的负电压基准电路可以产生0至VSS间任意值的负电压基准，实际使用中根据需要调整R6和R5之间的比值或者两个电流镜中晶闸管的尺寸比例关系。同时在现代标准CMOS工艺中可以非常容易的实现正电压基准源VIN，而现有技术的图1和图2所示负电压基准电路中需要特殊的BJT管即图中的T6、T7与T8，这在标准CMOS工艺中通常并不常见难以集成。

附图说明

图1为现有技术1的电路图；

图2为现有技术2的电路图；

图3为本发明的一种负电压基准电路的电路图。

具体实施方式

下面结合附图对本发明进行具体的说明。

如附图3所示，一种负电压基准电路，其特征在于：包括运算放大器OP7、PMOS管PMOS1、PMOS管PMOS2、NMOS 管NMOS3以及NMOS 管NMOS4；运算放大器OP7的同相输入端与正电压基准信号Vin相连；运算放大器OP7的反相输入端经过电阻R5后接地；运算放大器OP7的输出端分别与PMOS1的G极、PMOS2的G极相连；PMOS1与PMOS2的S极均与正电压相连；PMOS2的D极与OP7的反相输入端相连；PMOS1的D极与NMOS3的D极相连；NMOS3的D极与G极短接；NMOS3的G极与NMOS4的G极相连；NMOS4的D极输出负电压基准源Vref；NMOS4的D极经过电阻R6后接地；NMOS3与NMOS4的S极均与负电压相连。

进一步地，PMOS1与PMOS2的尺寸相同。

进一步地，NMOS3与NMOS4的尺寸相同。

具体实施例1：

如附图3所示，如果PMOS1与PMOS2的尺寸相同，NMOS3与NMOS4的尺寸相同，正电压供电电路产生正电压基准信号Vin输入运算放大器OP7的同相输入端；运算放大器OP7和PMOS2及电阻R5组成一个闭环电路，将高精度的基准电压转换成高精度的基准电流Iref， Iref=Vin/R5；将高精度的基准电流Iref复制到由PMOS1和NMOS3组成的电流支中；因PMOS1和NMOS3采用正负电压供电，故基准电流将从正电压VDD流至负电压VSS，那么流经NMOS3的基准电流即为电流最终流向负电压源VSS，从参考地角度看，这个经NMOS3流经负电压源的电流即是负值-Iref；再由NMOS3和NMOS4组成的电流镜，将这个负基准电流-Iref复制到NMOS4所在之路中。由电阻R6和NMOS4组成负电压基准输出电路，高精度电流Iref流经电阻R6时产生电势差，-Iref*R6即负电压基准电压Vref；此时Vref = -Iref*R6 = -Vin*（R6/R5）；因此只要调整R6和R5之间的比值即可产生0至VSS间任意值的负电压基准。

具体实施例2：

PMOS1与PMOS2的尺寸的比例为M:N；NMOS3与NMOS4的尺寸相同；正电压供电电路产生正电压基准信号Vin输入运算放大器OP7的同相输入端；运算放大器OP7和PMOS2及电阻R5组成一个闭环电路，将高精度的基准电压转换成高精度的基准电流Iref；由于PMOS1与PMOS2的尺寸的比例为M:N；则流经PMOS1的基准电流：

I_pmos1 = （M/N）*I_pmos2= （M/N）*（Vin/R5）；

同具体实施例1，电路输出的基准电压Vref = （M/N）*（Vin/R5）*R6。

具体实施例3：

PMOS1与PMOS2的尺寸相同；NMOS3与NMOS4的尺寸比例为E:F；则流经NMOS4的基准电流：

I_nmos4 = （F/E）*I_nmos3 ；

那么电路输出的基准电压Vref = （F/E）*（Vin/R5）*R6。

具体实施例4：

将PMOS1和PMOS2的比例由1：1改为M:N，表示流经PMOS1的基准电流：

I_pmos1 = （M/N）*I_pmos2= （M/N）*（Vin/R5）；

将NMOS3和NMOS4的比例由1：1改为E:F，表示流经NMOS4的基准电流：

I_nmos4 = （F/E）*I_nmos3 ；

那么电路输出的基准电压Vref = （F/E）*（M/N）*（Vin/R5）*R6。

虽然本发明已以较佳实施例公开如上，但它们并不是用来限定本发明的，任何熟习此技艺者，在不脱离本发明之精神和范围内，自当可作各种变化或润饰，因此本发明的保护范围应当以本申请的权利要求保护范围所界定的为准。

Claims

1. 一种负电压基准电路，其特征在于：包括运算放大器OP7、PMOS管PMOS1、PMOS管PMOS2、NMOS 管NMOS3以及NMOS 管NMOS4；运算放大器OP7的同相输入端与正电压基准信号Vin相连；运算放大器OP7的反相输入端经过电阻R5后接地；运算放大器OP7的输出端分别与PMOS1的G极、PMOS2的G极相连；PMOS1与PMOS2的S极均与正电压相连；PMOS2的D极与OP7的反相输入端相连；PMOS1的D极与NMOS3的D极相连；NMOS3的D极与G极短接；NMOS3的G极与NMOS4的G极相连；NMOS4的D极输出负电压基准源Vref；NMOS4的D极经过电阻R6后接地；NMOS3与NMOS4的S极均与负电压相连。

2.根据权利要求1所述的一种负电压基准电路，其特征在于：PMOS1与PMOS2的尺寸相同。

3.根据权利要求1所述的一种负电压基准电路，其特征在于：PMOS1与PMOS2的尺寸比例为M:N，其中M、N为不相等的整数。

4.根据权利要求1所述的一种负电压基准电路，其特征在于：NMOS3与NMOS4的尺寸相同。

5.根据权利要求1所述的一种负电压基准电路，其特征在于：NMOS3与NMOS4的尺寸比例为E:F，其中E与F为两个不相等的整数。