CN105824348B - 一种基准电压的电路 - Google Patents

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Abstract

本发明提供一种基准电压电路，包括：PTAT电压产生电路，用于通过第一晶体管组与第二晶体管之间具有的反正偏二极管特性使所述第二晶体管工作在亚阈值区以产生第一栅源电压，并将所述第一栅源电压作为PTAT电压输出到电压叠加输出电路；CTAT电压产生电路，用于通过第一电阻使第三晶体管及第四晶体管工作在亚阈值区，以及通过所述第四晶体管产生第二栅源电压，并将所述第二栅源电压作为CTAT电压输出到电压叠加输出电路；电压叠加输出电路，用于将PTAT电压产生电路输出的PTAT电压与CTAT电压产生电路输出的CTAT电压进行叠加，得到基准电压并输出；如此，能够提供稳定且精准的基准电压，且电路结构简单、功耗极低。

Description

一种基准电压的电路
技术领域
本发明涉及一种集成电路设计领域，特别是涉及一种基准电压电路。
背景技术
基准电压电路通常是指在电路中用做电压基准的精确、稳定的电压源；随着集成电路规模的不断增大，尤其是系统集成技术的发展，基准电压电路成为大规模、超大规模集成电路和几乎所有数字模拟系统中不可缺少的基本电路模块。
参见图1，现有的基准电压电路通常由启动电路、正温度系数基准电路及偏置电压电路组成；其中，正温度系数基准电路是产生基准电流的电路，启动电路是在电源上电时提供一路较小的偏置电流，让偏置电压电路能够正常的工作起来；当电源上电时，由于电容C1两端的电压不能突变，因此MN2晶体管导通，就会产生一路小电流流过MP2晶体管和MN2晶体管，然后MP1晶体管镜像MP2晶体管的电流，这样正温度系数基准电路就开始正常工作了，此时MN1晶体管的栅极电压较高，MN1晶体管导通，就将MN2晶体管的栅极电压拉到低电平，启动电路就顺利关闭，从而启动电路完成了整个启动过程。该正温度系数电路用于产生基准电流，其通过两路互相镜像，产生比较稳定的电流，使MN3晶体管和MN4晶体管都工作在亚阈值区，其电流大小由MN3晶体管，MN4晶体管和电阻R1共同决定，要求流过MN3晶体管的电流等于流过MN4晶体管的电流，而MN3晶体管的栅源电压就等于MN4晶体管的栅源电压加电阻R上的压降；最后得到的基准电流如下公式：
其中，W/L是MN3晶体管的尺寸，MN4晶体管的尺寸是MN3晶体管的K倍；根据上述公式可知，得到的基准电流是个比较稳定的值，其值取决于MOS晶体管的参数以及电阻值，几乎和VDD电压没有关系，但是MOS晶体管的参数会随着温度的变化而变化，导致最后得到的基准电压值也跟随变化。
偏置电压电路中的MP3晶体管镜像MP2晶体管中流过的电流，也就在MP3晶体管中产生了一路基准电流，最后通过电阻R2得到基准电VREF。
为了获得稳定的电源电压，就必须先提供稳定的基准电压，由上述可知，现有技术中的基准电压电路所得到的基准电压值会随着温度变化而变化，从而导致无法提供精准而稳定的电源电压，进而导致基准电压电路的整体性能下降。另外，现有技术中的基准电压电路需要提供启动电路及电压偏置电路，这样就增加了基准电压电路设计的复杂度，且存在着功耗增大的风险。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基准电压电路，能够提供稳定且精准的基准电压，且电路结构简单、功耗极低。
为实现上述目的及其他相关目的，本发明的技术方案是这样实现的：
本发明提供了一种基准电压电路，该电路包括：绝对温度成正比(ProportionalTo Absolute Temperature，PTAT)电压产生电路、绝对温度成反比(Complemental ToAbsolute Temperature，CTAT电压产生电路、电压叠加输出电路；其中，所述PTAT电压产生电路，包括第一晶体管组及第二晶体管，用于通过所述第一晶体管组与所述第二晶体管之间具有的正反偏二极管特性使所述第二晶体管工作在亚阈值区以产生第一栅源电压，并将所述第一栅源电压作为PTAT电压输出到所述电压叠加输出电路；
所述CTAT电压产生电路，包括第三晶体管、第四晶体管及第一电阻，用于通过第一电阻使所述第三晶体管及第四晶体管工作在亚阈值区，以及通过所述第四晶体管产生第二栅源电压，并将所述第二栅源电压作为CTAT电压输出到所述电压叠加输出电路；
所述电压叠加输出电路，用于将所述PTAT电压产生电路输出的PTAT电压与所述CTAT电压产生电路输出的CTAT电压进行叠加，得到基准电压并输出。
优选地，所述第一晶体管组包括K个N型金属氧化物半导体NMOS晶体管、所述第二晶体管为第二NMOS晶体管；或者，所述第一晶体管组包括K个NPN晶体管、所述第二晶体管为第二NPN晶体管；或者，所述第一晶体管组包括K个二极管，所述第二晶体管为第二二极管；其中，所述第一晶体管组中K个NMOS晶体管的总宽长比是第二NMOS晶体管宽长比的K倍；其中，K为正整数；
所述第三晶体管为第三P型金属氧化物半导体PMOS晶体管，所述第四晶体管为第四PMOS晶体管。
优选地，所述第一晶体管组包括K个NMOS晶体管、所述第二晶体管为第二NMOS晶体管时，在所述PTAT电压产生电路中，所述第一晶体管组中K个NMOS晶体管的漏极连接参考电压源，所述第一晶体管组中K个NMOS晶体管的栅极与第一晶体管组中K个NMOS晶体管的源极、所述第二NMOS晶体管的栅极、所述第二NMOS晶体管的漏极及所述CTAT电压产生电路中的所述第四PMOS晶体管的栅极连接，所述第一晶体管组中K个NMOS晶体管的衬底分别连接到第一晶体管组中对应NMOS晶体管的源极；所述第二NMOS晶体管的源极连接接地点，所述第二NMOS晶体管的衬底连接接地点；
所述CTAT电压产生电路中，所述第三PMOS晶体管的源极连接参考电压源，所述第三PMOS晶体管的栅极与第三PMOS晶体管的漏极及第一电阻的正极端连接；所述第一电阻的负极端与所述第四PMOS晶体管的源极连接；所述第四PMOS晶体管的漏极连接接地点；所述第三PMOS晶体管、第四PMOS晶体管的衬底均连接参考电压源。
优选地，所述第一晶体管组中K个栅极与源极连接的NMOS晶体管等效于K个反偏二极管，栅极与漏极连接的第二NMOS晶体管等效于一个正偏二极管，以使所述第一晶体管组中K个NMOS晶体管与所述第二NMOS晶体管之间具有反正偏二极管特性。
优选地，所述第一晶体管组包括K个NPN晶体管、所述第二晶体管为第二NPN晶体管时，在所述PTAT电压产生电路中，所述第一晶体管组中K个NPN晶体管的集电极连接参考电压源，所述第一晶体管组中K个NPN晶体管的基极与第一晶体管组中K个NPN晶体管的发射极、所述第二NPN晶体管的基极、所述第二NPN晶体管的集电极及所述CTAT电压产生电路中的所述第四PMOS晶体管的栅极连接；所述第二NPN晶体管的发射极连接接地点；
所述CTAT电压产生电路中，所述第三PMOS晶体管的源极连接参考电压源，所述第三PMOS晶体管的栅极与第三PMOS晶体管的漏极及第一电阻的正极端连接；所述第一电阻的负极端与所述第四PMOS晶体管的源极连接；所述第四PMOS晶体管的漏极连接接地点；所述第三PMOS晶体管、第四PMOS晶体管的衬底均连接参考电压源。
优选地，所述第一晶体管组中K个基极与发射极连接的NPN晶体管等效于K个反偏二极管，基极与集电极连接的第二NPN晶体管等效于一个正偏二极管，以使所述第一晶体管组中K个NPN晶体管与所述第二NPN晶体管之间具有反正偏二极管特性。
优选地，所述第一晶体管组包括K个二极管，所述第二晶体管为第二二极管时，在所述PTAT电压产生电路中，所述第一晶体管组中的K个二极管的阴极均连接参考电压源，所述第一晶体管组中的K个二极管的阳极与所述第二二极管的阳极及所述CTAT电压产生电路中的所述第四PMOS晶体管的栅极连接；所述第二二极管的阴极连接接地点；
所述CTAT电压产生电路中，所述第三PMOS晶体管的源极连接参考电压源，所述第三PMOS晶体管的栅极与第三PMOS晶体管的漏极及第一电阻的正极端连接；所述第一电阻的负极端与所述第四PMOS晶体管的源极连接；所述第四PMOS晶体管的漏极连接接地点；所述第三PMOS晶体管、第四PMOS晶体管的衬底均连接参考电压源。
优选地，所述第一晶体管组中的K个二极管为K个反偏二极管，所述第二二极管为正偏二极管，以使所述第一晶体管组中K个二极管与所述第二二极管之间具有反正偏二极管特性。
本发明实施例所提供的基准电压电路与现有技术相比，取得了如下进步：
(1)本发明实施例中PTAT电压产生电路通过所述第一晶体管组与所述第二晶体管之间具有的正反偏二极管特性使所述第二晶体管工作在亚阈值区以产生PTAT电压；且CTAT电压产生电路通过第一电阻使所述第三晶体管及第四晶体管工作在亚阈值区，以及通过所述第四晶体管产生CTAT电压，最终根据PTAT电压及CTAT电压得到一个随温度变化较小的基准电压，从而获得了稳定且精准的电源电压，这保证了整个电路的稳定性，提高了电路的整体性能；
(2)本发明实施例中不需要提供启动电路及电压偏置电路仍然能够获得稳定且精准的电源电压，因此，该基准电压电路的电路结构简单、设计复杂度低且成本较低；
(3)本发明实施例中通过第一晶体管组与所述第二晶体管之间具有的正反偏二极管特性，输出一个只消耗1～10nA电流的PTAT电压信号，从而降低了PTAT电压产生电路的功耗；并且，通过调整第一电阻所述第四晶体管工作在亚阈值区，使流过所述第四晶体管的电流仅为10～20nA，从而降低了CTAT电压产生电路的功耗；如此，本发明实施例提供的基准电压电路的功耗极低。
附图说明
图1显示为现有技术中的基准电压电路的组成结构示意图。
图2显示为本发明的基准电压电路的组成结构示意图。
图3显示为本发明实施例一的基准电压电路的具体组成结构示意图。
图4显示为本发明实施例二的基准电压电路的具体组成结构示意图。
图5显示为本发明实施例三的基准电压电路的具体组成结构示意图。
图6显示为本发明实施例一的基准电压电路的仿真实验结果的示意图。
图7显示为本发明实施例一的基准电压电路的仿真实验结果的示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
下面结合附图对本发明具体实施方式作进一步说明。
本发明实施例提出了一种基准电压电路，如图2所示，该基准电压电路包括：PTAT电压产生电路20、CTAT电压产生电路21、电压叠加输出电路22；其中，
所述PTAT电压产生电路20，包括第一晶体管组及第二晶体管，用于通过所述第一晶体管组与所述第二晶体管之间具有的正反偏二极管特性使所述第二晶体管工作在亚阈值区以产生第一栅源电压，并将所述第一栅源电压作为PTAT电压输出到所述电压叠加输出电路；
所述CTAT电压产生电路21，包括第三晶体管、第四晶体管及第一电阻，用于通过第一电阻使所述第三晶体管及第四晶体管工作在亚阈值区，以及通过所述第四晶体管产生第二栅源电压，并将所述第二栅源电压作为CTAT电压输出到所述电压叠加输出电路；
所述电压叠加输出电路22，用于将所述PTAT电压产生电路输出的PTAT电压与所述CTAT电压产生电路输出的CTAT电压进行叠加，得到基准电压并输出。
上述功能子电路的划分方式仅为本发明实施例给出的一种优选实现方式，功能子电路的划分方式不构成对本发明的限制。为了描述的方便，以上所述基准电压电路的各部分以功能分为各种子电路描述。当然，在实施本发明时可以把各子电路的功能在同一个或多个软件或硬件中实现。
下面在实际应用中结合图3、图4及图5所示的基准电压电路分别对PTAT电压产生电路20、CTAT电压产生电路21、所述电压叠加输出电路22的具体组成结构进行详细说明：
在实际应用中，所述PTAT电压产生电路20中的晶体管，可以根据实际需求采用N型金属氧化物半导体(Negative channel Metal Oxide Semiconductor，NMOS)、NPN晶体管或二极管实现；所述CTAT电压产生电路21中的晶体管，可以根据实际需求采用P型金属氧化物半导体(Positive channel Metal Oxide Semiconductor，PMOS)晶体管实现；
具体的，在所述PTAT电压产生电路20中，所述第一晶体管组包括K个NMOS晶体管M11～M1K、所述第二晶体管为第二NMOS晶体管M2；或者，所述第一晶体管组包括K个NPN晶体管M11～M1K、所述第二晶体管为第二NPN晶体管M2；或者，所述第一晶体管组包括K个二极管M11～M1K，所述第二晶体管为第二二极管M2；
其中，所述第一晶体管组中K个NMOS晶体管M11～M1K的总宽长比是第二NMOS晶体管M2宽长比的K倍，K为正整数；
在所述CTAT电压产生电路21中，所述第三晶体管为第三PMOS晶体管M3，所述第四晶体管为第四PMOS晶体管M4。
在实际应用中，所述电压叠加输出电路22可由累加器实现。
为了更清楚地对本发明实施例进行说明，下面结合具体实施例对本发明实施例提供的基准电压电路的工作原理进行描述。
实施例一
参见图3，本实施例中在所述PTAT电压产生电路20中，所述第一晶体管组包括K个,NMOS晶体管M11～M1K、所述第二晶体管为第二NMOS晶体管M2；在所述CTAT电压产生电路21中，所述第三晶体管为第三P型金属氧化物半导体PMOS晶体管M3，所述第四晶体管为第四PMOS晶体管M4；
结合图3所示的基准电压电路，对本发明实施例基准电压电路中各器件的连接关系进行具体说明：
在所述PTAT电压产生电路20中，所述第一晶体管组中K个NMOS晶体管M11～M1K的漏极连接参考电压源VDD，所述第一晶体管组中K个NMOS晶体管M11～M1K的栅极与第一晶体管组中K个NMOS晶体管M11～M1K的源极、所述第二NMOS晶体管M2的栅极、所述第二NMOS晶体管M2的漏极及所述CTAT电压产生电路中的所述第四PMOS晶体管M4的栅极连接，所述第一晶体管组中K个NMOS晶体管M11～M1K的衬底分别连接到第一晶体管组中对应NMOS晶体管M11～M1K的源极；所述第二NMOS晶体管M2的源极连接接地点GND，所述第二NMOS晶体管M2的衬底连接接地点GND；
所述CTAT电压产生电路21中，所述第三PMOS晶体管M3的源极连接参考电压源VDD，所述第三PMOS晶体管M3的栅极与第三PMOS晶体管M3的漏极及第一电阻R1的正极端连接；所述第一电阻R1的负极端与所述第四PMOS晶体管M4的源极连接；所述第四PMOS晶体管M4的漏极连接接地点GND；所述第三PMOS晶体管M3、第四PMOS晶体管M4的衬底均连接参考电压源VDD。
其中，所述第一晶体管组中K个栅极与源极连接的NMOS晶体管M11～M1K等效于K个反偏二极管，栅极与漏极连接的第二NMOS晶体管M2等效于一个正偏二极管，以使所述第一晶体管组中K个NMOS晶体管M11～M1K与所述第二NMOS晶体管M2之间具有反正偏二极管特性。
本实施例一中，基于上述电路组成结构及器件间的连接关系，所述基准电压电路的工作原理是这样的：
步骤1：所述PTAT电压产生电路20输出PTAT电压到所述电压叠加输出电路22；
首先，预设流过第一晶体管组中K个NMOS晶体管M11～M1K的总电流为I1，则：
I1＝IS·K (1)
其中，IS为第一晶体管组中每个NMOS晶体管M11～M1K的PN结反向饱和电流，K为第一晶体管组中K个NMOS晶体管M11～M1K的总宽长比与第二NMOS晶体管M2的宽长比的倍数比例；
然后，预设流过第二NMOS晶体管M2的电流为I2，则：
其中，VGS2为第二NMOS晶体管M2的栅源电压，n为一个非理想因子，且n＞1。
由于所述第一晶体管组M11～M1K与第二NMOS晶体管M2串联，因此流过第一晶体管组M11～M1K的总电流的I1与流过第二NMOS晶体管M2的电流为I2相等，即：I1＝I2，由此得到第二NMOS晶体管M2的栅源电压VGS2为：
VGS2＝n·VT·ln(K) (3)
其中，k为指玻尔兹曼常量，k的取值范围为1.38×10～23焦耳/开尔文，T为热力学温度，q为电子电荷量，q的取值范围为1.6×10～19库伦。在所述PTAT电压产生电路20中，将所述第二NMOS晶体管M2的栅源电压VGS2作为所述PTAT电压产生电路20输出的PTAT电压VPTAT，即：
VGS2＝VPTAT (4)
由式(3)及(4)可以看出，所述PTAT电压产生电路20输出的PTAT电压VPTAT是一个正温度系数电压。
本步骤中，所述PTAT电压产生电路20中，K个栅源短接的NMOS晶体管M11～M1K等效于K个反偏二极管，一个栅漏短接的第二NMOS晶体管M2等效于一个正偏二极管，利用NMOS晶体管M11～M1K与第二NMOS晶体管M2之间具有的反正偏二极管特性，输出一个仅消耗1～10nA电流的PTAT电压，从而降低了所述PTAT电压产生电路20的功耗。
步骤2：所述CTAT电压产生电路21输出的CTAT电压到所述电压叠加输出电路22；
通过调整所述第一电阻R1所述第四PMOS晶体管M4工作在亚阈值区，因此，流过所述第四PMOS晶体管M4的电流通常为10～20nA，由此可以设定：
VSG4≈|Vth4| (5)
其中，Vth4为所述第四PMOS晶体管M4的阈值电压，且Vth4与温度T的关系可以近似表示为：
|Vth4|≈Vtho-βT (6)
其中，Vtho为与温度无关的常量，β为大于零的常量，T为温度值；
在所述CTAT电压产生电路21中，将所述第四NMOS晶体管M4的栅源电压VSG4作为所述CTAT电压产生电路21输出的CTAT电压VCTAT，即：
VSG4＝VCTAT (7)
由式(5)、(6)及(7)可以看出，所述CTAT电压产生电路21输出的CTAT电压VCTAT是一个负温度系数电压。
本步骤中，所述CTAT电压产生电路21通过调整所述第一电阻R1所述第四PMOS晶体管M4工作在亚阈值区，因此，流过所述第四PMOS晶体管M4的电流通常为10～20nA，从而降低了所述CTAT电压产生电路21的功耗。
需要说明的是，在基准电压电路的具体实现过程中，步骤1与步骤2可以不分先后顺序同时进行，即所述PTAT电压产生电路20输出PTAT电压到所述电压叠加输出电路22，同时，所述CTAT电压产生电路21输出的CTAT电压到所述电压叠加输出电路22。
步骤3：所述电压叠加输出电路22将所述PTAT电压产生电路20输出的PTAT电压与所述CTAT电压产生电路21输出的CTAT电压进行叠加，得到基准电压并输出。
所述基准电压电路中B点电压为PTAT电压与CTAT电压之和，即B点电压VREF为：
VREF＝VGS2+VSG4＝n·VT·ln(K)+Vtho-βt (8)
本步骤中，所述电压叠加输出电路22实现的叠加过程属于现有技术，重复之处不再赘述。
实施例二
参见图4，本实施例中在所述PTAT电压产生电路20中，所述第一晶体管组包括K个NPN晶体管M11～M1K、所述第二晶体管为第二NPN晶体管M2；在所述CTAT电压产生电路21中，所述第三晶体管为第三PMOS晶体管M3，所述第四晶体管为第四PMOS晶体管M4；
结合图4所示的基准电压电路，对本发明实施例基准电压电路中各器件的连接关系进行具体说明：
在所述PTAT电压产生电路20中，所述第一晶体管组中K个NPN晶体管M11～M1K的集电极连接参考电压源VDD，所述第一晶体管组中K个NPN晶体管M11～M1K的基极与第一晶体管组中K个NPN晶体管M11～M1K的发射极、所述第二NPN晶体管M2的基极、所述第二NPN晶体管M2的集电极及所述CTAT电压产生电路中的所述第四PMOS晶体管M4的栅极连接；所述第二NPN晶体管M2的发射极连接接地点GND；
所述CTAT电压产生电路中21，所述第三PMOS晶体管M3的源极连接参考电压源VDD，所述第三PMOS晶体管M3的栅极与第三PMOS晶体管M3的漏极及第一电阻R1的正极端连接；所述第一电阻R1的负极端与所述第四PMOS晶体管M4的源极连接；所述第四PMOS晶体管M4的漏极连接接地点GND；所述第三PMOS晶体管M3、第四PMOS晶体管M4的衬底均连接参考电压源VDD。
其中，所述第一晶体管组中K个基极与发射极连接的NPN晶体管M11～M1K等效于K个反偏二极管，基极与集电极连接的第二NPN晶体管M2等效于一个正偏二极管，以使所述第一晶体管组中K个NPN晶体管M11～M1K与所述第二NPN晶体管M2之间具有反正偏二极管特性。
本实施例二中，基于上述电路组成结构及器件间的连接关系，所述基准电压电路的工作原理与实施例一中的实现原理相同，重复之处不再赘述。
实施例三
参见图5，本实施例中在所述PTAT电压产生电路20中，所述第一晶体管组包括K个二极管M11～M1K，所述第二晶体管为第二二极管M2；在所述CTAT电压产生电路21中，所述第三晶体管为第三P型金属氧化物半导体PMOS晶体管M3，所述第四晶体管为第四PMOS晶体管M4；
结合图5所示的基准电压电路，对本发明实施例基准电压电路中各器件的连接关系进行具体说明：
在所述PTAT电压产生电路20中，所述第一晶体管组中的K个二极管M11～M1K的阴极均连接参考电压源VDD，所述第一晶体管组中的K个二极管M11～M1K的阳极与所述第二二极管M2的阳极及所述CTAT电压产生电路中的所述第四PMOS晶体管M4的栅极连接；所述第二二极管M2的阴极连接接地点GND；
所述CTAT电压产生电路21中，所述第三PMOS晶体管M3的源极连接参考电压源VDD，所述第三PMOS晶体管M3的栅极与第三PMOS晶体管M3的漏极及第一电阻R1的正极端连接；所述第一电阻R1的负极端与所述第四PMOS晶体管M4的源极连接；所述第四PMOS晶体管M4的漏极连接接地点GND；所述第三PMOS晶体管M3、第四PMOS晶体管M4的衬底均连接参考电压源VDD。
其中，所述第一晶体管组中的K个二极管M11～M1K为K个反偏二极管，所述第二二极管M2为正偏二极管，以使所述第一晶体管组中K个二极管M11～M1K与所述第二二极管M2之间具有反正偏二极管特性。
本实施例三中，基于上述电路组成结构及器件间的连接关系，所述基准电压电路的工作原理与实施例一中的实现原理相同，重复之处不再赘述。
参见图6及图7，为本发明实施例一中的电压基准电路的仿真实验结果的示意图，图6所示为该电压基准电路中随着温度T的变化基准电压随之变化的仿真实验结果；由图6可见，随着温度T的变化基准电压随之变化较小，基本保持恒定，如此，最终得到一个随温度变化较小的基准电压，从而获得了稳定且精准的电源电压，这保证了整个电路的稳定性，提高了电路的整体性能。
图7为该电压基准电路中随着温度T的变化基准电流随之变化的仿真实验结果，由图7可见，该电路在常温25℃下基准电流为17nA，高温90℃下基准电流为80nA，基准电压消耗的基准电流较小，从而降低了基准电压电路的功耗。
本发明实施例提供的基准电压电路与现有技术相比，取得了如下进步：
(1)本发明实施例中PTAT电压产生电路通过所述第一晶体管组与所述第二晶体管之间具有的正反偏二极管特性使所述第二晶体管工作在亚阈值区以产生PTAT电压；且CTAT电压产生电路通过第一电阻使所述第三晶体管及第四晶体管工作在亚阈值区，以及通过所述第四晶体管产生CTAT电压，最终根据PTAT电压及CTAT电压得到一个随温度变化较小的基准电压，从而获得了稳定且精准的电源电压，这保证了整个电路的稳定性，提高了电路的整体性能；
(2)本发明实施例中不需要提供启动电路及电压偏置电路仍然能够获得稳定且精准的电源电压，因此，该基准电压电路的电路结构简单、设计复杂度低且成本较低；
(3)本发明实施例中通过第一晶体管组与所述第二晶体管之间具有的正反偏二极管特性，输出一个只消耗1～10nA电流的PTAT电压信号，从而降低了PTAT电压产生电路的功耗；并且，通过调整第一电阻所述第四晶体管工作在亚阈值区，使流过所述第四晶体管的电流仅为10～20nA，从而降低了CTAT电压产生电路的功耗；如此，降低了整体基准电压电路的功耗。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种基准电压电路，其特征在于，所述电路包括：PTAT电压产生电路、CTAT电压产生电路、电压叠加输出电路；其中，
所述PTAT电压产生电路，包括第一晶体管组及第二晶体管，用于通过所述第一晶体管组与所述第二晶体管之间具有的反正偏二极管特性使所述第二晶体管工作在亚阈值区以产生第一栅源电压，并将所述第一栅源电压作为PTAT电压输出到所述电压叠加输出电路；
所述CTAT电压产生电路，包括第三晶体管、第四晶体管及第一电阻，用于通过第一电阻使所述第三晶体管及第四晶体管工作在亚阈值区，以及通过所述第四晶体管产生第二栅源电压，并将所述第二栅源电压作为CTAT电压输出到所述电压叠加输出电路；
所述电压叠加输出电路，用于将所述PTAT电压产生电路输出的PTAT电压与所述CTAT电压产生电路输出的CTAT电压进行叠加，得到基准电压并输出。
2.根据权利要求1所述的基准电压电路，其特征在于，所述第一晶体管组包括K个N型金属氧化物半导体NMOS晶体管、所述第二晶体管为第二NMOS晶体管；或者，所述第一晶体管组包括K个NPN晶体管、所述第二晶体管为第二NPN晶体管；或者，所述第一晶体管组包括K个二极管，所述第二晶体管为第二二极管；其中，所述第一晶体管组中K个NMOS晶体管的总宽长比是第二NMOS晶体管宽长比的K倍；其中，K为正整数；
所述第三晶体管为第三P型金属氧化物半导体PMOS晶体管，所述第四晶体管为第四PMOS晶体管。
3.根据权利要求2所述的基准电压电路，其特征在于，所述第一晶体管组包括K个NMOS晶体管、所述第二晶体管为第二NMOS晶体管时，在所述PTAT电压产生电路中，所述第一晶体管组中K个NMOS晶体管的漏极连接参考电压源，所述第一晶体管组中K个NMOS晶体管的栅极与第一晶体管组中K个NMOS晶体管的源极、所述第二NMOS晶体管的栅极、所述第二NMOS晶体管的漏极及所述CTAT电压产生电路中的所述第四PMOS晶体管的栅极连接，所述第一晶体管组中K个NMOS晶体管的衬底分别连接到第一晶体管组中对应NMOS晶体管的源极；所述第二NMOS晶体管的源极连接接地点，所述第二NMOS晶体管的衬底连接接地点；
所述CTAT电压产生电路中，所述第三PMOS晶体管的源极连接参考电压源，所述第三PMOS晶体管的栅极与第三PMOS晶体管的漏极及第一电阻的正极端连接；所述第一电阻的负极端与所述第四PMOS晶体管的源极连接；所述第四PMOS晶体管的漏极连接接地点；所述第三PMOS晶体管、第四PMOS晶体管的衬底均连接参考电压源。
4.根据权利要求3所述的基准电压电路，其特征在于，所述第一晶体管组中K个栅极与源极连接的NMOS晶体管等效于K个反偏二极管，栅极与漏极连接的第二NMOS晶体管等效于一个正偏二极管，以使所述第一晶体管组中K个NMOS晶体管与所述第二NMOS晶体管之间具有反正偏二极管特性。
5.根据权利要求2所述的基准电压电路，其特征在于，所述第一晶体管组包括K个NPN晶体管、所述第二晶体管为第二NPN晶体管时，在所述PTAT电压产生电路中，所述第一晶体管组中K个NPN晶体管的集电极连接参考电压源，所述第一晶体管组中K个NPN晶体管的基极与第一晶体管组中K个NPN晶体管的发射极、所述第二NPN晶体管的基极、所述第二NPN晶体管的集电极及所述CTAT电压产生电路中的所述第四PMOS晶体管的栅极连接；所述第二NPN晶体管的发射极连接接地点；
所述CTAT电压产生电路中，所述第三PMOS晶体管的源极连接参考电压源，所述第三PMOS晶体管的栅极与第三PMOS晶体管的漏极及第一电阻的正极端连接；所述第一电阻的负极端与所述第四PMOS晶体管的源极连接；所述第四PMOS晶体管的漏极连接接地点；所述第三PMOS晶体管、第四PMOS晶体管的衬底均连接参考电压源。
6.根据权利要求5所述的基准电压电路，其特征在于，所述第一晶体管组中K个基极与发射极连接的NPN晶体管等效于K个反偏二极管，基极与集电极连接的第二NPN晶体管等效于一个正偏二极管，以使所述第一晶体管组中K个NPN晶体管与所述第二NPN晶体管之间具有反正偏二极管特性。
7.根据权利要求2所述的基准电压电路，其特征在于，所述第一晶体管组包括K个二极管，所述第二晶体管为第二二极管时，在所述PTAT电压产生电路中，所述第一晶体管组中的K个二极管的阴极均连接参考电压源，所述第一晶体管组中的K个二极管的阳极与所述第二二极管的阳极及所述CTAT电压产生电路中的所述第四PMOS晶体管的栅极连接；所述第二二极管的阴极连接接地点；
所述CTAT电压产生电路中，所述第三PMOS晶体管的源极连接参考电压源，所述第三PMOS晶体管的栅极与第三PMOS晶体管的漏极及第一电阻的正极端连接；所述第一电阻的负极端与所述第四PMOS晶体管的源极连接；所述第四PMOS晶体管的漏极连接接地点；所述第三PMOS晶体管、第四PMOS晶体管的衬底均连接参考电压源。
8.根据权利要求7所述的基准电压电路，其特征在于，所述第一晶体管组中的K个二极管为K个反偏二极管，所述第二二极管为正偏二极管，以使所述第一晶体管组中K个二极管与所述第二二极管之间具有反正偏二极管特性。
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