CN109164867B - 全mos基准电流产生电路 - Google Patents

全mos基准电流产生电路 Download PDF

Info

Publication number
CN109164867B
CN109164867B CN201811366488.4A CN201811366488A CN109164867B CN 109164867 B CN109164867 B CN 109164867B CN 201811366488 A CN201811366488 A CN 201811366488A CN 109164867 B CN109164867 B CN 109164867B
Authority
CN
China
Prior art keywords
pmos
current
transistor
tube
nmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811366488.4A
Other languages
English (en)
Other versions
CN109164867A (zh
Inventor
李振荣
段艺明
王泽渊
刘博宇
周永升
庄奕琪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian University of Electronic Science and Technology
Original Assignee
Xian University of Electronic Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian University of Electronic Science and Technology filed Critical Xian University of Electronic Science and Technology
Priority to CN201811366488.4A priority Critical patent/CN109164867B/zh
Publication of CN109164867A publication Critical patent/CN109164867A/zh
Application granted granted Critical
Publication of CN109164867B publication Critical patent/CN109164867B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Electrical Variables (AREA)
  • Amplifiers (AREA)

Abstract

本发明公开了一种全MOS基准电流产生电路，主要解决现有技术结构复杂、功耗高的问题。其包括：负温度系数电流产生器、正温度系数电流产生器和电流相加器，电流相加器连接在负温度系数电流产生器与正温度系数电流产生器之间。其中负温度系数电流产生器产生具有负温度系数的第一电流I1，正温度系数电流产生器产生具有正温度系数的第二电流I2，电流相加器分别按比例α、β合成第一电流I1和第二电流I2，其中
Figure DDA0001868698080000011
输出为一近似零温度系数的基准电流Iref＝αI1+βI2。本发明与传统的带隙基准电流源相比，无需使用运算放大器与双极型晶体管，结构简单，功耗低，可用于大规模模拟集成电路设计。

Description

全MOS基准电流产生电路
技术领域
本发明属于微电子电路技术领域，特别涉及一种基准电流产生电路，可用于大规模模拟集成电路设计。
背景技术
基准电流产生电路用于产生精确的输出电流，即电流基准，它是模拟集成电路中的关键单元，其最重要的一个指标就是在宽温度范围内保持工作稳定。它适用于为模拟集成电路中的其他模块提供具有高精度、低温度系数的偏置电流，如放大器、振荡器、数模转换器和锁相环PLL，电流基准的精度直接影响整个系统的性能。
传统电流基准使用最多的是带隙基准电流产生电路，如图1所示。其中，包括负温度系数产生器和正温度系数产生器。负温度系数产生器由双极型晶体管的基极-发射极电压VBE具有的负温度系数产生，正温度系数产生器由两个工作在不相等电流密度下的双极型晶体管产生，它们的基极-发射极电压差值ΔVBE具有正的温度系数。正负温度系数加权相加，便可得到一个理论上的零温度系数的基准。这种电路由于在实现的过程中需要使用双极型晶体管，流过双极型晶体管的电流较大，导致功耗较大，且与标准CMOS工艺不兼容；同时由于这种传统电流基准电路还需要运算放大器，而运算放大器在设计过程中由于涉及到增益、带宽、稳定性和速度的折中，增加了电路设计的复杂度，并且占用芯片面积较大。
发明内容
本发明的目的在于针对上述现有技术不足，提出一种全MOS基准电流产生电路，以简化电路结构，减小功耗。
为实现上述目的，本发明包括：
负温度系数电流产生器、正温度系数电流产生器，其特征在于：负温度系数电流产生器与正温度系数电流产生器之间连接有电流相加器；
所述负温度系数电流产生器，包括：四个PMOS管P1、P2、P3、P4、一个NMOS管N1和一个偏置电阻R1；该四个PMOS管共同构成共源共栅电流镜，且第四PMOS管P4的漏极与第一NMOS管N1的栅极相连并经过第一偏置电阻R1接地GND，第三PMOS管P3的漏极与第一NMOS管N1的漏极相连，第一NMOS管N1的源极与地GND相连；
所述电流相加器，包括：四个PMOS管P5、P6、P7和P8；其中第五PMOS管P5的栅极与第二PMOS管P2的栅极相连，第六PMOS管P6的栅极与第九PMOS管P9的栅极相连，第七PMOS管P7、第八PMOS管P8的漏极与基准电流输出端口Iref相连；该四个PMOS管共同构成电流镜像电路；
所述正温度系数电流产生器，包括：两个PMOS管P9和P10、四个NMOS管N2、N3、N4和N5和一个偏置电阻R2；该四个NMOS管共同构成共源共栅电流镜，且第二NMOS管N2的漏极与第九PMOS管P9的漏极相连，第九PMOS管P9的源极与电源VDD相连，第九PMOS管P9的栅极与第十PMOS管P10的栅极相连，第三NMOS管N3的漏极与第十PMOS管P10的漏极和栅极相连，第十PMOS管P10的源极经第二偏置电阻R2接电源VDD。
进一步，所述负温度系数电流产生器中的四个PMOS管P1、P2、P3与P4的尺寸相同，以使流过第一NMOS管N1的电流与第一偏置电阻R1的电流大小相等；利用第一NMOS管N1的栅源电压与第一偏置电阻R1，得到流过第一偏置电阻R1的电流I1：
Figure BDA0001868698060000021
其中VGSN1为第一NMOS管N1的栅源电压，VTN为第一NMOS管N1的阈值电压。
进一步，所述电流相加器中的第五PMOS管P5的尺寸与第二PMOS管P2的尺寸成比例α，第六PMOS管P6的尺寸与第九PMOS管P9的尺寸成比例β，以使输出基准电流Iref近似为零温度系数，其中：
Figure BDA0001868698060000022
式中，I1为流过第一偏置电阻R1的电流，I2为流过第二偏置电阻R2的电流，T是温度。
进一步，所述正温度系数电流产生器中的四个NMOS管N2、N3、N4与N5尺寸相同，且通过设置第九PMOS管P9与第十PMOS管P10的尺寸比例为K:1，得到流过第二偏置电阻R2的电流I2：
Figure BDA0001868698060000031
其中μp为空穴迁移率，Cox为栅氧化层单位面积电容，为第十PMOS管P10的宽长比，K为第九PMOS管P9与第十PMOS管P10的尺寸比。
本发明与现有技术相比，具有如下优点：
本发明利用NMOS管阈值电压VTN的负温度系数与PMOS管迁移率μp的负温度系数，构造出具有负温度系数的第一电流I1和正温度系数的第二电流I2，通过调整这两个电流，可以最大程度获得近似零温度系数的输出基准电流Iref。
本发明电路采用全MOS管结构，无需使用运算放大器，大大降低了基准电流产生电路的设计复杂度，提高了工艺兼容性，避免了流过双极型晶体管的大电流，降低了功耗。
本发明采用共源共栅电流镜结构，极大地减小了沟道长度调制效应的影响，提高了输出基准电流Iref的精度。
本发明由于基准电流的产生与电源电压没有关系，因此本电路可在不同的电源电压下工作，适用范围广。
附图说明
图1是传统的带隙基准电流产生电路原理图；
图2是本发明的全MOS基准电流产生电路原理图；
图3是NMOS管阈值电压VTN随温度的变化曲线图；
图4是本发明中两个分支电流随温度的变化曲线图；
图5是本发明的输出总基准电流Iref随温度的变化曲线图。
具体实施方式
下面结合附图，对本发明的实施例及效果做进一步详细描述。
根据图2所示，本发明包括负温度系数电流产生器、正温度系数电流产生器和电流相加器，电流相加器连接在负温度系数电流产生器与正温度系数电流产生器之间。其中：
负温度系数电流产生器，包括：四个PMOS管P1、P2、P3、P4、一个NMOS管N1和一个偏置电阻R1，即第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1和第一偏置电阻R1；电流相加器，包括：四个PMOS管P5、P6、P7、P8，即第五PMOS管P5、第六PMOS管P6、第七PMOS管P7和第八PMOS管P8；正温度系数电流产生器，包括：两个PMOS管P9、P10、四个NMOS管N2、N3、N4、N5和一个偏置电阻R2，即第九PMOS管P9、第十PMOS管P10、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第二偏置电阻R2。
所述负温度系数电流产生器，其第一PMOS管P1的栅极与其漏极相连，其源极与第二PMOS管P2的源极都接到电源VDD，且这两个PMOS管P1和P2的栅极相连；其第三PMOS管P3的栅极与第四PMOS管P4的栅极相连，第三PMOS管P3的源极与第一PMOS管P1的漏极相连，第三PMOS管P3的栅极与其漏极相连；其第四PMOS管P4的源极与第二PMOS管P2的漏极相连，这四个PMOS管P1、P2、P3、P4共同构成共源共栅电流镜，且第四PMOS管P4的漏极与第一NMOS管N1的栅极相连并经过第一偏置电阻R1接地GND，第三PMOS管P3的漏极与第一NMOS管N1的漏极相连，第一NMOS管N1的源极与地GND相连。
所述电流相加器，其第五PMOS管P5的栅极与第二PMOS管P2的栅极相连，第五PMOS管P5的源极与电源VDD相连，第五PMOS管P5的漏极与第七PMOS管P7的源极相连；其第六PMOS管P6的栅极与第九PMOS管P9的栅极相连，第六PMOS管P6的源极与电源VDD相连，第六PMOS管P6的漏极与第八PMOS管P8的源极相连；其第七PMOS管P7、第八PMOS管P8的栅极与第四PMOS管P4的栅极相连，第七PMOS管P7、第八PMOS管P8的漏极与基准电流输出端口Iref相连，这四个PMOS管P5、P6、P7、P8共同构成电流镜像电路。
所述正温度系数电流产生器，其第二NMOS管N2的栅极与第三NMOS管N3的栅极相连，第二NMOS管N2的源极与第四NMOS管N4的漏极相连，第二NMOS管N2的栅极与其漏极相连；其第三NMOS管N3的源极与第五NMOS管N5的漏极相连；其第四NMOS管N4的源极与第五NMOS管N5的源极都接到地GND，它们的栅极相连，该第四NMOS管N4的栅极与其漏极相连，这四个NMOS管N2、N3、N4、N5共同构成共源共栅电流镜，且第二NMOS管N2的漏极与第九PMOS管P9的漏极相连，第九PMOS管P9的源极与电源VDD相连，第九PMOS管P9的栅极与第十PMOS管P10的栅极相连；第三NMOS管N3的漏极与第十PMOS管P10的漏极和栅极相连，第十PMOS管P10的源极经第二偏置电阻R2接电源VDD，特别地，为了减小衬偏效应对电流精度的影响，第十PMOS管P10的源极需要接其衬底。
本实例的结构参数与工作原理如下：
一、各单元的参数设置
1.负温度系数电流产生器的参数与工作原理
所述负温度系数电流产生器中，利用第一NMOS管N1的栅源电压与第一偏置电阻R1，得到流过第一偏置电阻R1的电流I1：
Figure BDA0001868698060000051
其中VGSN1为第一NMOS管N1的栅源电压；
根据NMOS管饱和区电流公式，得到流过第一NMOS管N1的电流：
Figure BDA0001868698060000052
其中μn为电子迁移率，Cox为栅氧化层单位面积电容，
Figure BDA0001868698060000053
为第一NMOS管N1的宽长比，VTN为第一NMOS管N1的阈值电压；
通过设置负温度系数电流产生器中的四个PMOS管P1、P2、P3与P4的尺寸相同，以使流过第一NMOS管N1的电流与第一偏置电阻R1的电流大小相等，即可对公式<1>和公式<2>联立求解得到：
其中I1为流过第一偏置电阻R1的电流，μn为电子迁移率，Cox为栅氧化层单位面积电容，
Figure BDA0001868698060000055
为第一NMOS管N1的宽长比，VTN为第一NMOS管N1的阈值电压；
在本例中，所述第一偏置电阻R1约为20kΩ，第一NMOS管N1的阈值电压VTN约为600mV，第一电流I1约为40μA，即有
Figure BDA0001868698060000056
所以公式<3>可化简为I1 2R1 2-2I1R1VTN+VTN 2≈0，因此第一电流I1可表示为
阈值电压VTN随温度的变化关系如图3所示，即阈值电压VTN与温度T成反比，同时，本例中的第一偏置电阻R1采用高精度的非硅化多晶硅电阻，因此可知第一电流I1是具有负温度系数的参数。
2.电流相加器的参数与工作原理
所述电流相加器中的第五PMOS管P5的尺寸与第二PMOS管P2的尺寸成比例α，第六PMOS管P6的尺寸与第九PMOS管P9的尺寸成比例β，以使输出基准电流Iref近似为零温度系数，其中：
Figure BDA0001868698060000061
Figure BDA0001868698060000062
式中，I1为流过第一偏置电阻R1的电流，I2为流过第二偏置电阻R2的电流，T是温度。
根据公式<4>和公式<5>得输出基准电流Iref：
Iref＝αI1+βI2，
此时
Figure BDA0001868698060000063
可见，输出基准电流Iref不随温度变化而变化。
3.正温度系数电流产生器的参数与工作原理
所述正温度系数电流产生器中，第十PMOS管P10的栅源电压与第九PMOS管P9的栅源电压之差即为第二偏置电阻R2上的压降，流过第二偏置电阻R2的电流即为第二电流I2，因此可得：
VGSP10-VGSP9＝I2R2， <6>
在饱和区PMOS管的电流公式为：
Figure BDA0001868698060000064
其中，μp为空穴迁移率，Cox为栅氧化层单位面积电容，为晶体管的宽长比，VGS为PMOS管的栅源电压，VTP为阈值电压，并且有VTP＜0。
通过设置正温度系数电流产生器中的四个NMOS管N2、N3、N4与N5尺寸相同，以使流过第九PMOS管P9的电流与第十PMOS管P10的电流大小相等，即可对公式<6>和公式<7>联立求解得到：
Figure BDA0001868698060000071
化简可得：
Figure BDA0001868698060000072
其中
Figure BDA0001868698060000073
μ0是所述空穴迁移率μp在参考温度T0时的值，K为第九PMOS管P9与第十PMOS管P10的尺寸比。
由于空穴迁移率μp具有负的温度系数，同时，本例中的第二偏置电阻R2采用高精度的非硅化多晶硅电阻，因此可知第二电流I2是具有正温度系数的参数。
在本发明中，所有的MOS管都工作在饱和区，输出基准电流Iref会受到沟道长度调制效应的影响。因此，为了最大限度地减小沟道长度调制效应的影响，本实例中的MOS管都采用长沟道MOS管。
二、整体电路的工作原理
在本发明中，负温度系数电流产生器利用阈值电压VTN的负温度系数，产生具有负温度系数的第一电流I1，则有正温度系数电流产生器利用迁移率μp的负温度系数，产生具有正温度系数的第二电流I2，则有
Figure BDA0001868698060000075
仿真结果如图4所示；
电流相加器分别按照比例α、β合成第一电流I1和第二电流I2，其中
Figure BDA0001868698060000076
Figure BDA0001868698060000077
输出基准电流：Iref＝αI1+βI2，仿真结果如图5所示，正负温度系数相互抵消，则有
Figure BDA0001868698060000078
使得输出基准电流Iref是一个不随温度变化而变化的固定电流，其可用于为模拟集成电路中的其他模块提供具有高精度、低温度系数的偏置电流，如放大器、振荡器和数模转换器。
以上描述仅是本发明的一个具体实例，并未构成对本发明的任何限制，显然对于本领域的专业人员来说，在了解本发明内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修改和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims (7)

1.一种全MOS基准电流产生电路，包括负温度系数电流产生器、正温度系数电流产生器，其特征在于：负温度系数电流产生器与正温度系数电流产生器之间连接有电流相加器；
所述负温度系数电流产生器，包括：四个PMOS管P1、P2、P3、P4、一个NMOS管N1和一个偏置电阻R1；其第一PMOS管P1的栅极与其漏极相连，其源极与第二PMOS管P2的源极都接到电源VDD，且这两个PMOS管P1和P2的栅极相连；其第三PMOS管P3的栅极与第四PMOS管P4的栅极相连，第三PMOS管P3的源极与第一PMOS管P1的漏极相连，第三PMOS管P3的栅极与其漏极相连；其第四PMOS管P4的源极与第二PMOS管P2的漏极相连，该四个PMOS管共同构成共源共栅电流镜，且第四PMOS管P4的漏极与第一NMOS管N1的栅极相连并经过第一偏置电阻R1接地GND，第三PMOS管P3的漏极与第一NMOS管N1的漏极相连，第一NMOS管N1的源极与地GND相连；
所述电流相加器，包括：四个PMOS管P5、P6、P7和P8；其中第五PMOS管P5的栅极与第二PMOS管P2的栅极相连，第五PMOS管P5的源极与电源VDD相连，第五PMOS管P5的漏极与第七PMOS管P7的源极相连；第六PMOS管P6的栅极与第九PMOS管P9的栅极相连，第六PMOS管P6的源极与电源VDD相连，第六PMOS管P6的漏极与第八PMOS管P8的源极相连；其第七PMOS管P7、第八PMOS管P8的栅极与第四PMOS管P4的栅极相连，第七PMOS管P7、第八PMOS管P8的漏极与基准电流输出端口Iref相连；该四个PMOS管共同构成电流镜像电路；
所述正温度系数电流产生器，包括：两个PMOS管P9和P10、四个NMOS管N2、N3、N4和N5和一个偏置电阻R2；其第二NMOS管N2的栅极与第三NMOS管N3的栅极相连，第二NMOS管N2的源极与第四NMOS管N4的漏极相连，第二NMOS管N2的栅极与其漏极相连；其第三NMOS管N3的源极与第五NMOS管N5的漏极相连；其第四NMOS管N4的源极与第五NMOS管N5的源极都接到地GND，它们的栅极相连，第四NMOS管N4的栅极与其漏极相连，该四个NMOS管共同构成共源共栅电流镜，且第二NMOS管N2的漏极与第九PMOS管P9的漏极相连，第九PMOS管P9的源极与电源VDD相连，第九PMOS管P9的栅极与第十PMOS管P10的栅极相连，第三NMOS管N3的漏极与第十PMOS管P10的漏极和栅极相连，第十PMOS管P10的源极经第二偏置电阻R2接电源VDD。
2.根据权利要求1所述的电路，其特征在于，负温度系数电流产生器中的四个PMOS管P1、P2、P3与P4的尺寸相同，以使流过第一NMOS管N1的电流与第一偏置电阻R1的电流大小相等；利用第一NMOS管N1的栅源电压与第一偏置电阻R1，得到流过第一偏置电阻R1的电流I1：
Figure FDA0002247913120000021
其中VGSN1为第一NMOS管N1的栅源电压，VTN为第一NMOS管N1的阈值电压。
3.根据权利要求1所述的电路，其特征在于，电流相加器中的第五PMOS管P5的尺寸与第二PMOS管P2的尺寸成比例α，第六PMOS管P6的尺寸与第九PMOS管P9的尺寸成比例β，以使输出基准电流Iref近似为零温度系数，其中：
式中，I1为流过第一偏置电阻R1的电流，I2为流过第二偏置电阻R2的电流，T是温度。
4.根据权利要求1所述的电路，其特征在于，正温度系数电流产生器中的四个NMOS管N2、N3、N4与N5尺寸相同，且通过设置第九PMOS管P9与第十PMOS管P10的尺寸比例为K:1，得到流过第二偏置电阻R2的电流I2：
Figure FDA0002247913120000023
其中μp为空穴迁移率，Cox为栅氧化层单位面积电容，
Figure FDA0002247913120000024
为第十PMOS管P10的宽长比，K为第九PMOS管P9与第十PMOS管P10的尺寸比。
5.根据权利要求1所述的电路，其特征在于，所有的NMOS管和PMOS管都工作在饱和区。
6.根据权利要求1所述的电路，其特征在于，第十PMOS管P10的源极与其衬底相连，以减小衬偏效应对电流精度的影响。
7.根据权利要求1所述的电路，其特征在于，第一偏置电阻R1和第二偏置电阻R2都为非硅化多晶硅电阻。
CN201811366488.4A 2018-11-16 2018-11-16 全mos基准电流产生电路 Active CN109164867B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811366488.4A CN109164867B (zh) 2018-11-16 2018-11-16 全mos基准电流产生电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811366488.4A CN109164867B (zh) 2018-11-16 2018-11-16 全mos基准电流产生电路

Publications (2)

Publication Number Publication Date
CN109164867A CN109164867A (zh) 2019-01-08
CN109164867B true CN109164867B (zh) 2020-01-07

Family

ID=64877038

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811366488.4A Active CN109164867B (zh) 2018-11-16 2018-11-16 全mos基准电流产生电路

Country Status (1)

Country Link
CN (1) CN109164867B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112345103B (zh) * 2020-11-06 2021-07-27 电子科技大学 一种基于mos管的温度传感器
CN112327991A (zh) * 2020-11-19 2021-02-05 垣矽技术(青岛)有限公司 电流源电路与信号转换芯片
CN115113676B (zh) * 2021-03-18 2024-03-01 纮康科技股份有限公司 具有温度补偿功能的参考电路
CN116404991B (zh) * 2023-04-10 2024-05-07 北京大学 一种电压转电流放大电路、模拟数字转换器以及电子设备
CN116973618B (zh) * 2023-09-25 2023-12-08 上海紫鹰微电子有限公司 一种电流采样电路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7944271B2 (en) * 2009-02-10 2011-05-17 Standard Microsystems Corporation Temperature and supply independent CMOS current source
CN102346497A (zh) * 2011-05-27 2012-02-08 上海宏力半导体制造有限公司 参考电流产生电路
CN206292654U (zh) * 2016-12-28 2017-06-30 桂林电子科技大学 一种低电压纳瓦量级全cmos电流模式基准电压源
CN107272804A (zh) * 2017-07-25 2017-10-20 桂林电子科技大学 一种基于不同材质电阻的高精度基准电压源

Also Published As

Publication number Publication date
CN109164867A (zh) 2019-01-08

Similar Documents

Publication Publication Date Title
CN109164867B (zh) 全mos基准电流产生电路
CN106959723B (zh) 一种宽输入范围高电源抑制比的带隙基准电压源
CN101630176B (zh) 低电压cmos带隙基准电压源
CN103488227B (zh) 一种带隙基准电压电路
CN106406410A (zh) 一种自偏置结构带隙基准源电路
CN103092253A (zh) 参考电压产生电路
CN113050743B (zh) 一种输出多种温度系数的电流基准电路
CN104156025A (zh) 一种高阶温度补偿基准源
CN114356014B (zh) 低压基准电压产生电路及芯片
CN111045470B (zh) 一种低失调电压高电源抑制比的带隙基准电路
CN109828630B (zh) 一种与温度无关的低功耗基准电流源
CN111273722B (zh) 一种高电源抑制比的双环控制带隙基准电路
CN115357087B (zh) 带隙基准电路
CN116820177A (zh) 一种低温度系数cmos基准电压源及芯片
CN108181968B (zh) 一种基准电压产生电路
CN109116904B (zh) 一种偏置电路
CN107783586B (zh) 一种无双极晶体管的电压基准源电路
CN115469704A (zh) 一种高psrr亚阈值cmos基准电压源
CN113804319A (zh) 温度传感器及集成电路
CN114546019A (zh) 一种温度系数可调的基准电压源
CN111061329A (zh) 一种高环路增益双环负反馈的带隙基准电路
CN112558672A (zh) 基准电流源及包含基准电流源的芯片
CN117519403B (zh) 一种带隙基准电路以及电子设备
RU2813175C1 (ru) Малошумящий источник опорного напряжения
CN110109500B (zh) 一种可自激补偿的带隙基准电压源

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant