CN111061329A - 一种高环路增益双环负反馈的带隙基准电路 - Google Patents

Abstract

一种高环路增益双环负反馈的带隙基准电路，属于集成电路技术领域。本发明提出的带隙基准电路中基准核心采用第一电阻、第二电阻、第一NPN型三极管和第二NPN型三极管构成嵌套式类二极管，使得基准核心的箝位点具有相反的电压极性，从而使环路能够产生两个负反馈环，与传统带隙基准结构中基准核心的箝位点具有相同极性而产生一正一负两个反馈环不同，双负反馈环具有更大的环路增益，能够使得带隙基准电路具有更高的精度和更好的电源抑制能力，并且适用于低压低功耗系统的应用。

Description

一种高环路增益双环负反馈的带隙基准电路

技术领域

本发明属于集成电路技术领域，具体涉及一种高环路增益双环负反馈的带隙基准电路。

背景技术

带隙基准电路一般包括PTAT(正比于绝对温度)产生模块、CTAT(反比于绝对温度)产生模块和叠加模块，CTAT产生模块一般利用三极管的基极-发射极电压V_BE实现，叠加模块实现PTAT和CTAT项的比例求和，产生零温输出参考电压。

如图1所示为传统电压模式带隙基准电路。从图中可以看出，现有带隙基准电路的特点是，一般只具备一个负反馈环，或一个正反馈环，或者一正一负两个反馈环。在正常工作时，应该确保负反馈环增益大于正反馈环增益，或者正反馈的环路增益小于1，才有可能达到系统稳定。但是，由于正反馈环的增益抵消了一部分负反馈环的增益或者单纯只具备一个反馈环，所以会导致整体环路增益有所降低。

发明内容

针对上述传统带隙基准电路存在的环路增益低的问题，本发明提出了一种高环路增益双环负反馈的带隙基准电路，设计了一种嵌套式类二极管连接结构，使得电路可以产生两个负反馈环，从而极大地提高了环路增益，提高了带隙基准电路的精度和电源抑制能力。

本发明的技术方案为：

一种高环路增益双环负反馈的带隙基准电路，包括第一NPN型三极管、第二NPN型三极管、第三NPN型三极管、第四NPN型三极管、第一电阻、第二电阻、第三电阻、第四电阻、第三电容、第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和补偿网络，

第一NPN型三极管的基极连接第一电阻的一端、第二电阻的一端和第三电阻的一端，其集电极连接第二NPN型三极管的基极、第三NPN型三极管的基极和第一电阻的另一端，其发射极连接第二NPN型三极管的发射极并通过第四电阻后接地；

第四NPN型三极管的基极连接第二NPN型三极管的集电极、第二电阻的另一端和第三电容的一端，其集电极连接第三NMOS管的源极，其发射极连接第三NPN型三极管的发射极并接地；

第二NMOS管的栅极连接第三NMOS管的栅极、第一NMOS管的源极、第三电容的另一端和第三电阻的另一端并作为所述带隙基准电路的输出端，其漏极连接第一PMOS管的栅极和漏极以及第二PMOS管的栅极，其源极连接第三NPN型三极管的集电极；

第三PMOS管的栅漏短接并连接第四PMOS管的栅极和第一PMOS管的源极，其源极连接第四PMOS管的源极和第一NMOS管的漏极并连接电源电压；

第二PMOS管的源极连接第四PMOS管的漏极，其漏极连接第一NMOS管的栅极和第三NMOS管的漏极；

所述补偿网络接在第一NMOS管的栅极和地之间；

第一NPN型三极管、第二NPN型三极管、第三NPN型三极管、第四NPN型三极管的发射结面积比为1:N:1:1，N为2～8之间的整数；

第一电阻、第二电阻、第三电阻、第四电阻为同一类型的电阻，其中第一电阻、第二电阻、第四电阻的阻值之比为1:1:(1/k_R)，常数k_R的取值由使第三NPN型三极管和第四NPN型三极管工作在正常状态决定，第三电阻为修调电阻；

第二NMOS管和第三NMOS管尺寸相同，第一PMOS管和第二PMOS管尺寸相同，第三PMOS管和第四PMOS管尺寸相同；

第一电阻、第二电阻、第一NPN型三极管和第二NPN型三极管构成嵌套式类二极管，所述嵌套式类二极管的小信号等效阻抗的取值范围为

其中g_m1是第一NMOS管的跨导，R₃是第三电阻的阻值，R₄是第四电阻的阻值。

具体的，所述补偿网络包括第一电容、第二电容和第五电阻，其中第一电容的容值大于第二电容的容值，第五电阻一端连接第一NMOS管的栅极并通过第二电容后接地，另一端通过第一电容后接地。

具体的，所述N为4或8。

本发明的有益效果为：本发明的箝位点具有相反的小信号电压极性，能够产生两个负反馈环，从而使得电路具有较大的环路增益和电源抑制能力。

附图说明

图1为传统电压模式带隙基准结构图。

图2为本发明提出的一种高环路增益双环负反馈的带隙基准电路的结构示意图。

图3为本发明提出的一种高环路增益双环负反馈的带隙基准电路的整体环路结构图。

图4为本发明提出的一种高环路增益双环负反馈的带隙基准电路的输出基准电压随温度变化的波形图。

图5为本发明提出的一种高环路增益双环负反馈的带隙基准电路的输出基准电压随输入电压变化的波形图。

图6为本发明提出的一种高环路增益双环负反馈的带隙基准电路的环路稳定性仿真结果示意图。

图7为本发明提出的一种高环路增益双环负反馈的带隙基准电路的电源抑制比PSR的仿真结果示意图。

具体实施方式

下面结合附图和具体的实施案例对本发明作进一步的阐述。

本发明提出一种高环路增益双环负反馈的带隙基准电路，如图2所示，包括第一NPN型三极管Q1、第二NPN型三极管Q2、第三NPN型三极管Q3、第四NPN型三极管Q4、第一电阻R₁、第二电阻R₂、第三电阻R₃、第四电阻R₄、第三电容C₃、第一NMOS管M1、第二NMOS管M3、第三NMOS管M4、第一PMOS管M5、第二PMOS管M6、第三PMOS管M7、第四PMOS管M8和补偿网络，第一NPN型三极管Q1的基极连接第一电阻R₁的一端、第二电阻R₂的一端和第三电阻R₃的一端，其集电极连接第二NPN型三极管Q2的基极、第三NPN型三极管Q3的基极和第一电阻R₁的另一端，其发射极连接第二NPN型三极管Q2的发射极并通过第四电阻R₄后接地；第四NPN型三极管Q4的基极连接第二NPN型三极管Q2的集电极、第二电阻R₂的另一端和第三电容C₃的一端，其集电极连接第三NMOS管M4的源极，其发射极连接第三NPN型三极管Q3的发射极并接地；第二NMOS管M3的栅极连接第三NMOS管M4的栅极、第一NMOS管M1的源极、第三电容C₃的另一端和第三电阻R₃的另一端并作为带隙基准电路的输出端，其漏极连接第一PMOS管M5的栅极和漏极以及第二PMOS管M6的栅极，其源极连接第三NPN型三极管Q3的集电极；第三PMOS管M7的栅漏短接并连接第四PMOS管M8的栅极和第一PMOS管M5的源极，其源极连接第四PMOS管M8的源极和第一NMOS管M1的漏极并连接电源电压；第二PMOS管M6的源极连接第四PMOS管M8的漏极，其漏极连接第一NMOS管M1的栅极和第三NMOS管M4的漏极。

第一NPN型三极管Q1、第二NPN型三极管Q2、第三NPN型三极管Q3、第四NPN型三极管Q4都为同一类型的NPN型三极管，且第一NPN型三极管Q1、第二NPN型三极管Q2、第三NPN型三极管Q3、第四NPN型三极管Q4的发射结面积比为1:N:1:1，N为2～8之间的整数，为了便于匹配，N优选为4或8。

第一电阻R₁、第二电阻R₂、第三电阻R₃、第四电阻R₄为同一类型的电阻，其中第一电阻R₁、第二电阻R₂、第四电阻R₄的阻值之比为1:1:(1/k_R)，k_R为常数，k_R取值的大小决定了第三NPN型三极管Q3、第四NPN型三极管Q4中偏置电流的大小，要让第三NPN型三极管Q3、第四NPN型三极管Q4工作在正常状态(因此电流不能太小)，同时功耗不能太大(因此电流不能太大)，按照这样的标准来设置k_R的取值，使得第三NPN型三极管Q3、第四NPN型三极管Q4能够工作在正常状态。

第三电阻R₃为修调电阻，可以外接一个修调电路，第三电阻R₃的电阻值根据CTAT电压V_CTAT的温度系数进行外部修调，CTAT电压V_CTAT在第一电阻R₁、第二电阻R₂与第三电阻R₃的连接处产生。

为了避免失调，将第二NMOS管M3和第三NMOS管M4尺寸设置相同，第一PMOS管M5和第二PMOS管M6尺寸设置相同，第三PMOS管M7和第四PMOS管M8尺寸设置相同。

补偿网络接在第一NMOS管M1的栅极和地之间，如图1所示，本实施例中采用一种typeII补偿，包括第一电容C₁、第二电容C₂和第五电阻R₅，其中第一电容C₁的容值大于第二电容C₂的容值，第五电阻R₅一端连接第一NMOS管M1的栅极并通过第二电容C₂后接地，另一端通过第一电容C₁后接地。

本发明提出的电路中不包含启动电路，由于第一NMOS管M1栅极处有补偿网络，因此实际应用中，可以参考传统的启动电路，在启动时对第一NMOS管M1栅极的位置注入一股电流，上电过程中对第一电容C₁、第二电容C₂进行充电，从而完成启动。

图2中第一电阻R₁、第二电阻R₂、第一NPN型三极管Q1和第二NPN型三极管Q2构成嵌套式类二极管，嵌套式类二极管的小信号等效阻抗是R_core，R_core的取值范围为

其中g_m1是第一NMOS管M1的跨导，R₃是第三电阻R₃的阻值，R₄是第四电阻R₄的阻值。

本发明提出的带隙基准电路包括基准核心和伪差分放大器，基准核心中设置了嵌套式类二极管连接结构，以下通过电路的工作过程结合实际线路图详细分析本发明的带隙基准电路。

首先是直流分析，结合以下内容分析本发明提出的带隙基准电路的温度特性。

计算第一NPN型三极管Q1和第二NPN型三极管Q2中的电流大小。由于第一电阻R₁和第二电阻R₂的阻值相同R₁＝R₂，且第一电阻R₁和第二电阻R₂上端连接在一起，下端通过伪差分放大器箝位在相同的直流工作点上，所以第一电阻R₁和第二电阻R₂两端的压降相同，从而第一电阻R₁和第二电阻R₂中的电流相等。根据三极管BE结电压表达式：

其中，V_BE是三极管的基极-发射极电压差；V_T是热电压，其表达式为kT/q，其中k是玻尔兹曼常数，T是热力学温度，q是单个电子所带的电荷量；I_C是三极管集电极电流大小；I_S是正向偏置区域的饱和电流，其值与三极管的发射结面积A成正比。

因此，第一电阻R₁上的电流I_R1为：

其中，A₁、A₂分别是第一NPN型三极管Q1和第二NPN型三极管Q2的发射结面积，V_BE1是第一NPN型三极管Q1的基极-发射极电压差，V_BE2是第二NPN型三极管Q2的基极-发射极电压差，I_C1是第一NPN型三极管Q1集电极电流，I_C2是第二NPN型三极管Q2集电极电流。

式(2)的得出近似认为I_C1≈I_C2，忽略了第二NPN型三极管Q2基极电流I_B2对第一NPN型三极管Q1集电极电流I_C1的影响，这是由于相对于集电极电流，基极电流较小，可以忽略不计。由此可以计算出本发明产生的基准电压V_REF中PTAT电压的大小，即第三电阻R₃和第四电阻R₄上的总压降，其表达式为：

其中V_R3是第三电阻R₃上的压降，V_R4是第四电阻R₄上的压降，I_R1是流过第一电阻R₁的电流。式(3)的得出近似忽略了第一NPN型三极管Q1基极电流I_B1、第三NPN型三极管Q3基极电流I_B3、第四NPN型三极管Q4基极电流I_B4，这是由于相对于集电极电流，基极电流较小，可以忽略不计。实际上，由于三极管的基极电流对集电极电流的电流放大系数β正比于exp[-ΔE_G/(kT)]，其中，ΔE_G是由于发射区重掺杂导致的禁带减小量，所以I_B1的引入有助于抵消CTAT电压V_BE的高阶非线性。由于使用了同种类型的电阻，所以电阻的温度系数可以相互抵消，从而得到了一个较为准确的PTAT电压。

综上，本发明产生的基准电压V_REF的表达式为：

第三电阻R₃作为修调电阻，其阻值根据V_BE1的大小进行调节，在不同的工艺角下具有不同的数值。

下面是交流分析，该部分主要特点是由第一电阻R₁、第二电阻R₂、第一NPN型三极管Q1和第二NPN型三极管Q2构成的嵌套式类二极管连接结构。

传统带隙基准结构中，基准核心的箝位点具有相同极性，后级用于箝位的差分放大器一般具有一正一负两种极性的输入端，因此，总的来说，环路中的两个反馈环必定为一正一负，需要确保负反馈环的增益大于正反馈环的增益，或者整体正反馈增益小于1，否则会出现环路不稳定的情况。同时，由于正反馈环会抵消负反馈环的一部分增益，整体环路增益不高，使得基准的精度不高并且可能造成电源抑制比不高。

而本发明提出的基准核心具有嵌套式类二极管连接结构，其特点是，在确保两个BJT中电流相等、并且在电阻上产生了BE结电压差的同时(这是产生带隙基准PTAT电流的必要条件)，还可以使得两个箝位点的电压极性相反，从而使环路有可能产生两个负反馈环。

第一NPN型三极管Q1和第一电阻R₁构成类二极管连接结构，类似于二极管连接结构，它的小信号阻抗是固定的，不受其外接电路拓扑的影响，可以看作一个二端器件处理。它与真正的二极管连接结构的区别是基极和集电极通过一个电阻相连，这使得其具有可嵌套的特点，第二NPN型三极管Q2、第二电阻R₂与第一NPN型三极管Q1、第一电阻R₁嵌套后，构成了一个完整的嵌套式类二极管连接结构。

接下来分析整个电路的环路稳定性，思路是从V_ampout节点即第一NMOS管M1栅端节点开始，绕环一周，分析各个节点增益。首先分析共漏级(common drain stage，CD)即第一NMOS管M1的增益A_CD：

其中，V_ref是基准电压VREF的电压值，是V_ampout第一NMOS管M1栅端节点的电压值，g_m1是第一NMOS管M1的跨导，R_core指的是由第一电阻R₁、第二电阻R₂、第一NPN型三极管Q1和第二NPN型三极管Q2构成的嵌套式类二极管连接结构基准核心的小信号等效阻抗，其表达式为

其中，g_mQ1是第一NPN型三极管Q1的跨导，β是三极管的基极电流放大系数，这里由于第一NPN型三极管Q1、第二NPN型三极管Q2、第三NPN型三极管Q3、第四NPN型三极管Q4采用的是同种类型的三极管，其基极电流放大系数相差不大，所以可以认为是相等的。

由式(5)可知，若R_core>{-[1/(2g_m1)]-(R₃+R₄)}，则|A_CD|<1；否则|A_CD|>1。若R_core<[-(1/g_m1)-(R₃+R₄)]或R_core>[-(R₃+R₄)]，则A_CD>0；否则A_CD<0。

V_ampout经过分压之后传递到嵌套式类二极管连接结构上，这个分压的比值k_M为：

其中，v_core是R_core上的电压。由上式可知，若R_core>[-(1/2)(R₃+R₄)]，则|k_M|<1；否则|k_M|>1。若R_core<[-(R₃+R₄)]或R_core>0，则k_M>0；否则k_M<0。

综上所述，为实现整体环路是两个负反馈环，应当确保k_MA_CD>0，对应的R_core的取值范围是：

在嵌套式类二极管连接结构中产生的v_n和v_p的增益A_Rp和A_Rn分别为：

由此可得：

其中，g_mQ2是第二NPN型三极管Q2的跨导。

如图2所示本发明提出的带隙基准电路包括基准核心和伪差分放大器，伪差分放大器的增益A_diff为：

其中，R_OUT,EA是伪差分放大器的输出阻抗，其表达式为(g_m4r_O4r_OQ4||g_m6r_O6r_O8)；g_mQ3是第三NPN型三极管Q3的跨导，r_OQ4是第四NPN型三极管Q4的小信号输出阻抗；g_m4、g_m6分别是晶体管第三NMOS管M4、第二PMOS管M6的跨导，r_O4、r_O6、r_O8是第三NMOS管M4、第二PMOS管M6、第四PMOS管M8的小信号输出阻抗；Z_comp是由第一电容C₁、第二电容C₂和第五电阻R₅构成的补偿网络的电抗，其表达式为：

由于第二NMOS管M3、第三NMOS管M4的栅极接在带隙基准电路输出端VREF上，所以其到V_ampout也有一部分增益，由于第三NPN型三极管Q3、第四NPN型三极管Q4的源极负反馈作用以及M5～M8的二极管连接导致的输出阻抗低，所以这部分增益总体较低，对整体影响较小，主要起到给第二NMOS管M3、第三NMOS管M4提供合适的直流工作点的作用：

其中，g_m8是第四PMOS管M8的跨导。

本发明采用的伪差分放大器是一个没有尾电流的、输入对管为三极管的共源共栅放大器，其输出节点是高阻抗点，整个电路的主极点位于此处，为确保环路稳定性，在此加入type II的补偿网络，即为图2中的第一电容C₁、第二电容C₂和第五电阻R₅，其中第一电容C₁的容值大于第二电容C₂的容值，这个网络提供了两个极点和一个极点，其表达式依次为：

整个环路的整体结构如图3所示。可以计算出环路增益为：

下面将本发明提出的带隙基准电路进行仿真得到仿真结果。

不同工艺角下(tt，ff，ss)的温度特性仿真如图4所示。通过调节修调电阻即第三电阻R₃，可以调节不同工艺角下的PTAT电压大小，从而适应三极管BE结温度系数的变化。由于主要修调基准输出值在不同温度下的平均电压，所以温度系数不能兼顾，ss工艺角下的温度特性略差，为26ppm；tt、ff工艺角下的温度特性为9.86ppm和8.96ppm。

如图5所示为改变输入电压测出的基准电压变化。可以看到基准电路在2V左右时可以正常工作，线性调整率为73.6μV/V。

对环路稳定性的仿真结果如图6所示。可以看到，低频增益为105dB，单位增益带宽为186kHz，相位裕度为67°。

对于电源抑制比的仿真结果如图7所示。可以看到，低频、10kHz、100kHz时的电源抑制比PSR分别为-91dBdB、-74dB、-46dB。

由以上仿真结果可知，本专利所提出的基准电路具有较大的环路增益和电源抑制比。

本发明提出的带隙基准电路具有双负反馈环，相较于传统电路，其天然具有更大的环路增益，从而具有更高的精度和更好的电源抑制能力，并且通过适当设计可以使其适用于低压低功耗系统的应用。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (3)

1.一种高环路增益双环负反馈的带隙基准电路，其特征在于，包括第一NPN型三极管、第二NPN型三极管、第三NPN型三极管、第四NPN型三极管、第一电阻、第二电阻、第三电阻、第四电阻、第三电容、第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和补偿网络，

第一NPN型三极管的基极连接第一电阻的一端、第二电阻的一端和第三电阻的一端，其集电极连接第二NPN型三极管的基极、第三NPN型三极管的基极和第一电阻的另一端，其发射极连接第二NPN型三极管的发射极并通过第四电阻后接地；

第四NPN型三极管的基极连接第二NPN型三极管的集电极、第二电阻的另一端和第三电容的一端，其集电极连接第三NMOS管的源极，其发射极连接第三NPN型三极管的发射极并接地；

第二NMOS管的栅极连接第三NMOS管的栅极、第一NMOS管的源极、第三电容的另一端和第三电阻的另一端并作为所述带隙基准电路的输出端，其漏极连接第一PMOS管的栅极和漏极以及第二PMOS管的栅极，其源极连接第三NPN型三极管的集电极；

第三PMOS管的栅漏短接并连接第四PMOS管的栅极和第一PMOS管的源极，其源极连接第四PMOS管的源极和第一NMOS管的漏极并连接电源电压；

第二PMOS管的源极连接第四PMOS管的漏极，其漏极连接第一NMOS管的栅极和第三NMOS管的漏极；

所述补偿网络接在第一NMOS管的栅极和地之间；

第一NPN型三极管、第二NPN型三极管、第三NPN型三极管、第四NPN型三极管的发射结面积比为1:N:1:1，N为2～8之间的整数；

第一电阻、第二电阻、第三电阻、第四电阻为同一类型的电阻，其中第一电阻、第二电阻、第四电阻的阻值之比为1:1:(1/k_R)，常数k_R的取值由使第三NPN型三极管和第四NPN型三极管工作在正常状态决定，第三电阻为修调电阻；

第二NMOS管和第三NMOS管尺寸相同，第一PMOS管和第二PMOS管尺寸相同，第三PMOS管和第四PMOS管尺寸相同；

第一电阻、第二电阻、第一NPN型三极管和第二NPN型三极管构成嵌套式类二极管，所述嵌套式类二极管的小信号等效阻抗的取值范围为

其中g_m1是第一NMOS管的跨导，R₃是第三电阻的阻值，R₄是第四电阻的阻值。

2.根据权利要求1所述的高环路增益双环负反馈的带隙基准电路，其特征在于，所述补偿网络包括第一电容、第二电容和第五电阻，其中第一电容的容值大于第二电容的容值，第五电阻一端连接第一NMOS管的栅极并通过第二电容后接地，另一端通过第一电容后接地。

3.根据权利要求1或2所述的高环路增益双环负反馈的带隙基准电路，其特征在于，所述N为4或8。

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