CN114879793B - 一种新型带隙基准电路 - Google Patents

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Abstract

本发明公开了一种新型带隙基准电路，包括第一三极管、第二三极管、第一电阻、第二电阻、第三电阻、调整管和运算放大器；当第一三极管与第二三极管两者发射极的面积比确定后，通过调整第二电阻与第三电阻的电阻比，即可确保带隙基准电路的稳定性。

Description

一种新型带隙基准电路
技术领域
本发明属于集成电路设计技术领域，具体涉及一种新型带隙基准电路。
背景技术
带隙基准电路是集成电路中的一个基础模块，为其他电路模块提供受工艺、电压以及温度波动变化较小的基准电压。带隙基准电路广泛应用于电源管理芯片、模数转换器(D/A Converter)、数模转换器(A/D Converter)以及振荡器(OSC)等芯片中。
现有技术的带隙基准电路如图1所示，基准电压为：
Vref＝VBE+(2R1/R2)VTlnN (1)
VT＝kT/q (2)
式中，VBE为三极管Q2基极与发射极之间的电压，k为玻尔兹曼常量，T为绝对温度，q为电子电荷量；N为三极管Q1和Q2的发射极面积比值。热电压VT为正温度系数，VBE为负温度系数，当(2R1/R2)lnN取合适的值时，VBE与(2R1/R2)VTlnN两者的正负温度系数相互抵消，得到一个零温漂系数的电压Vref。
设节点C的小信号电压为vC，流过三极管Q2集电极的小信号电流iB可以表示为：
节点B的小信号电压vB可以表示为：
vB＝vC-iBR2＝(1-lnN)vC (4)
流过三极管Q1集电极的小信号电流iA可以表示为：
节点C到地之间的等效阻抗RC可以表示为：
在上述的推导中忽略三极管Q1与Q2基极电流的影响。在实际带隙基准电路设计中，N一般取8、24等数值来提高三极管Q1与Q2的匹配度。而当N的取值大于等于8时，RC小于0，图1所示的带隙基准电路可能出现稳定性问题。由此可知，三极管面积比值N取值较大时，现有带隙基准电路存在稳定性的问题。
发明内容
发明目的：为解决当三极管面积比值N取值较大时，现有带隙基准电路不稳定的问题，本发明提出了一种新型带隙基准电路。
技术方案：一种新型带隙基准电路，包括第一三极管、第二三极管、第一电阻、第二电阻、第三电阻、调整管和运算放大器；
所述调整管的漏极接入外部电源，调整管的源极与第一电阻的一端相连；
所述第二电阻的一端与第一电阻的另一端相连，第二电阻的另一端与第一三极管的集电极相连；第一三极管的发射极接地，第一三极管的基极与第二三极管的集电极相连；
所述第三电阻的一端与第一电阻的另一端相连，两者的连接点记为节点Z；第三电阻的另一端与第二三极管的集电极相连；第二三极管的发射极接地，第二三极管的基极与第一电阻的另一端相连；
所述运算放大器的一输入端与第三电阻的另一端相连，运算放大器的另一输入与第二电阻的另一端相连，该运算放大器的输出端与调整管的栅极相连；
当第一三极管与第二三极管两者发射极的面积比确定后，通过调整第二电阻与第三电阻的电阻比，确保节点Z到地之间的等效阻抗始终大于0。
进一步的，所述调整管为N型MOS管。
进一步的，所述运算放大器的正输入端与第三电阻的另一端相连，运算放大器的负输入与第二电阻的另一端相连，该运算放大器的输出端与调整管的栅极相连。
进一步的，所述调整管为P型MOS管。
进一步的，所述运算放大器的负输入端与第三电阻的另一端相连，运算放大器的正输入与第二电阻的另一端相连，该运算放大器的输出端与调整管的栅极相连。
本发明还公开了一种新型带隙基准电路，包括第一三极管、第二三极管、第一子电阻、第二子电阻、第二电阻、第三电阻、调整管和运算放大器；
所述调整管的漏极接入外部电源，调整管的源极与第一子电阻的一端相连；
所述第二电阻的一端与第一子电阻的另一端相连，第二电阻的另一端与第一三极管的集电极相连；第一三极管的发射极与第二子电阻连接并接地，第一三极管的基极与第二三极管的集电极相连；
所述第三电阻的一端与第一子电阻的另一端相连，两者的连接点记为节点Z′；第三电阻的另一端与第二三极管的集电极相连；第二三极管的发射极与第二子电阻连接并接地，第二三极管的基极与第一电阻的另一端相连；
所述运算放大器的一输入端与第三电阻的另一端相连，运算放大器的另一输入与第二电阻的另一端相连，该运算放大器的输出端与调整管的栅极相连；
当第一三极管与第二三极管两者发射极的面积比确定后，通过调整第二电阻与第三电阻的电阻比，确保节点Z′到地之间的等效阻抗始终大于0。
进一步的，所述调整管为N型MOS管。
进一步的，所述运算放大器的正输入端与第三电阻的另一端相连，运算放大器的负输入与第二电阻的另一端相连，该运算放大器的输出端与调整管的栅极相连。
进一步的，所述调整管为P型MOS管。
进一步的，所述运算放大器的负输入端与第三电阻的另一端相连，运算放大器的正输入与第二电阻的另一端相连，该运算放大器的输出端与调整管的栅极相连。
有益效果：本发明与现有技术相比，具有以下优点：
1、本发明拓扑结构简单实用，并可根据实际需求调整电阻比值M。
2、本发明只需简单的调整电阻比值M，即可化解现有技术中负阻现象导致的稳定性风险。
附图说明
图1为现有技术的带隙基准电路图；
图2为本发明的一种带隙基准电路图；
图3为本发明的另一种带隙基准电路图；
图4为现有技术的幅频特性和相频特性仿真图；
图5为图2的幅频特性和相频特性仿真图。
具体实施方式
现结合附图和实施例对本发明的技术方案做进一步说明。
本发明的带隙基准电路如图2所示，该电路图包括：第一三极管Q1、第二三极管Q2、第一电阻R1、第二电阻R2、第三电阻R3、调整管M1和运算放大器。调整管M1的漏极接入外部电源，调整管M1的源极与第一电阻R1的一端相连，第一电阻R1的另一端与第二电阻R2的一端相连，第二电阻R2的另一端与第一三极管Q1的集电极相连，连接点记为节点X。第一三极管Q1的发射极接地。第三电阻R3的一端与第一电阻R1的另一端相连，该连接点记为节点Z。第三电阻R3的另一端与第一三极管Q1的基极相连，该连接点记为节点Y。第三电阻R3的另一端与第二三极管Q2的集电极相连，第二三极管Q2的发射极接地。第二三极管Q2的基极与第一电阻R1的另一端相连。运算放大器的正输入端与第二三极管Q2的集电极相连，运算放大器的负输入端与第一三极管Q1的集电极相连，运算放大器的输出端与调整管M1的栅极连接。
设节点Z的小信号电压为vZ，流过第二三极管Q2集电极的小信号电流iY可以表示为：
式中，R2为第二电阻的电阻值，N为第一三极管Q1与第二三极管Q2两者发射极的面积比，M为第二电阻R2与第三电阻R3的电阻比。
节点Y的小信号电压vY可以表示为：
vY＝vZ-iYR2/M＝(1-lnMN)vZ (8)
流过第一三极管Q1集电极的小信号电流iX可以表示为：
节点Z到地之间的等效阻抗RZ可以表示为：
当N的取值为8时，M只需大于等于2，则等效阻抗RZ大于0；当N的取值为24时，M只需大于等于4，则等效阻抗RZ大于0。
与图1的等效阻抗RC相比，当N的取值较大时，只需调整图2中的M值，则等效阻抗RZ即可大于0，解决了现有技术中负阻现象导致的稳定性隐患。
图4为现有技术的幅频特性和相频特性仿真图(N取值为8)，幅频特性仿真图中0dB对应的频率为3.185MHz，相频特性仿真图中3.185MHz频率对应的相位裕度为6.726°，此相位裕度过小，并在工艺波动下可能小于0，无法保证系统的稳定性。
图5为图2示出的电路图的幅频特性和相频特性仿真图(N取值为8，M取值为2)，幅频特性仿真图中0dB对应的频率为495.753KHz，相频特性仿真图中495.753KHz频率对应的相位裕度为68.5066°，此相位裕度在工艺波动下大于45°，可以保证系统的稳定性。
图3为本发明的另一种带隙基准电路图，第一子电阻R1′与第二子电阻R1″之和等于图2中的第一电阻R1，图3公开的电路结构为：调整管M1的漏极接入外部电源，调整管M1的源极与第一子电阻R1′的一端相连，第一子电阻R1′的另一端与第二电阻R2的一端相连，第二电阻R2的另一端与第一三极管Q1的集电极相连，连接点记为节点X′。第一三极管Q1的发射极与第二子电阻R1″连接并接地。第三电阻R3的一端与第一子电阻R1′的另一端相连，该连接点记为节点Z′。第三电阻R3的另一端与第一三极管Q1的基极相连，该连接点记为节点Y′。第三电阻R3的另一端与第二三极管Q2的集电极相连，第二三极管Q2的发射极与第二子电阻R1″连接并接地。第二三极管Q2的基极与第一子电阻R1′的另一端相连。运算放大器的正输入端与第二三极管Q2的集电极相连，运算放大器的负输入端与第一三极管Q1的集电极相连，运算放大器的输出端与调整管M1的栅极连接。
图3中的节点Z′到地之间的等效阻抗RZ′可以表示为：
RZ′＝RZ+R1″ (11)
图3中等效阻抗RZ′的值比图2中等效阻抗RZ的值大了R1″，在同等条件下RZ′更易大于0，因此更容易解决了现有技术中负阻现象导致的稳定性隐患。
图2和图3中的调整管M1为N管(包括但不仅限于MOSFET、MESFET、PHEMT等场效应管)，调整管M1可改为P管，只需将图2、3中运算放大器正负端反接，即图2中节点X接运算放大器正端，节点Y接运算放大器负端；图3中节点X′接运算放大器正端，节点Y″接运算放大器负端。

Claims (10)

1.一种新型带隙基准电路，其特征在于：包括第一三极管、第二三极管、第一电阻、第二电阻、第三电阻、调整管和运算放大器；
所述调整管的漏极接入外部电源，调整管的源极与第一电阻的一端相连；
所述第二电阻的一端与第一电阻的另一端相连，第二电阻的另一端与第一三极管的集电极相连；第一三极管的发射极接地，第一三极管的基极与第二三极管的集电极相连；
所述第三电阻的一端与第一电阻的另一端相连，两者的连接点记为节点Z；第三电阻的另一端与第二三极管的集电极相连；第二三极管的发射极接地，第二三极管的基极与第一电阻的另一端相连；
所述运算放大器的一输入端与第三电阻的另一端相连，运算放大器的另一输入与第二电阻的另一端相连，该运算放大器的输出端与调整管的栅极相连；
当第一三极管与第二三极管两者发射极的面积比确定后，通过调整第二电阻与第三电阻的电阻比，确保节点Z到地之间的等效阻抗始终大于0，包括：
当第一三极管与第二三极管两者发射极的面积比为8时，第二电阻与第三电阻的电阻比大于等于2，节点Z到地之间的等效阻抗大于0；
当第一三极管与第二三极管两者发射极的面积比为24时，第二电阻与第三电阻的电阻比大于等于4，节点Z到地之间的等效阻抗大于0。
2.根据权利要求1所述的一种新型带隙基准电路，其特征在于：所述调整管为N型MOS管。
3.根据权利要求2所述的一种新型带隙基准电路，其特征在于：所述运算放大器的正输入端与第三电阻的另一端相连，运算放大器的负输入与第二电阻的另一端相连，该运算放大器的输出端与调整管的栅极相连。
4.根据权利要求1所述的一种新型带隙基准电路，其特征在于：所述调整管为P型MOS管。
5.根据权利要求4所述的一种新型带隙基准电路，其特征在于：所述运算放大器的负输入端与第三电阻的另一端相连，运算放大器的正输入与第二电阻的另一端相连，该运算放大器的输出端与调整管的栅极相连。
6.一种新型带隙基准电路，其特征在于：包括第一三极管、第二三极管、第一子电阻、第二子电阻、第二电阻、第三电阻、调整管和运算放大器；
所述调整管的漏极接入外部电源，调整管的源极与第一子电阻的一端相连；
所述第二电阻的一端与第一子电阻的另一端相连，第二电阻的另一端与第一三极管的集电极相连；第一三极管的发射极与第二子电阻连接并接地，第一三极管的基极与第二三极管的集电极相连；
所述第三电阻的一端与第一子电阻的另一端相连，两者的连接点记为节点Z′；第三电阻的另一端与第二三极管的集电极相连；第二三极管的发射极与第二子电阻连接并接地，第二三极管的基极与第一电阻的另一端相连；
所述运算放大器的一输入端与第三电阻的另一端相连，运算放大器的另一输入与第二电阻的另一端相连，该运算放大器的输出端与调整管的栅极相连；
当第一三极管与第二三极管两者发射极的面积比确定后，通过调整第二电阻与第三电阻的电阻比，确保节点Z′到地之间的等效阻抗始终大于0，包括：
当第一三极管与第二三极管两者发射极的面积比为8时，第二电阻与第三电阻的电阻比大于等于2，节点Z到地之间的等效阻抗大于0；
当第一三极管与第二三极管两者发射极的面积比为24时，第二电阻与第三电阻的电阻比大于等于4，节点Z到地之间的等效阻抗大于0。
7.根据权利要求6所述的一种新型带隙基准电路，其特征在于：所述调整管为N型MOS管。
8.根据权利要求7所述的一种新型带隙基准电路，其特征在于：所述运算放大器的正输入端与第三电阻的另一端相连，运算放大器的负输入与第二电阻的另一端相连，该运算放大器的输出端与调整管的栅极相连。
9.根据权利要求6所述的一种新型带隙基准电路，其特征在于：所述调整管为P型MOS管。
10.根据权利要求9所述的一种新型带隙基准电路，其特征在于：所述运算放大器的负输入端与第三电阻的另一端相连，运算放大器的正输入与第二电阻的另一端相连，该运算放大器的输出端与调整管的栅极相连。
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