CN220526232U - 一种电流镜结构数字信号控制的带隙基准电压源 - Google Patents

Abstract

本实用新型属于集成电路技术领域，具体涉及一种电流镜结构数字信号控制的带隙基准电压源。在电流镜结构的带隙基准电压源上加入了开关管和调节电阻，共可调节8个电压裕度，加入的trim电路，把齐纳二极管作为反熔丝修调二极管，把输入的数字信号转化为对基准电压的更改，从而实现用数字信号调节基准电压。本实用新型电路主要解决国产基准源无法用数字信号控制的问题，可以降低传统带隙基准源的温度系数，提高带隙基准源的精度，同时能降低芯片制造成本。

Description

一种电流镜结构数字信号控制的带隙基准电压源

技术领域

本实用新型属于集成电路技术领域，具体涉及一种电流镜结构数字信号控制的带隙基准电压源。

背景技术

带隙基准源作为模拟集成电路与数模混合集成电路的重要组成部分，被广泛应用于各种电源管理类芯片、低噪声放大器、锁相环、模数转换器、混频器、压控振荡器等芯片中。作为整个电路的参考基准，其性能将直接影响整个电路的精度。

随着深亚微米和超深亚微米半导体技术的发展，器件的特征尺寸随之减小，供电电压也越来越低，对带隙基准电压源的要求也更加苛刻。在低供电电压条件下，电路的广谱噪声增加，带隙基准电压源的温度特性也随之变差，系统的精度受到了较大的影响。传统的一阶带隙基准电压源，其精度与稳定性已经满足不了可植入式芯片、无线传感网络等高精度设备的需求。

发明内容

发明目的：

本实用新型提供一种电流镜结构的数字信号控制基准电压源，其目的在于如何提高系统的精度与稳定性，以满足可植入式芯片、无线传感网络等高精度设备的需求，是目前急需解决的问题。

技术方案：

一种电流镜结构的带隙基准原，其特征在于：在电路的VCC与第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管的源极和衬底并联连接；

第一PMOS管的栅极与ENB相连、漏极与第十PMOS管的漏极连接，第二PMOS管的栅极与ENE相连，第二PMOS管的漏极与第三PMOS管的漏极和第十六PMOS管的漏极并联连接，第三PMOS管的漏极和第二十二PMOS管的漏极与栅极、第十九PMOS管的漏极并联连接，第四PMOS管的栅极与第五PMOS管的栅极、漏极和第二十一PMOS管并联，第四PMOS管的漏极和第二十PMOS管的漏极和栅极并联，第六PMOS管的栅极和VBP1相连，第七PMOS管的栅极和VPB1相连、漏极和PTAT相连；

第十PMOS管的衬底与第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管的衬底并联到VSS，第十PMOS管的栅极与第十一PMOS管、第十二PMOS管、第十三PMOS管的栅极并联连接，第十PMOS管源极与第十一PMOS管的漏极相连，第十一PMOS管源极与第十二PMOS管的漏极相连，第十二PMOS管源极与第十三PMOS管的漏极相连，，第十三PMOS管源极与第十四PMOS管的漏极和第十六PMOS管的栅极相连，第十四PMOS管源极与第十五PMOS管的漏极相连，第十五PMOS管的栅极与VBN相连，

第十六PMOS管的源极与第十七PMOS管的漏极相连，第十七PMOS管的衬底与ENE相连；

第十九PMOS管的栅极与ENB相连，第十九PMOS管的衬底和源极并联到VSS，

三极管的基极与三极管的基极并联到VSS，第二十一PMOS管的源极与第一电阻的一段相连，第二十PMOS管的源极与三极管的射极相连；

第二电阻的一端与三极管的发射极相连，三极管的基极和集电极并联到VSS；

VSS还与第十七PMOS管和第二十二PMOS管的源极、第二PMOS管和第二十一PMOS管的衬底、三极管和三极管的集电极并联连接。

一种如上所述电流镜结构数字信号控制的带隙基准电压源中的齐纳修调电路，其特征在于：该电路的VDD与第三二极管的负极和第一电阻的上端相连，第三二极管的正极和第一电阻的下端、第二二极管的负极、第二电阻的上端并联连接，第二二极管的正极和第二电阻的下端、第一二极管的负极、第三电阻的上端并联连接，GND与第一二极管的正极、第三电阻的下端相连。

优点及效果：本实用新型的电路设计主要是解决国产的基准电压源温度系数较高的问题，它通过降低传统带隙基准电压源的温度系数，来提高带隙基准源的精度，同时还能降低芯片制造成本。针对当前带隙基准电压源，通过数字信号调节电压，在以共源共栅电流镜为主体结构的带隙基准电压源下加入了齐纳二极管构成的TRIM信号，设计了一款基准电压可调的带隙基准电压源。

与其他类似的基准电压源相比，本实用新型所提出的基准电压可调的带隙基准电压源不仅环路稳定性获得了改善，并且具有基准电压可调的优点，可应用在各种复杂的电路设计上，方便其快速准确的调出基准电压。

附图说明：

图1为电流镜结构的带隙基准源；

图2为共源共栅电流源的结构原理图；

图3为正温度系数电压产生电路；

图4为负温度系数电压产生电路；

图5中的a是数字信号调控芯片；图中的b图为基于齐纳二极管的修调电路；

具体实施方式：

针对传统带隙基准电压源只能得到固定的输出电压，若需要不同的基准电压，就要依据公式(ΔV_BE为正温度系数电压，T为温度，R0 R1为电阻阻值，x为晶体管个数的比值)，重新调节电阻的比例，使得输出电压具有零温度系数，这无疑会延长电路的设计周期。为了改善这一现象，本实用新型在共源共栅电流镜结构的带隙基准源上加入了齐纳二极管和调节电阻组成的调节网络，共可调节8个电压裕度，实现了无需更改电路只需外加数字信号即可对其基准电压进行调节。在调节网络中，齐纳二极管与调节电阻采用并联的方式进行连接，其中齐纳二极管在未工作状态时，处于反向截至状态，具有较高的阻抗，当其工作时，齐纳二极管为反向击穿状态，其阻值迅速减小(齐纳二极管的齐纳阻抗由此公式计算：/>其中Vi是输入电压，Iz是通过齐纳二极管的电流，Vz是齐纳击穿电压)，从而使与之相关的调节电阻断开或者接入电路中，从而改变所需的电阻值，即用数字信号调节基准电压。

具体的电路连接设计为：一种电流镜结构数字信号控制的带隙基准电压源，其特征在于：该电路的VCC与第一PMOS管M0、第二PMOS管M1、第三PMOS管M2、第四PMOS管M3、第五PMOS管M4、第六PMOS管M5、第七PMOS管M6的源极和衬底并联连接；

第一PMOS管M0的栅极与ENB相连、漏极与第十PMOS管M9的漏极连接，第二PMOS管M1的栅极与ENE相连，第二PMOS管M1的漏极与第三PMOS管M2的漏极和第十六PMOS管M15的漏极并联连接，第三PMOS管M2的漏极和第二十二PMOS管M21的漏极与栅极、第十九PMOS管M18的漏极并联连接，第四PMOS管M3的栅极与第五PMOS管M4的栅极、漏极和第二十一PMOS管M20并联，第四PMOS管M3的漏极和第二十PMOS管M19的漏极和栅极并联，第六PMOS管M5的栅极和VBP1相连，第七PMOS管M6的栅极和VPB1相连、漏极和PTAT相连；

第十PMOS管M9的衬底与第十一PMOS管M10、第十二PMOS管M11、第十三PMOS管M12、第十四PMOS管M13、第十五PMOS管M14的衬底并联到VSS，第十PMOS管M9的栅极与第十一PMOS管M10、第十二PMOS管M11、第十三PMOS管M12的栅极并联连接，第十PMOS管M9源极与第十一PMOS管M10的漏极相连，第十一PMOS管M10源极与第十二PMOS管M11的漏极相连，第十二PMOS管M11源极与第十三PMOS管M12的漏极相连，第十三PMOS管M12源极与第十四PMOS管M13的漏极和第十六PMOS管M15的栅极相连，第十四PMOS管M13源极与第十五PMOS管M14的漏极相连，第十五PMOS管M14的栅极与VBN相连；第十六PMOS管M15的源极与第十七PMOS管M16的漏极相连，第十七PMOS管M16的衬底与ENE相连；

第十九PMOS管M18的栅极与ENB相连，第十九PMOS管M18的衬底和源极并联到VSS，三极管Q0的基极与三极管Q1的基极并联到VSS，第二十一PMOS管M20的源极与第一电阻R0的一段相连，第二十PMOS管M19的源极与三极管Q0的射极相连；

第二电阻R1的一端与三极管Q2的发射极相连，三极管Q2的基极和集电极并联到VSS；VSS还与第十七PMOS管M16和第二十二PMOS管M21的源极、第二PMOS管M19和第二十一PMOS管M20的衬底、三极管Q0和三极管Q1的集电极并联连接。

一种如上所述电流镜结构数字信号控制的带隙基准电压源中的齐纳修调电路，其特征在于：该电路的VDD与第三二极管D2的负极和第一电阻R0的上端相连，第三二极管D2的正极和第一电阻R0的下端、第二二极管D1的负极、第二电阻R1的上端并联连接，第二二极管D1的正极和第二电阻R1的下端、第一二极管D0的负极、第三电阻R2的上端并联连接，GND与第一二极管D0的正极、第三电阻R3的下端相连。

在本实用新型中未使用放大器虚短原理，使M19,M20源极电压相等，电路的环路稳定性更好了。通过使用共源共栅电流源，通过镜像强制使两点电位相等，取面积相等，个数不同的PNP晶体管来产生正温度系数电压ΔV_BE,本实用新型采取晶体管个数比值为1:8。

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述。

参见图1，本实用新型提供一种可深度学习的数字信号调节基准电压的修调方式。其整体的电路布局为电流镜结构，包括了共源共栅电流源结构(图中的图2模块)，正温度系数电压产生电路(图中的图3模块)，负温度系数电压的产生电路(图中的图4模块)以及tirm电路与外接调节网络(图中的图5模块)。

本实用新型在电流镜结构的带隙基准电压源上加入了开关管和调节电阻，共可调节8个电压裕度，实现了无需更改电路，只需外加数字信号即可对其基准电压进行调节。

如图2所示，本电路使用了共源共栅电流源，通过镜像强制使两点电位相等，取面积相等，个数不同的PNP晶体管来产生正温度系数电压V_BE,本电路采取晶体管个数比值为1:8。

共源共栅电流源可以很好的抑制沟道长度调制的影响，通过设置合适的宽长比则可以使I_out非常接近I_in；也就是说共源共栅电流源具有更高的电流传输精度。

图3和图4为正温度系数电压和负温度系数电压的产生电路，图3通过电流镜像电压作用点生成正温度系数电压，由电流镜结构电路原理可知，当栅极电压相同，mos管宽长比相同，则流过的电流也必然相同。

由此得到输出电压有这样的关系,有(VREF为基准电压，ΔV_BE为正温度系数电压，T为温度，R0，R1为电阻阻值，8为晶体管个数的比值)，通过仿真获得最合适的R1/R0值即可得到最合适的基准电压。

图5为加入的trim电路，a图为数字信号调控芯片；图中的b图为基于齐纳二极管的修调电路；通过数字信号来调控齐纳二极管的状态，从而形成回路来改变芯片内部电阻值的变化。

电路正常工作时在-40～125的温度范围内，电压变化值很小，符合基本的带隙基准要求，且没有引入放大器，电路的环路稳定性也更好了。

本实用新型还使用了基于深度学习的电阻网络自适应修调，基于电阻架构的带隙基准产生基准源的精度在一定程度上取决于电阻精度，然而典型工艺中电阻的变化很大，偏差为10％～30％，而电阻失配比为0.1％～1％，为了获得高精度基准电压，必须在现有修调技术的基础上采用电阻修调技术。目前通用的修调技术是依赖于后期测试结果的，当批量生产的时候会出现严重的效率问题。为适应高端技术的规模化落地，拟将深度学习应用在集成电路基准源芯片的修调中。在初测芯片中大量采集训练样本，寻找特征值。基于数字集成电路设计原理，利用硬件描述语言将实验特征值根据工艺角规律实现自动选择和修调，达到自适应的调试方法，降低芯片实现的时间成本。

Claims (1)

1.一种电流镜结构数字信号控制的带隙基准电压源，其特征在于：在电路的VCC与第一PMOS管（M0）、第二PMOS管（M1）、第三PMOS管（M2）、第四PMOS管（M3）、第五PMOS管（M4）、第六PMOS管（M5）、第七PMOS管（M6）的源极和衬底并联连接；

第一PMOS管（M0）的栅极与ENB相连、漏极与第十PMOS管（M9）的漏极连接，第二PMOS管（M1）的栅极与ENE相连，第二PMOS管（M1）的漏极与第三PMOS管（M2）的漏极和第十六PMOS管（M15）的漏极并联连接，第三PMOS管（M2）的漏极和第二十二PMOS管（M21）的漏极与栅极、第十九PMOS管（M18）的漏极并联连接，第四PMOS管（M3）的栅极与第五PMOS管（M4）的栅极、漏极和第二十一PMOS管（M20）并联，第四PMOS管（M3）的漏极和第二十PMOS管（M19）的漏极和栅极并联，第六PMOS管（M5）的栅极和VBP1相连，第七PMOS管（M6）的栅极和VPB1相连、漏极和PTAT相连；

第十PMOS管（M9）的衬底与第十一PMOS管（M10）、第十二PMOS管（M11）、第十三PMOS管（M12）、第十四PMOS管（M13）、第十五PMOS管（M14）的衬底并联到VSS，第十PMOS管（M9）的栅极与第十一PMOS管（M10）、第十二PMOS管（M11）、第十三PMOS管（M12）的栅极并联连接，第十PMOS管（M9）源极与第十一PMOS管（M10）的漏极相连，第十一PMOS管（M10）源极与第十二PMOS管（M11）的漏极相连，第十二PMOS管（M11）源极与第十三PMOS管（M12）的漏极相连，第十三PMOS管（M12）源极与第十四PMOS管（M13）的漏极和第十六PMOS管（M15）的栅极相连，第十四PMOS管（M13）源极与第十五PMOS管（M14）的漏极相连，第十五PMOS管（M14）的栅极与VBN相连；第十六PMOS管（M15）的源极与第十七PMOS管（M16）的漏极相连，第十七PMOS管（M16）的衬底与ENE相连；

第十九PMOS管（M18）的栅极与ENB相连，第十九PMOS管（M18）的衬底和源极并联到VSS，三极管（Q0）的基极与三极管（Q1）的基极并联到VSS，第二十一PMOS管（M20）的源极与第一电阻（R0）的一段相连，第二十PMOS管（M19）的源极与三极管（Q0）的射极相连；

第二电阻（R1）的一端与三极管（Q2）的发射极相连，三极管（Q2）的基极和集电极并联到VSS；VSS还与第十七PMOS管（M16）和第二十二PMOS管（M21）的源极、第二PMOS管（M1）和第二十一PMOS管（M20）的衬底、三极管（Q0）和三极管（Q1）的集电极并联连接。