CN103941792A - 带隙电压基准电路 - Google Patents

Abstract

本发明提供一种带隙电压基准电路，属于模拟电路领域。其中，该带隙电压基准电路包括：第一PMOS晶体管，第二NMOS晶体管，第三NMOS晶体管，第四PMOS晶体管，第五PMOS晶体管，第六PMOS晶体管，第一PNP三极管，第二PNP三极管，电容C，第一电阻，第二电阻，第三电阻，第四电阻，第五电阻和运算放大器。本发明的技术方案能够降低本证噪声及电压噪声对输出电压的影响，提高基准电压的精度，同时兼顾芯片面积，减少电路设计复杂性。

Description

带隙电压基准电路

技术领域

本发明涉及模拟电路领域，尤其是指一种带隙电压基准电路。

背景技术

带隙电压基准电路广泛地应用于模拟和混合电路中，如A/D转换器、D/A转换器、电压调谐器、电压表、电流表等测试仪器以及偏置电路等等。随着射频集成电路和数字电路的发展以及带隙基准源在高频电路应用中的推广，电源抑制性能成为了基准源在高频及数模混合电路应用中的一个重要衡量标准。芯片内部的基准源在整个频段内对电源噪声的抑制能力的好坏将影响到整个芯片在整个频段尤其是高频下的工作性能。

现有技术中带隙电压基准源的实现电路如图1所示，它包括一个运算放大器，三个电阻，两个PNP三极管和两个PMOS晶体管，其中，VDD是电源电压高电平，GND是电源电压低电平。

运算放大器在电路中起到了钳位的作用，使A、B两点电压相等，并通过CMOS电流镜使两条支路的电流相同。

在图1中，输出基准电压为：

V_REF＝V_EB2+I₁R₃    (1)

其中，V_EB2为B点的电压。由于CMOS电流镜的作用，I₁=I₂，因此可得：

$I_1=I_2=\frac{V_{R1}}{R_1}=\frac{\mathrm{\Δ}{V}_{\mathrm{EB}}}{R_1}=\frac{V_T}{R_1}\ln N---\left(2\right)$

其中，ΔV_EB为两个PNP晶体管Q₁和Q₂的V_BE之差，V_T为热电压，N为Q₂与Q₁的发射结面积之比。

将式(2)代入式(1)，可得：

$V_{\mathrm{REF}}=V_{\mathrm{EB}2}+I_1{R}_3=V_{\mathrm{EB}2}+\frac{R_3}{R_1}{V}_T\ln N---\left(3\right)$

由式(3)可以看出，通过合理选择R₃与R₁的比值和N的值，即可得到较小温度系数的基准电压。

现有带隙电压基准电路中的本证噪声及电源噪声对带隙基准的输出电压有着较大的影响，使得带隙基准的输出电压的精度较小。

发明内容

本发明要解决的技术问题是提供一种带隙电压基准电路，可以极大程度地降低本证噪声及电压噪声对输出电压的影响，提高基准电压的精度，同时兼顾芯片面积，减少电路设计复杂性。

本发明实施例提供了一种带隙电压基准电路，包括：第一PMOS晶体管，第二NMOS晶体管，第三NMOS晶体管，第四PMOS晶体管，第五PMOS晶体管，第六PMOS晶体管，第一PNP三极管，第二PNP三极管，电容C，第一电阻，第二电阻，第三电阻，第四电阻，第五电阻和运算放大器；

其中，第一PMOS晶体管的源极连接电源电压VDD，第二NMOS晶体管的栅极和漏极连接电源电压VDD，第一PMOS晶体管的栅极与第二NMOS晶体管的源极、第三NMOS晶体管的漏极、第四PMOS晶体管的栅极相连；

第三NMOS晶体管的源极和衬底连接接地信号GND，第四PMOS晶体管的源极连接电源电压VDD，第四PMOS晶体管的漏极与第五PMOS晶体管的栅极、第六PMOS晶体管的源极相连，第六PMOS晶体管的栅极和漏极连接接地信号GND；

运算放大器的正输入端与第二电阻的负端、第二PNP三极管的发射极、第五PMOS晶体管的漏极相连，运算放大器的负输入端与第一电阻的正端、第三电阻的负端相连，运算放大器的输出端与第三NMOS晶体管的栅极相连；

第一电阻的负端与第一PNP三极管的发射极相连，第二电阻的正端与第三电阻的正端、第四电阻的负端相连，第四电阻的正端与第一PMOS晶体管的漏极相连，第五电阻的正端与第一PMOS晶体管的栅极相连；

电容C的上极板与第一PMOS晶体管的漏极相连，电容C的下极板与第五电阻的负端相连；

第一PNP三极管的基极和集电极连接到接地信号GND，第二PNP三极管的基极和集电极连接到接地信号GND。

进一步地，所述运算放大器包括：第七PMOS晶体管、第八PMOS晶体管、第九PMOS晶体管、第十PMOS晶体管、第十一PMOS晶体管、第十二PMOS晶体管、第十三NMOS晶体管、第十四NMOS晶体管、第十五NMOS晶体管；

其中，第七PMOS晶体管的栅极连接到运算放大器的正输入端，第七PMOS晶体管的源极与第九PMOS晶体管的漏极、第十四NMOS晶体管的栅极相连，第八PMOS晶体管的栅极连接到运算放大器的负输入端，第八PMOS晶体管的源极与第十PMOS晶体管的漏极、第十三NMOS晶体管的栅极相连；

第九PMOS晶体管的栅极连接到偏置电压V₂，第九PMOS晶体管的源极连接到电源电压VDD，第十PMOS晶体管的栅极连接到偏置电压V₂，第十PMOS晶体管的源极连接到电源电压VDD，第七PMOS晶体管的漏极连接到接地信号GND，第八PMOS晶体管的漏极连接到接地信号GND；

第十一PMOS晶体管的栅极和漏极与第十三NMOS晶体管的漏极、第十二PMOS晶体管的栅极相连，第十二PMOS晶体管的漏极与第十四NMOS晶体管的漏极、运算放大器的输出端相连，第十一PMOS晶体管的源极连接到电源电压VDD，第十二PMOS晶体管的源极连接到电源电压VDD；

第十三NMOS晶体管的源极与第十四NMOS晶体管的源极、第十五NMOS晶体管的漏极相连，第十五NMOS晶体管的栅极连接到偏置电压V₁，第十五NMOS晶体管的源极连接到接地信号GND。

进一步地，第一PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第七PMOS晶体管、第八PMOS晶体管、第九PMOS晶体管、第十PMOS晶体管、第十一PMOS晶体管和第十二PMOS晶体管的衬底均连接电源电压VDD；

第二NMOS晶体管、第三NMOS晶体管、第十三NMOS晶体管、第十四NMOS晶体管和第十五NMOS晶体管的衬底均连接地信号GND。

进一步地，当电路通电时，第四PMOS晶体管关断，第六PMOS晶体管导通，第五PMOS晶体管的栅极电压为GND，第五PMOS晶体管导通，使得第二PNP三极管产生电源到地的电流，带隙电压基准电路开始工作；

其中，带隙电压基准电路工作后，第四PMOS晶体管导通，第五PMOS晶体管关断。

进一步地，所述第三电阻为可变电阻串。

进一步地，所述运算放大器为两级运算放大器，其中，第一级采用PMOS晶体管，第二级采用双端输入单端输出运算放大器。

本发明的实施例具有以下有益效果：

上述方案中，第三NMOS晶体管连接在运算放大器的输出端和第一PMOS晶体管的栅极之间作为一个电压减法器，使得电源噪声直接处于反馈环路中，通过反馈调节第一PMOS晶体管的栅源电压，能够降低第一PMOS晶体管漏电流的变化并降低输出节点对电源电压的敏感度，提高整体电路的电源抑制；另外，运算放大器的输入管采用PMOS晶体管，能够减少了1/f噪声；进一步地，第三电阻为可变电阻串，通过调节第三电阻，可在可变电阻串的各个节点中选出一个最优值作为输出。本发明的带隙电压基准电路能够提供精确的且不随温度变化而变化的电压值，并且对电源噪声有良好的抑制作用，具有更低的噪声。

附图说明

图1为现有技术中带隙电压基准源的电路示意图；

图2为本发明实施例带隙电压基准电路的电路示意图；

图3为本发明实施例运算放大器的电路示意图。

具体实施方式

为使本发明的实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

本发明的实施例提供了一种带隙电压基准电路，可以极大程度地降低本证噪声及电压噪声对输出电压的影响，提高基准电压的精度，同时兼顾芯片面积，减少电路设计复杂性。

本发明的带隙电压基准电路如图2所示，在图1所示电路的基础上，将两个晶体管构成的电流镜合为一个晶体管，以减少因为失配引起的电流误差；同时增加第二NMOS晶体管和第三NMOS晶体管以减少电源噪声对输出电压的影响，提高电源抑制；增加第五电阻和电容C构成米勒补偿以提高环路稳定性；使用可变电阻串调节输出精度；另外，运算放大器的第一级全部采用PMOS晶体管，可以减少电路的1/f噪声。

如图2所示，本发明的带隙电压基准电路包括：第一PMOS晶体管（M₁），第二NMOS晶体管（M₂），第三NMOS晶体管（M₃），第四PMOS晶体管（M₄），第五PMOS晶体管（M₅），第六PMOS晶体管（M₆），第一PNP三极管（Q₁），第二PNP三极管（Q₂），电容C，第一电阻（R₁），第二电阻（R₂），第三电阻（R₃），第四电阻（R₄），第五电阻（R₅）和运算放大器（A₁）；

其中，第一PMOS晶体管的源极连接电源电压VDD，第二NMOS晶体管的栅极和漏极连接电源电压VDD，第一PMOS晶体管的栅极与第二NMOS晶体管的源极、第三NMOS晶体管的漏极、第四PMOS晶体管的栅极相连；

第三NMOS晶体管的源极和衬底连接接地信号GND，第四PMOS晶体管的源极连接电源电压VDD，第四PMOS晶体管的漏极与第五PMOS晶体管的栅极、第六PMOS晶体管的源极相连，第六PMOS晶体管的栅极和漏极连接接地信号GND；

运算放大器的正输入端与第二电阻的负端、第二PNP三极管的发射极、第五PMOS晶体管的漏极相连，运算放大器的负输入端与第一电阻的正端、第三电阻的负端相连，运算放大器的输出端与第三NMOS晶体管的栅极相连；

第一电阻的负端与第一PNP三极管的发射极相连，第二电阻的正端与第三电阻的正端、第四电阻的负端相连，第四电阻的正端与第一PMOS晶体管的漏极相连，第五电阻的正端与第一PMOS晶体管的栅极相连；

电容C的上极板与第一PMOS晶体管的漏极相连，电容C的下极板与第五电阻的负端相连；

第一PNP三极管的基极和集电极连接到接地信号GND，第二PNP三极管的基极和集电极连接到接地信号GND。

进一步地，如图3所示，运算放大器A₁包括：第七PMOS晶体管（M₇）、第八PMOS晶体管（M₈）、第九PMOS晶体管（M₉）、第十PMOS晶体管（M₁₀）、第十一PMOS晶体管（M₁₁）、第十二PMOS晶体管（M₁₂）、第十三NMOS晶体管（M₁₃）、第十四NMOS晶体管（M₁₄）、第十五NMOS晶体管（M₁₅）；

其中，第七PMOS晶体管的栅极连接到运算放大器的正输入端，第七PMOS晶体管的源极与第九PMOS晶体管的漏极、第十四NMOS晶体管的栅极相连，第八PMOS晶体管的栅极连接到运算放大器的负输入端，第八PMOS晶体管的源极与第十PMOS晶体管的漏极、第十三NMOS晶体管的栅极相连；

第九PMOS晶体管的栅极连接到偏置电压V₂，第九PMOS晶体管的源极连接到电源电压VDD，第十PMOS晶体管的栅极连接到偏置电压V₂，第十PMOS晶体管的源极连接到电源电压VDD，第七PMOS晶体管的漏极连接到接地信号GND，第八PMOS晶体管的漏极连接到接地信号GND；

第十一PMOS晶体管的栅极和漏极与第十三NMOS晶体管的漏极、第十二PMOS晶体管的栅极相连，第十二PMOS晶体管的漏极与第十四NMOS晶体管的漏极、运算放大器的输出端相连，第十一PMOS晶体管的源极连接到电源电压VDD，第十二PMOS晶体管的源极连接到电源电压VDD；

第十三NMOS晶体管的源极与第十四NMOS晶体管的源极、第十五NMOS晶体管的漏极相连，第十五NMOS晶体管的栅极连接到偏置电压V₁，第十五NMOS晶体管的源极连接到接地信号GND。

可以看出，所述运算放大器为两级运算放大器，其中，第一级全部采用PMOS晶体管，能够降低电路中的1/f噪声；第二级，采用普通的双端输入单端输出运算放大器，能够达到足够的增益，以满足A、B两点嵌位的需求。

进一步地，第一PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第七PMOS晶体管、第八PMOS晶体管、第九PMOS晶体管、第十PMOS晶体管、第十一PMOS晶体管和第十二PMOS晶体管的衬底均连接电源电压VDD；

第二NMOS晶体管、第三NMOS晶体管、第十三NMOS晶体管、第十四NMOS晶体管和第十五NMOS晶体管的衬底均连接地信号GND。

进一步地，所述第三电阻为可变电阻串。

本发明带隙电压基准电路的电源抑制降低为传统带隙电压基准电路电源抑制的即：

${\mathrm{PSR}}_2=\frac{g_{o3}-g_{o2}}{g_{m3}}\×{\mathrm{PSR}}_1---\left(4\right)$

其中，PSR₁为传统带隙电压基准电路的电源抑制，PSR₂为本发明带隙电压基准电路的电源抑制，g_o2为第二NMOS晶体管的电导，g_o3为第三NMOS晶体管的电导，g_m3为第三NMOS晶体管的跨导。

本发明实施例中，加入的第二NMOS晶体管和第三NMOS晶体管作为一个电压减法器，使得电源噪声直接处于反馈环路中，通过反馈调节第一PMOS晶体管的栅源电压，能够降低第一PMOS晶体管漏电流的变化并降低输出节点对电源电压的敏感度，提高整体电路的电源抑制。

第四PMOS晶体管的宽长比比较大，具体地可以为12.2u/0.75u，第六PMOS晶体管的长宽比比较大，具体地可以为1.2u/41u，当电路通电时，第四PMOS晶体管关断，第六PMOS晶体管导通，第五PMOS晶体管的栅极电压为GND，该管导通，使得第二PNP三极管产生电源到地的电流，整个带隙电压基准电路开始工作。电路工作后，第四PMOS晶体管导通，因为第六PMOS晶体管的长宽比过大，使得第五PMOS晶体管的栅压接近电源电压，该管关断，整个带隙电压基准电路正常工作。

由于第三电阻为可变电阻串，在电路工作稳定后，通过精确调节第三电阻，可在第三电阻中电阻串的各个节点中选出一个最优值作为输出，使得电路温漂达到最低，实现高精度。

本发明的带隙电压基准电路中，第三NMOS晶体管连接在运算放大器的输出端和第一PMOS晶体管的栅极之间作为一个电压减法器，使得电源噪声直接处于反馈环路中，通过反馈调节第一PMOS晶体管的栅源电压，能够降低第一PMOS晶体管漏电流的变化并降低输出节点对电源电压的敏感度，提高整体电路的电源抑制；另外，运算放大器的输入管采用PMOS晶体管，能够减少了1/f噪声；进一步地，第三电阻为可变电阻串，通过调节第三电阻，可在可变电阻串的各个节点中选出一个最优值作为输出。本发明的带隙电压基准电路能够提供精确的且不随温度变化而变化的电压值，并且对电源噪声有良好的抑制作用，具有更低的噪声。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (6)

1.一种带隙电压基准电路，其特征在于，包括：第一PMOS晶体管，第二NMOS晶体管，第三NMOS晶体管，第四PMOS晶体管，第五PMOS晶体管，第六PMOS晶体管，第一PNP三极管，第二PNP三极管，电容C，第一电阻，第二电阻，第三电阻，第四电阻，第五电阻和运算放大器；

其中，第一PMOS晶体管的源极连接电源电压VDD，第二NMOS晶体管的栅极和漏极连接电源电压VDD，第一PMOS晶体管的栅极与第二NMOS晶体管的源极、第三NMOS晶体管的漏极、第四PMOS晶体管的栅极相连；

第三NMOS晶体管的源极和衬底连接接地信号GND，第四PMOS晶体管的源极连接电源电压VDD，第四PMOS晶体管的漏极与第五PMOS晶体管的栅极、第六PMOS晶体管的源极相连，第六PMOS晶体管的栅极和漏极连接接地信号GND；

运算放大器的正输入端与第二电阻的负端、第二PNP三极管的发射极、第五PMOS晶体管的漏极相连，运算放大器的负输入端与第一电阻的正端、第三电阻的负端相连，运算放大器的输出端与第三NMOS晶体管的栅极相连；

第一电阻的负端与第一PNP三极管的发射极相连，第二电阻的正端与第三电阻的正端、第四电阻的负端相连，第四电阻的正端与第一PMOS晶体管的漏极相连，第五电阻的正端与第一PMOS晶体管的栅极相连；

电容C的上极板与第一PMOS晶体管的漏极相连，电容C的下极板与第五电阻的负端相连；

第一PNP三极管的基极和集电极连接到接地信号GND，第二PNP三极管的基极和集电极连接到接地信号GND。

2.根据权利要求1所述的带隙电压基准电路，其特征在于，所述运算放大器包括：第七PMOS晶体管、第八PMOS晶体管、第九PMOS晶体管、第十PMOS晶体管、第十一PMOS晶体管、第十二PMOS晶体管、第十三NMOS晶体管、第十四NMOS晶体管、第十五NMOS晶体管；

其中，第七PMOS晶体管的栅极连接到运算放大器的正输入端，第七PMOS晶体管的源极与第九PMOS晶体管的漏极、第十四NMOS晶体管的栅极相连，第八PMOS晶体管的栅极连接到运算放大器的负输入端，第八PMOS晶体管的源极与第十PMOS晶体管的漏极、第十三NMOS晶体管的栅极相连；

第九PMOS晶体管的栅极连接到偏置电压V₂，第九PMOS晶体管的源极连接到电源电压VDD，第十PMOS晶体管的栅极连接到偏置电压V₂，第十PMOS晶体管的源极连接到电源电压VDD，第七PMOS晶体管的漏极连接到接地信号GND，第八PMOS晶体管的漏极连接到接地信号GND；

第十一PMOS晶体管的栅极和漏极与第十三NMOS晶体管的漏极、第十二PMOS晶体管的栅极相连，第十二PMOS晶体管的漏极与第十四NMOS晶体管的漏极、运算放大器的输出端相连，第十一PMOS晶体管的源极连接到电源电压VDD，第十二PMOS晶体管的源极连接到电源电压VDD；

第十三NMOS晶体管的源极与第十四NMOS晶体管的源极、第十五NMOS晶体管的漏极相连，第十五NMOS晶体管的栅极连接到偏置电压V₁，第十五NMOS晶体管的源极连接到接地信号GND。

3.根据权利要求2所述的带隙电压基准电路，其特征在于，

第一PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第七PMOS晶体管、第八PMOS晶体管、第九PMOS晶体管、第十PMOS晶体管、第十一PMOS晶体管和第十二PMOS晶体管的衬底均连接电源电压VDD；

第二NMOS晶体管、第三NMOS晶体管、第十三NMOS晶体管、第十四NMOS晶体管和第十五NMOS晶体管的衬底均连接地信号GND。

4.根据权利要求2所述的带隙电压基准电路，其特征在于，

当电路通电时，第四PMOS晶体管关断，第六PMOS晶体管导通，第五PMOS晶体管的栅极电压为GND，第五PMOS晶体管导通，使得第二PNP三极管产生电源到地的电流，带隙电压基准电路开始工作；

其中，带隙电压基准电路工作后，第四PMOS晶体管导通，第五PMOS晶体管关断。

5.根据权利要求2所述的带隙电压基准电路，其特征在于，所述第三电阻为可变电阻串。

6.根据权利要求2所述的带隙电压基准电路，其特征在于，所述运算放大器为两级运算放大器，其中，第一级采用PMOS晶体管，第二级采用双端输入单端输出运算放大器。