CN111427406B - 带隙基准电路 - Google Patents

带隙基准电路 Download PDF

Info

Publication number
CN111427406B
CN111427406B CN201910023695.8A CN201910023695A CN111427406B CN 111427406 B CN111427406 B CN 111427406B CN 201910023695 A CN201910023695 A CN 201910023695A CN 111427406 B CN111427406 B CN 111427406B
Authority
CN
China
Prior art keywords
bipolar transistor
mos transistor
transistor
electrode
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910023695.8A
Other languages
English (en)
Other versions
CN111427406A (zh
Inventor
曾令刚
睢宏哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910023695.8A priority Critical patent/CN111427406B/zh
Publication of CN111427406A publication Critical patent/CN111427406A/zh
Application granted granted Critical
Publication of CN111427406B publication Critical patent/CN111427406B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices

Abstract

一种带隙基准电路，包括：第一电流镜；带隙核心电路，所述带隙核心电路包括：第一双极型晶体管、第二双极型晶体管和第三双极型晶体管，第一双极型晶体管和第二双极型晶体用于形成正温度系数电流，第三双极型晶体管用于形成负温度系数电流；负反馈单元，所述负反馈单元适于提供第一电流至第一双极型晶体管的基极和第二双极型晶体管的基极的连接点，所述负反馈单元还适于提供第二电流至第三双极型晶体管的集电极，第一电流等于第二电流的两倍。所述带隙基准电路的性能得到提高。

Description

带隙基准电路
技术领域
本发明涉及集成电路技术领域，尤其涉及一种带隙基准电路。
背景技术
带隙基准电路具有低温度系数，低电源电压以及可与标准CMOS工艺兼容等优点，被广泛的应用于数/模转换、模/数转换、存储器以及开关电源等数模混合电路系统中。带隙基准电路输出电压的稳定性以及抗噪声能力是影响各种应用系统精度的关键因素。随着应用系统精度的不断提高，对带隙基准电路的温度、电压和工艺的稳定性要求也越来越高。
带隙基准电路的工作原理是：根据硅材料的带隙电压与温度无关的特性，利用双极性晶体管的基极-发射极的电压的负温度系数与不同电流密度下两个双极性晶体管基极-发射极电压的差值的正温度系数相互补偿，使输出的电压达到很低的温度漂移。
然而，现有的带隙基准电路的性能还有待提高。
发明内容
本发明解决的问题是提供一种带隙基准电路，以提高带隙基准电路的性能。
为解决上述问题，本发明提供一种带隙基准电路，包括：第一电流镜；带隙核心电路，所述带隙核心电路包括：第一双极型晶体管、第二双极型晶体管和第三双极型晶体管，第一双极型晶体管和第二双极型晶体用于形成正温度系数电流，第三双极型晶体管用于形成负温度系数电流，第一双极型晶体管的基极和第二双极型晶体管的基极连接，第三双极型晶体管的基极和第三双极型晶体管的集电极连接，第一双极型晶体管的集电极、第二双极型晶体管的集电极、第三双极型晶体管的集电极分别连接第一电流镜；负反馈单元，所述负反馈单元适于提供第一电流至第一双极型晶体管的基极和第二双极型晶体管的基极的连接点，所述负反馈单元还适于提供第二电流至第三双极型晶体管的集电极，第一电流等于第二电流的两倍。
可选的，所述带隙核心电路还包括：第一电阻和第二电阻，第一电阻的一端与第二双极型晶体管的发射极连接，第二电阻的一端与第三双极型晶体管的发射极连接，第一双极型晶体管的发射极、第一电阻的另一端以及第二电阻的另一端均连接至地线。
可选的，所述负反馈单元包括：第二电流镜，第二电流镜包括第一支路和第二支路，第一支路与第一双极型晶体管的基极和第二双极型晶体管的基极的连接点连接，第二支路与第三双极型晶体管的集电极连接，第一支路适于提供第一电流至第一双极型晶体管的基极和第二双极型晶体管的基极的连接点，第二支路适于提供第二电流至第三双极型晶体管的集电极。
可选的，第一支路包括第一MOS晶体管，第二支路包括第二MOS晶体管，第一MOS晶体管和第二MOS晶体管的类型为P型，第一MOS晶体管的源极和第二MOS晶体管的源极连接至电源线，第一MOS晶体管的栅极和第二MOS晶体管的栅极连接，第一MOS晶体管的漏极连接至第一双极型晶体管的基极和第二双极型晶体管的基极的连接点连接，第二MOS晶体管的漏极连接至第三双极型晶体管的集电极。
可选的，所述负反馈单元还包括：运算放大器，所述运算放大器具有第一输入端和第二输入端，第一输入端与第一双极型晶体管的集电极连接，第二输入端与第二双极型晶体管的集电极连接，所述运算放大器的输出端与第一MOS晶体管的栅极以及第二MOS晶体管的栅极连接。
可选的，第一MOS晶体管的沟道宽长比与第二MOS晶体管的沟道宽长之间的比值为2：1。
可选的，第一电流镜包括：第三MOS晶体管、第四MOS晶体管和第五MOS晶体管，第三MOS晶体管、第四MOS晶体管和第五MOS晶体管的类型为P型，第三MOS晶体管的栅极、第三MOS晶体管的漏极、第四MOS晶体管的栅极、第五MOS晶体管的栅极和第一双极型晶体管的集电极连接，第三MOS晶体管的源极、第四MOS晶体管的源极和第五MOS晶体管的源极连接至电源线，第四MOS晶体管的漏极与第二双极型晶体管的集电极连接，第五MOS晶体管的漏极与第三双极型晶体管的集电极连接。
可选的，第一双极型晶体管的类型为PNP型，第二双极型晶体管的类型为PNP型，第三双极型晶体管的类型为PNP型。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的带隙基准电路中，包括负反馈单元，所述负反馈单元适于提供第一电流至第一双极型晶体管的基极和第二双极型晶体管的基极的连接点，所述负反馈单元还适于提供第二电流至第三双极型晶体管的集电极，第一电流等于第二电流的两倍，这样使得第二双极型晶体管的发射极电流等于第三双极型晶体管的发射极电流，这样避免基准电压受到第二双极型晶体管的基极电流的影响，降低了基准电压的温度漂移。综上，提高了带隙基准电路的性能。
附图说明
图1是一种带隙基准电路的示意图；
图2是本发明一实施例中带隙基准电路的示意图。
具体实施方式
正如背景技术所述，现有的带隙基准电路的性能较差。
一种带隙基准电路，参考图1，包括：第一MOS晶体管MP11、第二MOS晶体管MP22、第三MOS晶体管MP33、第一双极型晶体管Q11、第二双极型晶体管Q22、第三双极型晶体管Q33、第一电阻R11、第二电阻R22；MP11的栅极、MP22的栅极、MP33的栅极以及MP22的源极连接在一起，MP11的漏极、MP22的漏极和MP33的漏极均连接在电源线VDD，MP11的源极与Q11的集电极连接，MP22的源极与Q22的集电极连接，MP33的源极与Q33的集电极连接，Q11的基极与Q22的基极连接且与Q11的集电极连接，Q33的集电极与Q33的基极连接，Q22的发射极与R11的一端连接，Q33的发射极与R22的一端连接，Q11的发射极、R11的另一端以及R22的另一端均连接至地线VSS，Q33的集电极输出带隙基准电压VREF。
在图1示出的电路中，VREF＝((VBE(Q11)-VBE(Q22))/R11-Ib22)*R22+VBE(Q33)，其中，VBE(Q11)为Q11的基极-发射极电压，VBE(Q22)为Q22的基极-发射极电压，Ib22为Q22的基极电流，VBE(Q33)为Q33的基极-发射极电压。
(VBE(Q11)-VBE(Q22))*R22/R11具有正温度系数，VBE(Q33)具有负温度系数，因此VREF理想情况下希望输出一个与温度变化无关的量。
然而，由于VREF中存在Ib22项，因此导致较大的温度漂移。
为了解决上述技术问题，本发明提供一种带隙基准电路，包括：负反馈单元，所述负反馈单元适于提供第一电流至第一双极型晶体管的基极和第二双极型晶体管的基极的连接点，所述负反馈单元还适于提供第二电流至第三双极型晶体管的集电极，第一电流等于第二电流的两倍。所述带隙基准电路的性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明一实施例提供一种带隙基准电路，请参考图2，包括：
第一电流镜200；
带隙核心电路300，所述带隙核心电路300包括：第一双极型晶体管Q1、第二双极型晶体管Q2和第三双极型晶体管Q3，第一双极型晶体管Q1和第二双极型晶体Q2用于形成正温度系数电流，第三双极型晶体管Q3用于形成负温度系数电流，第一双极型晶体管Q1的基极和第二双极型晶体管Q2的基极连接，第三双极型晶体管Q3的基极和第三双极型晶体管Q3的集电极连接，第一双极型晶体管Q1的集电极、第二双极型晶体管Q2的集电极、第三双极型晶体管Q3的集电极分别连接第一电流镜200；
负反馈单元400，所述负反馈单元400适于提供第一电流I1至第一双极型晶体管Q1的基极和第二双极型晶体管Q2的基极的连接点，所述负反馈单元400还适于提供第二电流I2至第三双极型晶体管Q3的集电极，第一电流I1等于第二电流I2的两倍。
第一双极型晶体管Q1的类型为PNP型，第二双极型晶体管Q2的类型为PNP型，第三双极型晶体管Q3的类型为PNP型。
所述带隙核心电路300还包括：第一电阻R1和第二电阻R2，第一电阻R1的一端与第二双极型晶体管Q2的发射极连接，第二电阻R2的一端与第三双极型晶体管Q3的发射极连接，第一双极型晶体管Q1的发射极、第一电阻R1的另一端以及第二电阻R2的另一端均连接至地线VSS。
所述负反馈单元400包括：第二电流镜410，第二电流镜410包括第一支路411和第二支路412，第一支路411与第一双极型晶体管Q1的基极和第二双极型晶体管Q2的基极的连接点连接，第二支路412与第三双极型晶体管Q3的集电极连接，第一支路411适于提供第一电流I1至第一双极型晶体管Q1的基极和第二双极型晶体管Q2的基极的连接点，第二支路412适于提供第二电流I2至第三双极型晶体管Q3的集电极。
第一支路411包括第一MOS晶体管M1，第二支路412包括第二MOS晶体管M2，第一MOS晶体管M1和第二MOS晶体管M2的类型为P型，第一MOS晶体管M1的源极和第二MOS晶体管M2的源极连接至电源线VDD，第一MOS晶体管M1的栅极和第二MOS晶体管M2的栅极连接，第一MOS晶体管M1的漏极连接至第一双极型晶体管Q1的基极和第二双极型晶体管Q2的基极的连接点连接，第二MOS晶体管M2的漏极连接至第三双极型晶体管Q3的集电极。
所述负反馈单元400还包括：运算放大器420，所述运算放大器420具有第一输入端和第二输入端，第一输入端与第一双极型晶体管Q1的集电极连接，第二输入端与第二双极型晶体管Q2的集电极连接，所述运算放大器420的输出端与第一MOS晶体管M1的栅极以及第二MOS晶体管M1的栅极连接。
第一MOS晶体管M1的沟道宽长比与第二MOS晶体管M2的沟道宽长之间的比值为2：1，这样设置的作用包括：第一MOS晶体管M1提供的电流和第二MOS晶体管M2提供的电流的比值为2：1。
第一电流镜200包括：第三MOS晶体管M3、第四MOS晶体管M4和第五MOS晶体管M5，第三MOS晶体管M3、第四MOS晶体管M4和第五MOS晶体管M5的类型为P型，第三MOS晶体管M3的栅极、第三MOS晶体管M3的漏极、第四MOS晶体管M4的栅极、第五MOS晶体管M5的栅极和第一双极型晶体管Q1的集电极连接，第三MOS晶体管M3的源极、第四MOS晶体管M4的源极和第五MOS晶体管M5的源极连接至电源线VDD，第四MOS晶体管M4的漏极与第二双极型晶体管Q2的集电极连接，第五MOS晶体管M5的漏极与第三双极型晶体管Q3的集电极连接。
本实施例中，第四MOS晶体管M4漏极输出的电流镜像至第五MOS晶体管M5漏极输出的电流，即第四MOS晶体管M4漏极输出的电流等于第五MOS晶体管M5漏极输出的电流。
第三双极型晶体管Q3的集电极端的电压为带隙基准电路的基准电压VREF输出端。
第二双极型晶体管Q2的发射极的电流等于(VBE(Q1)-VBE(Q2))/R1，VBE(Q1)为第一双极型晶体管Q1的基极-发射极电压，VBE(Q2)为第二双极型晶体管Q2的基极-发射极电压。
(VBE(Q1)-VBE(Q2))/R1-I1/2等于第二双极型晶体管Q2集电极的电流。
由于第四MOS晶体管M4漏极输出的电流镜像至第五MOS晶体管M5漏极输出的电流，因此第五MOS晶体管M5漏极输出的电流等于(VBE(Q1)-VBE(Q2))/R1-I1/2。
第二MOS晶体管M2适于提供第二电流I2至第三双极型晶体管Q3的集电极，第一电流I1等于第二电流I2的两倍，因此，第三双极型晶体管Q3的发射极电流等于(VBE(Q1)-VBE(Q2))/R1-I1/2+I2＝(VBE(Q1)-VBE(Q2))/R1。
因此，VREF＝(VBE(Q1)-VBE(Q2))*R2/R1+VBE(Q3)，VBE(Q3)为第三双极型晶体管Q3的基极-发射极电压。
(VBE(Q1)-VBE(Q2))*R2/R1具有正温度系数，VBE(Q3)具有负温度系数。由于VREF中没有单独的基极电流项，因此降低了VREF中温度漂移。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (7)

1.一种带隙基准电路，其特征在于，包括：
第一电流镜；
带隙核心电路，所述带隙核心电路包括：第一双极型晶体管、第二双极型晶体管和第三双极型晶体管，第一双极型晶体管和第二双极型晶体用于形成正温度系数电流，第三双极型晶体管用于形成负温度系数电流，第一双极型晶体管的基极和第二双极型晶体管的基极连接，第三双极型晶体管的基极和第三双极型晶体管的集电极连接，第一双极型晶体管的集电极、第二双极型晶体管的集电极、第三双极型晶体管的集电极分别连接第一电流镜；
负反馈单元，所述负反馈单元适于提供第一电流至第一双极型晶体管的基极和第二双极型晶体管的基极的连接点，所述负反馈单元还适于提供第二电流至第三双极型晶体管的集电极，第一电流等于第二电流的两倍；
所述负反馈单元包括：第二电流镜，第二电流镜包括第一支路和第二支路，第一支路与第一双极型晶体管的基极和第二双极型晶体管的基极的连接点连接，第二支路与第三双极型晶体管的集电极连接，第一支路适于提供第一电流至第一双极型晶体管的基极和第二双极型晶体管的基极的连接点，第二支路适于提供第二电流至第三双极型晶体管的集电极。
2.根据权利要求1所述的带隙基准电路，其特征在于，所述带隙核心电路还包括：第一电阻和第二电阻，第一电阻的一端与第二双极型晶体管的发射极连接，第二电阻的一端与第三双极型晶体管的发射极连接，第一双极型晶体管的发射极、第一电阻的另一端以及第二电阻的另一端均连接至地线。
3.根据权利要求1所述的带隙基准电路，其特征在于，第一支路包括第一MOS晶体管，第二支路包括第二MOS晶体管，第一MOS晶体管和第二MOS晶体管的类型为P型，第一MOS晶体管的源极和第二MOS晶体管的源极连接至电源线，第一MOS晶体管的栅极和第二MOS晶体管的栅极连接，第一MOS晶体管的漏极连接至第一双极型晶体管的基极和第二双极型晶体管的基极的连接点连接，第二MOS晶体管的漏极连接至第三双极型晶体管的集电极。
4.根据权利要求3所述的带隙基准电路，其特征在于，所述负反馈单元还包括：运算放大器，所述运算放大器具有第一输入端和第二输入端，第一输入端与第一双极型晶体管的集电极连接，第二输入端与第二双极型晶体管的集电极连接，所述运算放大器的输出端与第一MOS晶体管的栅极以及第二MOS晶体管的栅极连接。
5.根据权利要求3所述的带隙基准电路，其特征在于，第一MOS晶体管的沟道宽长比与第二MOS晶体管的沟道宽长之间的比值为2：1。
6.根据权利要求1所述的带隙基准电路，其特征在于，第一电流镜包括：第三MOS晶体管、第四MOS晶体管和第五MOS晶体管，第三MOS晶体管、第四MOS晶体管和第五MOS晶体管的类型为P型，第三MOS晶体管的栅极、第三MOS晶体管的漏极、第四MOS晶体管的栅极、第五MOS晶体管的栅极和第一双极型晶体管的集电极连接，第三MOS晶体管的源极、第四MOS晶体管的源极和第五MOS晶体管的源极连接至电源线，第四MOS晶体管的漏极与第二双极型晶体管的集电极连接，第五MOS晶体管的漏极与第三双极型晶体管的集电极连接。
7.根据权利要求1所述的带隙基准电路，其特征在于，第一双极型晶体管的类型为PNP型，第二双极型晶体管的类型为PNP型，第三双极型晶体管的类型为PNP型。
CN201910023695.8A 2019-01-10 2019-01-10 带隙基准电路 Active CN111427406B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910023695.8A CN111427406B (zh) 2019-01-10 2019-01-10 带隙基准电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910023695.8A CN111427406B (zh) 2019-01-10 2019-01-10 带隙基准电路

Publications (2)

Publication Number Publication Date
CN111427406A CN111427406A (zh) 2020-07-17
CN111427406B true CN111427406B (zh) 2021-09-07

Family

ID=71546075

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910023695.8A Active CN111427406B (zh) 2019-01-10 2019-01-10 带隙基准电路

Country Status (1)

Country Link
CN (1) CN111427406B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113050743B (zh) * 2021-03-25 2022-03-08 电子科技大学 一种输出多种温度系数的电流基准电路
CN114740938B (zh) * 2022-04-18 2023-11-10 西安航天民芯科技有限公司 应用于Sigma-Delta ADC的基准电路及基准电压器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5900772A (en) * 1997-03-18 1999-05-04 Motorola, Inc. Bandgap reference circuit and method
JP3039454B2 (ja) * 1997-06-23 2000-05-08 日本電気株式会社 基準電圧発生回路
JP2008516328A (ja) * 2004-10-08 2008-05-15 フリースケール セミコンダクター インコーポレイテッド 基準回路
US9489004B2 (en) * 2014-05-30 2016-11-08 Globalfoundries Singapore Pte. Ltd. Bandgap reference voltage generator circuits
CN204808100U (zh) * 2015-07-08 2015-11-25 北京兆易创新科技股份有限公司 一种无运放低压低功耗的带隙基准电路
CN105955392B (zh) * 2016-06-06 2017-05-10 电子科技大学 一种具有基极电流补偿特性的带隙基准电压源
CN108376010A (zh) * 2018-01-30 2018-08-07 深圳市明柏集成电路有限公司 一种适于任意电阻类型的低温漂高精度电流源

Also Published As

Publication number Publication date
CN111427406A (zh) 2020-07-17

Similar Documents

Publication Publication Date Title
CN110362144B (zh) 基于指数补偿的低温漂高电源抑制比带隙基准电路
KR101829416B1 (ko) 보상된 밴드갭
CN108351662B (zh) 具有曲率补偿的带隙参考电路
US20110012581A1 (en) Bandgap circuit having a zero temperature coefficient
CN110320954B (zh) 一种基于凹凸曲率补偿的低温漂带隙基准电路
CN113485505B (zh) 高压低功耗带隙基准电压源
CN111427406B (zh) 带隙基准电路
JP2004355612A (ja) 低バンド・ギャップ参照電圧回路
KR20190049551A (ko) 밴드갭 레퍼런스 회로
CN101149628B (zh) 一种基准电压源电路
RU2461048C1 (ru) Источник опорного напряжения
CN111293876B (zh) 一种电荷泵的线性化电路
JP2007172153A (ja) 基準電圧発生回路
CN105630063A (zh) 一种基准电源的产生电路
CN116301159A (zh) 一种低温漂的双极带隙基准电压源
CN112433556A (zh) 一种改进的带隙基准电压电路
TWI688205B (zh) 帶差電壓參考電路
US9563222B2 (en) Differential reference signal distribution method and system
CN101907901B (zh) 带隙电路
CN112181042A (zh) 一种适用于宽电压范围的负电压基准电路
CN112306142A (zh) 一种负电压基准电路
CN113110680B (zh) 一种基准电路的启动电路和基准电路
CN112394766B (zh) 低电压下能降低功耗和提高精度的cmos低压带隙基准电压源
CN108628379A (zh) 偏压电路
US9588538B2 (en) Reference voltage generation circuit

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant