CN112394766B - 低电压下能降低功耗和提高精度的cmos低压带隙基准电压源 - Google Patents

低电压下能降低功耗和提高精度的cmos低压带隙基准电压源 Download PDF

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Abstract

低电压下能降低功耗和提高精度的CMOS低压带隙基准电压源，通过给出PTAT电流产生的新方式，能够精简掉原有结构中的运放及电流镜，并采用电阻在带隙基准源的输出端对PTAT电流进行分流，从而有利于实现低成本、低功耗、高精度的CMOS低压带隙基准电压源，其特征在于，包括带隙基准电压输出端，所述带隙基准电压输出端分别连接第一电阻的一端，第二电阻的一端，第三电阻的一端，和第二三极管的基极，所述第一电阻的另一端分别连接第六PMOS管的漏极和第一三极管的基极，所述第六PMOS管的源极连接电源电压端，所述第二电阻的另一端连接第三三极管的集电极，所述第三三极管的集电极与基极互连，所述第三三极管的发射极连接接地端，所述第三电阻的另一端连接接地端。

Description

低电压下能降低功耗和提高精度的CMOS低压带隙基准电压源
技术领域
本发明涉及带隙基准电压源技术，特别是一种能低电压下降低功耗和提高精度的CMOS低压带隙基准电压源，通过多个MOS管与多个三极管的新组合给出了PTAT电流产生的新方式，能够精简掉原有结构中的运放及电流镜，并采用电阻在带隙基准源的输出端对PTAT电流进行分流，从而有利于实现低成本、低功耗、高精度的CMOS低压带隙基准电压源。
背景技术
带隙基准电压源因不受电源、温度和工艺参数影响等优点被广泛使用，然而在低电源电压应用中，传统的带隙基准源(一般为1.2V)将会受到限制，因此需要应用低压带隙基准源(低压带隙基准源，所述低压是指低于传统带隙基准源1.2V)。但目前普遍使用的低压带隙基准电压源结构大多功耗较大，电路结构复杂。一般低压带隙基准电压源通过组合正/负温度系数的电压或正/负温度系数的电流来产生带隙基准电压，其均需要额外的运放来产生正温度系数电压(即具有正温度系数的ΔVBE)。运放通过强制两个PNP晶体管的发射极电位相同，从而产生正温度系数的ΔVBE。这样的运放会增加系统功耗和电路面积，并且运放自身的失调会影响输出带隙基准电压的精度。例如，运算放大器的等效输入失调电压(Vos)会被数倍放大后体现在输出端(VBG，带隙基准电压)，影响电路性能。本发明人认为，如果通过多个MOS管与多个三极管的新组合实现PTAT(proportional to absolutetemperature，与绝对温度成正比)电流产生的新方式以精简掉原有结构中的运放及电流镜，则有利于实现低成本、低功耗、高精度的CMOS低压带隙基准电压源。有鉴于此，本发明人完成了本发明。
发明内容
本发明针对现有技术中存在的缺陷或不足，提供一种低电压下能降低功耗和提高精度的CMOS低压带隙基准电压源，通过多个MOS管与多个三极管的新组合给出了PTAT电流产生的新方式，能够精简掉原有结构中的运放及电流镜，并采用电阻在带隙基准源的输出端对PTAT电流进行分流，从而有利于实现低成本、低功耗、高精度的CMOS低压带隙基准电压源。所述低压带隙基准电压源中的低压是指低于传统带隙基准源1.2V。
本发明技术方案如下：
一种低电压下能降低功耗和提高精度的CMOS低压带隙基准电压源，其特征在于，包括带隙基准电压输出端，所述带隙基准电压输出端分别连接第一电阻的一端，第二电阻的一端，第三电阻的一端，和第二三极管的基极，所述第一电阻的另一端分别连接第六PMOS管的漏极和第一三极管的基极，所述第六PMOS管的源极连接电源电压端，所述第二电阻的另一端连接第三三极管的集电极，所述第三三极管的集电极与基极互连，所述第三三极管的发射极连接接地端，所述第三电阻的另一端连接接地端。
所述第六PMOS管的栅极分别连接第五NMOS管的漏极，第三PMOS管的漏极，和第二三极管的集电极，所述第五NMOS管的源极连接接地端，所述第三PMOS管的源极连接所述电源电压端。
所述第三PMOS管的栅极与第二PMOS管的栅极互连后分别连接第四NMOS管的漏极，所述第二PMOS管的漏极，和所述第一三极管的集电极，所述第二PMOS管的源极连接所述电源电压端，所述第四NMOS管的源极连接接地端。
所述第四NMOS管的栅极与所述第五NMOS管的栅极互连后连接偏置电压输入端，所述偏置电压输入端连接第一NMOS管的栅极，所述第一NMOS管的源极连接接地端，所述第一NMOS管的漏极分别连接所述第一三极管的发射极和所述第二三极管的发射极。
所述第一三极管的面积比所述第二三极管的面积为1：n，n为大于1的整数。
所述第一电阻的另一端通过第四电阻连接所述第一三极管的基极。
本发明技术效果如下：本发明一种低电压下能降低功耗和提高精度的CMOS低压带隙基准电压源，第一三极管和第二三极管均由现有技术中的PNP三极管改变为NPN三极管，能够使得第一三极管的第一集电极电流Ic1等于第二三极管的第二集电极电流Ic2，在第一电阻R1两端形成电压差ΔVBE，从而产生PTAT电流I1。PTAT电流直接作用在输出端(带隙基准电压输出端VBG)，不需要通过电流镜传输，精度更高。本发明通过节省额外运放而能够降低电路功耗和减小电路面积。虽然基极电流会在输出电压中造成失调，影响输出电压精度，但是在第一三极管Q1的基极加入补偿电阻R4，可以抵消基极电流产生的影响，例如，调整R4的阻值，基极电流对输出电压的影响能够被很好的抵消掉。
附图说明
图1是实施本发明一种低电压下能降低功耗和提高精度的CMOS低压带隙基准电压源电路结构示意图。
图2是在图1中加入基极电流补偿电阻R4后的低压带隙基准电压源电路结构示意图。
附图标记列示如下：Vcc-电源电压或电源电压端；GND-接地端；Vbn-偏置电压输入端；VBG-带隙基准电压输出端或带隙基准电压；Q1-第一三极管；Q2-第二三极管；Q3-第三三极管；M1-第一NMOS管；M2-第二PMOS管；M3-第三PMOS管；M4-第四NMOS管；M5-第五NMOS管；M6-第六PMOS管；R1-第一电阻；R2-第二电阻；R3-第三电阻；R4-第四电阻(或称为平衡电阻或基极电流补偿电阻)；Ic1-第一集电极电流；Ic2-第二集电极电流；Ib1-第一基极电流；Ib2-第二基极电流；I1-第一电流或PTAT电流(PTAT，proportional to absolutetemperature，与绝对温度成正比)；I2-第二电流；I3-第三电流；1：n-表示Q1比Q2的面积比(或两者三极管的个数比)。
具体实施方式
下面结合附图(图1-图2)对本发明进行说明。
图1是实施本发明一种低电压下能降低功耗和提高精度的CMOS低压带隙基准电压源电路结构示意图。图2是在图1中加入基极电流补偿电阻R4后的低压带隙基准电压源电路结构示意图。如图1至图2所示，一种低电压下能降低功耗和提高精度的CMOS低压带隙基准电压源，包括带隙基准电压输出端VBG，所述带隙基准电压输出端VBG分别连接第一电阻R1的一端，第二电阻R2的一端，第三电阻R3的一端，和第二三极管Q2的基极，所述第一电阻R1的另一端分别连接第六PMOS管M6的漏极和第一三极管Q1的基极，所述第六PMOS管M6的源极连接电源电压端Vcc，所述第二电阻R2的另一端连接第三三极管Q3的集电极，所述第三三极管Q3的集电极与基极互连，所述第三三极管Q3的发射极连接接地端GND，所述第三电阻R3的另一端连接接地端GND。所述第六PMOS管M6的栅极分别连接第五NMOS管M5的漏极，第三PMOS管M5的漏极，和第二三极管Q2的集电极，所述第五NMOS管M5的源极连接接地端GND，所述第三PMOS管M3的源极连接所述电源电压端Vcc。所述第三PMOS管M3的栅极与第二PMOS管M2的栅极互连后分别连接第四NMOS管M4的漏极，所述第二PMOS管M2的漏极，和所述第一三极管Q1的集电极，所述第二PMOS管M2的源极连接所述电源电压端Vcc，所述第四NMOS管M4的源极连接接地端GND。所述第四NMOS管M4的栅极与所述第五NMOS管M5的栅极互连后连接偏置电压输入端Vbn，所述偏置电压输入端Vbn连接第一NMOS管M1的栅极，所述第一NMOS管M1的源极连接接地端GND，所述第一NMOS管M1的漏极分别连接所述第一三极管Q1的发射极和所述第二三极管Q2的发射极。所述第一三极管Q1的面积比所述第二三极管Q2的面积为1：n，n为大于1的整数。所述第一电阻R1的另一端通过第四电阻R4连接所述第一三极管Q1的基极。
本发明不需使用额外运放钳位就能产生正温度系数电压，改进后的电路结构失调特性更好，电路结构更简单可靠，具有低功耗、低成本、高精度等特点。
参考图1，NPN晶体管Q1和Q2具有不同的发射区-基区面积，运放工作在闭环状态，使得Ic1＝Ic2，则电阻R1两端的电压差为ΔVBE＝VTlnn，I1＝(VTlnn)/R1，I1为PTAT电流，R3对输出电流分流，降低输出的基准电压值。
I1＝I2+I3 (10)
(VTlnn)/R1＝VBG/R3+(VBG-VBE)/R2 (11)
VBG＝R3/[R1(R2+R3)]*[R2(VTlnn)+R1VBE]
VBG＝R3/(R2+R3)*(R2/R1*VTlnn+VBE) (12)
对于公式(12)，电阻R1提到括号外，括号内部便是传统bandgap的表达方式，外面是电阻对其进行分压，实现低压bandgap。
晶体管的基极电流会引入失调，考虑晶体管基极电流后，带隙基准电压为：
(VTlnn)/R1-Ib2＝VBG/R3+(VBG-VBE)/R2 (13)
VBG＝R3/[R1(R2+R3)]*[R2(VTlnn)+R1VBE+R1R2Ib2]
VBG＝R3/(R2+R3)*(R2/R1*VTlnn+VBE+R2*Ib2) (14)
从公式(14)可以看出，基极电流会在输出电压中造成失调，影响输出电压精度。作为更进一步的改进，提出在Q1基极加入补偿电阻R4的方法来抵消基极电流产生的影响。
参考图2，加入补偿电阻后，带隙基准电压为：
I1＝[(VTlnn)+(Ib1*R4)]/R1 (15)
[(VTlnn)+(Ib1*R4)]/R1-Ib2＝VBG/R3+(VBG-VBE)/R2 (16)
VBG＝R3/[R1(R2+R3)]*[R2(VTlnn)+R1VBE+(R1R2Ib2-R2R4Ib1)]
VBG＝R3/(R2+R3)*(R2/R1*VTlnn+VBE+R2*Ib2-R2*R4/R1*Ib1) (17)
从公式(17)看出，调整R4的阻值，基极电流对输出电压的影响能够被很好的抵消掉。在改进方案中，主运放的第一级输入管为NPN晶体管，相比于MOS管的失调电压更低，所以运放的失调电压更低，输出的失调特性更好；PTAT电流直接作用在输出端，不需要通过电流镜传输，精度更高；节省了额外运放，降低了电路功耗，减小了电路面积。
在此指明，以上叙述有助于本领域技术人员理解本发明创造，但并非限制本发明创造的保护范围。任何没有脱离本发明创造实质内容的对以上叙述的等同替换、修饰改进和/或删繁从简而进行的实施，例如，采用其他振荡器调节电路实现方式等，均落入本发明创造的保护范围。

Claims (2)

1.一种低电压下能降低功耗和提高精度的CMOS低压带隙基准电压源，其特征在于，包括带隙基准电压输出端，所述带隙基准电压输出端分别连接第一电阻的一端，第二电阻的一端，第三电阻的一端，和第二三极管的基极，所述第一电阻的另一端分别连接第六PMOS管的漏极和第一三极管的基极，所述第六PMOS管的源极连接电源电压端，所述第二电阻的另一端连接第三三极管的集电极，所述第三三极管的集电极与基极互连，所述第三三极管的发射极连接接地端，所述第三电阻的另一端连接接地端；
所述第六PMOS管的栅极分别连接第五NMOS管的漏极，第三PMOS管的漏极，和第二三极管的集电极，所述第五NMOS管的源极连接接地端，所述第三PMOS管的源极连接所述电源电压端；
所述第三PMOS管的栅极与第二PMOS管的栅极互连后分别连接第四NMOS管的漏极，所述第二PMOS管的漏极，和所述第一三极管的集电极，所述第二PMOS管的源极连接所述电源电压端，所述第四NMOS管的源极连接接地端；
所述第四NMOS管的栅极与所述第五NMOS管的栅极互连后连接偏置电压输入端，所述偏置电压输入端连接第一NMOS管的栅极，所述第一NMOS管的源极连接接地端，所述第一NMOS管的漏极分别连接所述第一三极管的发射极和所述第二三极管的发射极；
所述第一电阻的另一端通过第四电阻连接所述第一三极管的基极。
2.根据权利要求1所述的低电压下能降低功耗和提高精度的CMOS低压带隙基准电压源，其特征在于，所述第一三极管的面积比所述第二三极管的面积为1：n，n为大于1的整数。
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