CN102541146B - 抗高压mos管漏电流增大的带隙基准源的电路 - Google Patents

抗高压mos管漏电流增大的带隙基准源的电路 Download PDF

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Abstract

本发明公开了一种抗高压MOS管漏电流增大的带隙基准源的电路，包括：三个PNP三极管Q0、Q1、Q2，六个PMOS晶体管；PMOS晶体管MP0和MP3、MP1和MP4、MP2和MP5构成电流镜。其中分别把PMOS晶体管MP3、MP4和MP5的源极和衬底连接在一起，并做在独立的N阱中。运算放大器是折叠式的共源共栅运放。本发明能够在较高电压时，避免衬底漏电流，使带隙基准源依然保持高精度。

Description

抗高压MOS管漏电流增大的带隙基准源的电路
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种抗高压MOS管漏电流增大的高精度带隙基准源的电路。
背景技术
模拟电路广泛的使用带隙基准，产生一个与电源、温度和工艺参数无关的电压，由此电压来设计电压调整电路、低压或高压检测电路等。在高压检测电路中，针对5V电源的芯片系统中，一般会把高压检测电路设置在6V报警。而5V MOS器件在6V电压下会有较大漏电，在现有设计中由于MOS管漏电会导致整个环路增益变低，使基准源输出产生较大偏差，影响产品的良率。
发明内容
本发明要解决的技术问题是提供一种抗高压MOS管漏电流增大的带隙基准源的电路，能够在较高电压时，避免衬底漏电流，使带隙基准源依然保持高精度。
为解决上述技术问题，本发明的抗高压MOS管漏电流增大的带隙基准源的电路包括：三个PNP三极管Q0、Q1、Q2的集电极和基极接地；
第一PNP三极管Q0的发射极与运算放大器A2的反向输入端和第四PMOS晶体管MP3的漏极相连接；
第二PNP三极管Q1的发射极与第一电阻R0的一端相连接，第一电阻R0的另一端与运算放大器A2的正向输入端和第五PMOS晶体管MP4的漏极相连接；
第三PNP三极管Q2的发射极与第二电阻R1的一端相连接；第二电阻R1的另一端与第六PMOS晶体管MP5的漏极相连接，并作为电路的输出端；
第四PMOS晶体管MP3的源极与第一PMOS晶体管MP0的漏极相连接，第五PMOS晶体管MP4的源极与第二PMOS晶体管MP1的漏极相连接，第六PMOS晶体管MP5的源极与第三PMOS晶体管MP2的漏极相连接；
第四PMOS晶体管MP3、第五PMOS晶体管MP4和第六PMOS晶体管MP5的栅极接偏置电压pbias0，衬底分别接各自的源极；
第一PMOS晶体管MP0、第二PMOS晶体管MP1和第三PMOS晶体管MP2的栅极与运算放大器A2的输出端相连接，其衬底与源极均接电源电压。
采用本发明的带隙基准源的电路，即使较高电压、MOS管衬底漏电流增大的情况下仍能保持高精度的带隙基准源。它采用常规CMOS工艺，使用做在DNW(深井)中的低阈值的Nhvnative(自然管，其阈值电压为0)，并把一些关键PMOS管的衬底和源端连接，做在独立的N阱(Nwell)中，从而在较高电压时，避免了衬底漏电流，使带隙基准源依然保持高精度，能提高大规模生产的良率。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有的带隙基准源的电路的结构图；
图2是图1中的运算放大器结构图；
图3是本发明的带隙基准源的电路一实施例结构图；
图4是图3中的运算放大器结构图。
具体实施方式
如图1所示，这是常见的带运放结构的带隙基准源(BGR)。其中Q0、Q1、Q2为PNP三级管，PMOS晶体管MP0和MP3、MP1和MP4、MP2和MP5构成电流镜。利用三极管的ΔVbe的正温度系数和Vbe的负温度系数构成不随温度变化的恒定电压vref。
结合图2所示，图1中采用的运算放大器A1是常见的折叠式的共源共栅运算放大器。NMOS晶体管MN0构成输入差分管的尾电流，NMOS晶体管MN1和MN2构成输入差分管，NMOS晶体管MN3～MN6和MP6～MP9构成了双端转单端的共栅输出。一般5V系统中最高电源电压会达到6.5V，在较高电源电压下，运算放大器输出比电源电压低一个VGS(栅极与源极之间的电压)，大约为5.5V，即NMOS晶体管MN4的Vdb[运算放大器输出到地的电压即为NMOS晶体管MN4的Vdb，其中运算放大器的输出节点为MN4的漏端(Vd)，MN4的衬底接地(Vb)]为5.5V，从而导致NMOS晶体管MN4的衬底电流大大增加，减小了NMOS晶体管MN4的输出阻抗。同理，由于节点nbias2电压也等于一个VGS，即PMOS晶体管MP8的Vbd也为电源电压减去一个VGS，PMOS晶体管MP8的衬底电流增加，减小了PMOS晶体管MP8输出阻抗，从而导致运算放大器A1的增益极大的下降。运算放大器A1增益下降直接影响BGR的精度。在图1所示的带隙基准源的电路中，PMOS晶体管MP3、MP4和MP5也存在同样问题，Vdb电压过高导致衬底漏电流增加，使电流不能很好的镜像，影响了BGR的精度。
结合图3所示，针对图1所示带隙基准源的电路存在的问题，在一实施例中本发明的带隙基准源的电路，把Vdb电压超过5V的PMOS晶体管一律改为衬底与源极相连接，并做在独立的N阱(Nwell)中；运算放大器A2中，Vdb电压超过5V的NMOS晶体管改为在NMOS晶体管的漏极串联一个做在深阱中的Nhvnative管，并把其栅端和NMOS晶体管的栅连接在一起，以限制NMOS晶体管的漏极产生过高电压，而串联的Nhvnative管由于衬底和源极短接，因此不会影响输出端的增益。
图3中，Q0、Q1、Q2为PNP三级管，PMOS晶体管MP0和MP3、MP1和MP4、MP2和MP5构成电流镜。PMOS晶体管MP3、MP4和MP5的源端和衬底连接在一起，并分别做在独立的Nwell(N阱)中，提高了电流镜的输出阻抗和精度。
结合图4所示，运算放大器A2是折叠式的共源共栅运放。
第一NMOS晶体管MN0的源极接地，栅极接第三偏置电压nbias1，漏端接第二NMOS晶体管MN1和第三NMOS晶体管MN2的源极。
第二NMOS晶体管MN1的漏极接第七PMOS晶体管MP6的漏极和第九PMOS晶体管MP8的源极。
第三NMOS晶体管MN2的漏端接第八PMOS晶体管MP7的漏极和第十PMOS晶体管MP9的源极。
第一NMOS晶体管MN0、第二NMOS晶体管MN1和第三NMOS晶体管MN2的衬底接地。
第二NMOS晶体管MN1和第三NMOS晶体管MN2的栅极作为运算放大器A2的差分输入端。
第七PMOS晶体管MP6和第八PMOS晶体管MP7的栅极接第一偏置电压pbias1，其源极和衬底均接电源电压。
第九PMOS晶体管MP8和第十PMOS晶体管MP9的栅极接第二偏置电压pbias2，衬底均接各自的源极，并且做在独立的N阱中；第九PMOS晶体管MP8的漏极接第四NMOS晶体管MN3的漏极及第六NMOS晶体管MN5和第七NMOS晶体管MN6的栅极。
第四NMOS晶体管MN3的源极和第六NMOS晶体管MN5的漏极连接。
第十PMOS晶体管MP9的漏极和第八NMOS晶体管MN7的漏极相连接，并作为运算放大器的输出端。
第八NMOS晶体管MN7为自然管，做在独立的深阱中，并且其衬底和源极短接，第八NMOS晶体管MN7的源极和第五NMOS晶体管MN4的漏极连接。
第五NMOS晶体管MN4的源极和第七NMOS晶体管MN6的漏极连接。
第四NMOS晶体管MN3、第五NMOS晶体管MN4和第八NMOS晶体管MN7的栅极接第四偏置电压nbias2。
第六NMOS晶体管MN5的源极和衬底、第七NMOS晶体管MN6的的源极和衬底、第四NMOS晶体管MN3的衬底和第五NMOS晶体管MN4的衬底均接地。
NMOS晶体管MNO构成输入差分管的尾电流，NMOS晶体管MN1和MN2构成输入差分管，NMOS晶体管MN3～MN6和MP6～MP9构成了双端转单端的共栅输出，NMOS晶体管MN7为做在深阱中的Nhvnative管并串联在PMOS晶体管MP9的漏极和NMOS晶体管MN4的源极之间，并使其栅端连接在NMOS晶体管MN4的栅极，NMOS晶体管MN7的衬底连接在源端。由于偏置电压nbias1为一个VGS的电压，有效地限制了NMOS晶体管MN4的漏端电压大小，使NMOS晶体管MN4和MN6在较高电压下仍能保持很高的输出阻抗；同样把NMOS晶体管MP8的衬底和源端连接在一起并做在独立的Nwell中，有效地提高了NMOS晶体管MP6和MP8所构成的电流镜的输出阻抗。因此在较高电压下，运算放大器A2仍然能保持很高增益，从而保证了带隙基准源的精度。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (4)

1.一种抗高压MOS管漏电流增大的带隙基准源电路，其特征在于，
三个PNP三极管(Q0、Q1、Q2)的集电极和基极接地；
第一PNP三极管(Q0)的发射极与运算放大器(A2)的反向输入端和第四PMOS晶体管(MP3)的漏极相连接；
第PNP三极管(Q1)的发射极与第一电阻(R0)的一端相连接，第一电阻(R0)的另一端与运算放大器(A2)的正向输入端和第五PMOS晶体管(MP4)的漏极相连接；
第三PNP三极管(Q2)的发射极与第二电阻(R1)的一端相连接；第二电阻(R1)的另一端与第六PMOS晶体管(MP5)的漏极相连接，并作为电路的输出端；
第四PMOS晶体管(MP3)的源极与第一PMOS晶体管(MP0)的漏极相连接，第五PMOS晶体管(MP4)的源极与第二PMOS晶体管(MP1)的漏极相连接，第六PMOS晶体管(MP5)的源极与第三PMOS晶体管(MP2)的漏极相连接；
第四PMOS晶体管(MP3)、第五PMOS晶体管(MP4)和第六PMOS晶体管(MP5)的栅极接偏置电压，衬底分别接各自的源极；
第一PMOS晶体管(MP0)、第二PMOS晶体管(MP1)和第三PMOS晶体管(MP2)的栅极与运算放大器(A2)的输出端相连接，其衬底与源极均接电源电压。
2.如权利要求1所述的电路，其特征在于：所述运算放大器(A2)中，
第一NMOS晶体管(MN0)的源极接地，栅极接第三偏置电压，漏端接第二NMOS晶体管(MN1)和第三NMOS晶体管(MN2)的源极；
第二NMOS晶体管(MN1)的漏极接第七PMOS晶体管(MP6)的漏极和第九PMOS晶体管(MP8)的源极；
第三NMOS晶体管(MN2)的漏端接第八PMOS晶体管(MP7)的漏极和第十PMOS晶体管(MP9)的源极；
第一NMOS晶体管(MN0)、第二NMOS晶体管(MN1)和第三NMOS晶体管(MN2)的衬底接地；
第二NMOS晶体管(MN1)和第三NMOS晶体管(MN2)的栅极作为运算放大器(A2)的差分输入端；
第七PMOS晶体管(MP6)和第八PMOS晶体管(MP7)的栅极接第一偏置电压，其源极和衬底均接电源电压；
第九PMOS晶体管(MP8)和第十PMOS晶体管(MP9)的栅极接第二偏置电压，衬底均接各自的源极，并且做在独立的N阱中；第九PMOS晶体管(MP8)的漏极接第四NMOS晶体管(MN3)的漏极及第六NMOS晶体管(MN5)和第七NMOS晶体管(MN6)的栅极；
第四NMOS晶体管(MN3)的源极和第六NMOS晶体管(MN5)的漏极连接；
第十PMOS晶体管(MP9)的漏极和第八NMOS晶体管(MN7)的漏极相连接，并作为运算放大器的输出端；
第八NMOS晶体管(MN7)为自然管，做在独立的深阱中，并且其衬底和源极短接，第八NMOS晶体管(MN7)的源极和第五NMOS晶体管(MN4)的漏极连接；
第五NMOS晶体管(MN4)的源极和第七NMOS晶体管(MN6)的漏极连接；
第四NMOS晶体管(MN3)、第五NMOS晶体管(MN4)和第八NMOS晶体管(MN7)的栅极接第四偏置电压；
第六NMOS晶体管(MN5)的源极和衬底、第七NMOS晶体管(MN6)的的源极和衬底、第四NMOS晶体管(MN3)的衬底和第五NMOS晶体管(MN4)的衬底均接地。
3.如权利要求1所述的电路，其特征在于：所述第四PMOS晶体管(MP3)、第五PMOS晶体管(MP4)和第六PMOS晶体管(MP5)均分别做在独立的N阱中。
4.如权利要求1所述的电路，其特征在于：所述第一PMOS晶体管(MP0)和第四PMOS晶体管(MP3)，第PMOS晶体管(MP1)和第五PMOS晶体管(MP4)，以及第三PMOS晶体管(MP2)和第六PMOS晶体管(MP5)分别构成电流镜。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104601127A (zh) * 2013-10-31 2015-05-06 上海华虹集成电路有限责任公司 运算放大器电路及基准电压产生电路模块
CN105320207B (zh) * 2014-11-11 2017-12-05 上海华虹宏力半导体制造有限公司 带隙基准源电路
CN105490646B (zh) * 2015-11-24 2018-04-06 广州一芯信息科技有限公司 共源共栅放大器及共射共栅放大器
CN105867500B (zh) * 2016-04-27 2017-10-24 上海华虹宏力半导体制造有限公司 带隙基准源电路
CN106774593A (zh) * 2016-12-29 2017-05-31 北京兆易创新科技股份有限公司 一种电流源
CN109167583A (zh) * 2018-10-31 2019-01-08 上海海栎创微电子有限公司 跨导放大器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020072041A (ko) * 2001-03-08 2002-09-14 삼성전자 주식회사 기준전압 발생회로
CN1581008A (zh) * 2003-08-15 2005-02-16 Idt-紐威技术有限公司 采用cmos技术中电流模式技术的精确电压/电流参考电路
CN101241378A (zh) * 2007-02-07 2008-08-13 中国科学院半导体研究所 输出可调节带隙基准源电路
CN101763136A (zh) * 2009-11-09 2010-06-30 天津南大强芯半导体芯片设计有限公司 一种非对称带隙基准电路
CN101840243A (zh) * 2010-05-28 2010-09-22 上海宏力半导体制造有限公司 Cmos带隙基准电压产生电路
CN101853042A (zh) * 2010-05-28 2010-10-06 上海宏力半导体制造有限公司 带隙基准电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020072041A (ko) * 2001-03-08 2002-09-14 삼성전자 주식회사 기준전압 발생회로
CN1581008A (zh) * 2003-08-15 2005-02-16 Idt-紐威技术有限公司 采用cmos技术中电流模式技术的精确电压/电流参考电路
CN101241378A (zh) * 2007-02-07 2008-08-13 中国科学院半导体研究所 输出可调节带隙基准源电路
CN101763136A (zh) * 2009-11-09 2010-06-30 天津南大强芯半导体芯片设计有限公司 一种非对称带隙基准电路
CN101840243A (zh) * 2010-05-28 2010-09-22 上海宏力半导体制造有限公司 Cmos带隙基准电压产生电路
CN101853042A (zh) * 2010-05-28 2010-10-06 上海宏力半导体制造有限公司 带隙基准电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
折叠式共源共栅运算放大器的0.6μmCMOS设计;王志亮;《信息技术》;20090331(第3期);7-10,15 *
王志亮.折叠式共源共栅运算放大器的0.6μmCMOS设计.《信息技术》.2009,(第3期),7-10,15.

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