CN103558890A - 一种具有高增益高抑制比的带隙基准电压源设计 - Google Patents

Abstract

本发明提供了一种具有高增益高抑制比的带隙基准电压源设计；该带隙基准电压源电路由四个部分组成：运算放大器电路、启动和偏置电路、提高抑制比电路、带隙基准电压源电路；采用高增益运算放大器有效保证△VBE的精度和稳定性，通过多级放大减小失调；启动和偏置电路向其它电路提供启动电压和偏置，并在其它电路启动后关闭；提高抑制比电路采用电流回馈模式提高整个电路对电源变化的抑制，产生局部电源VDDL，增强电路抗干扰性能；带隙基准电压源电路采用自偏压cascade结构的电流镜，提高了输出电压的电源抑制比，与外部电路协调产生性能稳定的零温度系数的基准电压；本发明由于采用了高增益的两级运放，电压源隔离技术，RC补偿网络及自偏压cascode结构电流镜结构，使得电路具有低失调电压、高相位裕度、高增益、高抑制比，并降低了由MOS器件沟道调制效应引起的影响。

Description

一种具有高增益高抑制比的带隙基准电压源设计

技术领域

本发明涉及集成电路技术领域，具体涉及一种具有高增益高抑制比的带隙基准电压源设计。

背景技术

在模拟集成电路或混合信号设计领域，基准电压源是一个很重要的模块，而基准电压源在DAC电路中占有举足轻重的地位，其设计的好坏直接影响着DAC输出的精度和稳定性。而在带隙基准电压源设计中，运算放大器电路的选择很重要，其开环增益和输入失调直接决定了带隙基准电压源输出精度和稳定性，为了减小失调对基准电压的影响，运放的失调要尽可能小。而温度的变化、电流电压的波动和制造工艺的偏差都会影响基准电压的特性。为了更好地适应数模混合集成电路的发展，要求进一步提高基准电压源的设计性能，要求基准电压源具有高增益的运放电路、低噪声、低失调、高电源抑制比、高相位裕度等优点。

而现有的带隙基准电压源如图1所述，参考图1，所述带隙基准电压源包括：误差放大器EA,PMOS管和M1和M2，第一三极管q1,第二三极管q2,电阻R11和R12,通过合理地调节R11/R12的大小，可以使其在一定温度下实现基准随温度的变化为零，从而产生一个随温度变化很小的基准电压。

但是现有的带隙基准源具有很大的噪声、低电源抑制比、并不能很好地抑制基准源电路本身所具有的噪声，特别是器件低频时产生的闪烁噪声，以及运放失调、输入管子阀值电压不匹配、低相位裕度等缺点，因此不能满足现代集成电路设计中对基准电压的苛刻要求。

发明内容

因此本发明要解决的技术问题是提供一种具有高增益高抑制比的带隙基准电压源设计。

本发明可以解决现有基准电路低电源抑制比、易受自身和外部噪声和失调影响、驱动能力低、频带较窄、低相位裕度等方面的问题。满足现代集成电路设计中对基准电压的苛刻要求。

为解决上述问题，本发明采用如下技术方案：

本发明提供了一种具有高增益高抑制比的带隙基准电压源设计，该带隙基准电压源电路由四个部分组成：运算放大器电路、启动和偏置电路、提高抑制比电路、带隙基准电压源电路。

所述运算放大器电路有效保证△VBE的精度和稳定性，通过多级放大减小失调；启动和偏置电路向其它电路提供启动电压和偏置，并在其它电路启动后关闭；提高抑制比电路采用电流回馈模式提高整个电路对电源变化的抑制，产生局部电源VDDL，增强电路抗干扰性能；带隙基准电压源电路采用自偏压cascade结构的电流镜，提高了输出电压的电源抑制比，与外部电路协调产生性能稳定的零温度系数的基准电压；本发明由于采用了高增益的两级运放，电压源隔离技术，RC补偿网络及自偏压cascode结构电流镜结构，使得电路具有低失调电压、高相位裕度、高增益、高抑制比，并降低了由MOS器件沟道调制效应引起的影响。

所述运算放大器电路采用高增益的两级运算放大器，为使运算放大器满足不同技术要求，本发明对运算放大器电路选用两种方案：方案一中采用双端输入单端输出的差分放大器结构；方案二中采用带有增益提高技术的折叠式差分放大器结构。

两种运算放大器选用方案中，为使放大器工作在低压条件下，都采用PMOS管作为输入差分对，这样可以降低输入共模电平。且输出端采用米勒补偿，为放大电路提供大的带宽和高的相位裕度。同时在输入端引入电容，可以降低电源抖动对电路的影响。特别在运算放大器电路的第二种实施方案中采用带有增益提高技术的折叠式差分放大器，具有很多的增益，因此高的增益有效保证了△VBE的精度，和较高的电源抑制比。

本发明的优点在于：

本发明除具有现有基准电压电路所具有零温度系数的特点外，还采用了高增益的两级运放，特别是运算放大器电路的第二种实施方案中采用带有增益提高技术的折叠式差分放大器，实现了较高的增益，有效保证△VBE的精度。运放输入采用PMOS管作为输入差分对，有效降低输入共模电平。并在运放输入端引入电容防止电源抖动带给电路影响。在运放输出采用米勒补偿，为放大电路提供大的带宽和高的相位裕度。特别地采用电压源隔离技术，将外部电源和电路工作电源隔离，为电路提供高的电源抑制比。带隙基准电压源电路采用自偏压cascode结构电流镜结构，有效降低电路由MOS器件沟道调制效应引起的影响，并具有较强的驱动能力。因此本设计具有驱动能力强、高电源抑制比、高增益、输入共模电平低，以及抗外部干扰特性，能够满足现代集成电路设计中对基准电压的苛刻要求。

附图说明

图1为现有技术提供的带隙基准电压源电路。

图2为本发明提供的运算放大器的电路。

图3为本发明提供的启动和偏置电路的电路。

图4为本发明提供的带隙基准电压源电路。

图5为本发明提供的提高抑制比电路。

图6为本发明提供的一种具有高增益高抑制比的带隙基准电压源设计。

图7为本发明运放第二种实施方案所选增益提高技术原理图电路。

图8为本发明提供的带有增益提高技术的折叠式差分放大器电路。

图9为本发明提供的基于增益提高技术的一种具有高增益高抑制比的带隙基准电压源设计。

具体实施方式

为了使本发明所解决的技术问题，技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

本发明设计一种具有高增益高抑制比的带隙基准电压源。

 参考图2，为本设计所采用的运算放大器的电路，如图2，所述运算放大器电路采用双端输入单端输出的形式，由PMOS管M20~M24、NMOS管M25-M28、第五电阻R5、第二电容C2、第三电容C3组成；所述PMOS管M20~M22的源极接于参加电压源VDDL，栅极接偏置电压Vb1，且M20的栅极与漏极连接，并连接于NMOS管M27的漏极，M21的漏极与PMOS管M23、M24的源极相连接，M22的漏极与NMOS管M28的漏极相连接；所述M23、M24的源极相连接，并与PMOS管M21的漏极连接，M23的栅极接输入Vin1，并接于第二电容C2的一端，M23的漏极与NMOS管25的漏极相连接，M24的栅极接输入Vin2，M24的漏极与NMOS管M26的漏极连接；所述NMOS管M25、M26的栅极相连接，M25的漏极与栅极相连接，并接于M23的漏极连接，M25的源极接地，M26漏极与M24的漏极连接，M26的源极接地；所述NMOS管M27的漏极与M20的漏极相连接，栅极接偏置电压Vb2，源极接地；所述NMOS管M28的栅极与M24、M26的漏极相连接，漏极与M22的漏极连接，源极接地；所述第二电容一端与M23的栅极连接，另一端接地；所述第三电容一端与第五电阻一端连接，另一端与带隙基准电压源电路PMOS管M1~M4的栅极连接；所述第五电阻R5一端与第三电容C3连接，另一端与M24、M26的漏极相连接。

在运算放大器电路中，由于考虑到地静态功耗，对放大电路进行了简单设计，采用了无缓冲级的差分输入二级放大结构（参见图2）。在运算放大器中采用PMOS管作为差分输入对管，可以有效提高放大器的摆率，改善响应速度。其中M22、M28构成共源放大器，作为运放的输出极，C3作为米勒补偿电容，R5消除电路零点。并在运放的反向输入端引入电容C2，在参考电压源抖动时，由于该输入端接有电容，因此在两输入端Vin1、Vin2产生电压差，该电压差加在运放输入端，在输出端可以产生一个与电压源相反的抖动，从而可以起到抗参考电压源抖动的作用。放大器中的偏置电压Vb1、Vb2由启动和偏置电路提供。

由于电路接通后，本设计中的晶体管可能处于简并状态，同时为了给工作电路提供偏置所需电压，为本设计提供了启动和偏置电路，参考图3。如图3，所述启动和偏置电路由PMOS管M9、M29，NMOS管M10、M11、M30组成，为其它电路提供启动电压和偏置；所述PMOS管M9的源极与参考电压源VDDL连接，栅极接地，漏极与NMOS管M10的栅接和NMOS管M11的漏极连接；所述PMOS管M29栅极与M10的漏极连接，并引出偏置电压Vb1，源极与参考电压源VDDL连接，漏极与NMOS管M30的漏极连接；所述NMOS管M10的栅极与PMOS管M9、NMOS管M11漏极相连接，漏极与M29的栅极练接，源极接地；所述NMOS管M11、M30的栅极相连接，源极接地，M11的漏极与M9漏极、M10栅极相连接，M30的漏极与栅极相连接并接于M29的漏极,并引出偏置电压Vb2。

在该启动电路设计中，其启动原理是：在电路上电后，参考电压源VDDL为高电平，由于PMOS管M9栅极接地，M9导通，使得M10栅极为高电平导通，M10的漏极成为低电平，使Vb1变低，电路脱离简并状态，正常工作。正常工作后，NMOS管M11导通，使得M10栅极变为低电平截止。这样完成了电路的正常启动。

参考图4，为本设计中为得到性能稳定的零温度系数的基准电压所设计的

带隙基准电压源电路。如图4，所述带隙基准电压源电路由PMOS管M1~M4、NMOS管M5~M8、电阻R1~R4、R6~R8、第一电容C1、第一PNP晶体管Q1、第二PNP晶体管Q2、第三PNP晶体管Q3、第四PNP晶体管Q4组成。

所述带隙基准电压源电路的PMOS管M1、M2和NMOS管M5、M6组成cascode电流镜Ⅰ，PMOS管M3、M4和NMOS管M7、M8组成cascode电流镜Ⅱ；所述第一电阻~第四电阻R1~R4的一端与参考电源VDDL连接，R1的另一端与M1的源极连接，R2的另一端与M2的源极连接，R3的另一端与M3的源极连接，R4的另一端与M4的源极连接；所述第六电阻R6的一端与M5的源极连接，另一端与第一PNP晶体管Q1的发射极连接；所述第七电阻R7的一端与M6的源极连接，另一端与第二PNP晶体管Q2的发射极连接；所述第八电阻R8的一端与M7的源极连接，另一端与第三PNP晶体管Q3的发射极连接；所述第一至第四PNP晶体管Q1~Q4的集电极接地；所述Q1的发射极与R6的一端连接，基极与Q2的发射极连接；所述Q2的发射极与R7的一端连接，并与Q1的基极连接，基极与Q3的基极连接；所述Q    3的基极与Q2的基极连接，发射极与电阻R8的一端连接，并与Q4的基极连接；所述  Q4的基极与Q3的发射极连接，发射极与NMOS管M8的射极连接，且Q4的发射极与运算放大器电路中PMOS管M24的栅极连接；所述第一电容C1的一端与NMOS管M7的源极连接，另一端与Q2、Q3的栅极相连接，并接地。

所述第一晶体管Q1和第二晶体管Q2为互相匹配的PNP晶体管，其发射极面积比为1：1；所述第三晶体管Q3和第四晶体管Q4为互相匹配的PNP晶体管，发射极面积比为1:1；所述第三和第四晶体管Q3、Q4的发射极面积为第一和第二晶体管Q1、Q2的发射极面积的8倍，使得所述cascode电流镜Ⅰ和cascode电流镜Ⅱ的电流比为2:4。同时在电路中增加了电阻R1~R4，通过增加电阻可以进一步地抑制电路中器件的噪声，这是因为通过源极负反馈使得这四个MOS管的跨导（gm）减小，从而进一步地抑制了PMOS管的噪声。

在带隙基准电压源电路工作中，假设晶体管的基极电流很小可以忽略，Vin1端点的电位等于Vin2端点的电位。可得：

VBE1+VBE2+2IR6=VBE3+VBE4                              (1)

由于VBE1=VBE2,VBE3=VBE4带入式 (1)得：                     

 I=(VBE3-VBE1)/R6                            (2)                                                                       

又因为：

VBE3-VBE1=VTIn(JC3/JC1)=VTIn(IC3AE1/IC1AE3)=VTIn8   (3)

把式（3）带入式（2）得到：

I=VTIn8/R6                                                                       (4)

 Vref=4I*R8+VBE3                                                         (5)

把式（4）带入式（5）得

Vref=VBE3+4IR8=VBE3+4*R4*VTIn8/R6                                 (6)

 由于VBE3是具有负温度系数的电压，而VT*R8/R6为正比于VT的具有正温度系数的电压，因此，可以通过合理地设置电阻R8和R6的值，可以得到具有零温度系数的带隙基准电压源。

参考图5，为了提高电路的抗干扰能力，降低电路对外部电源强的依懒性，为此本设计特提供了提高抑制比电路，如图5，所述提高抑制比电路由PMOS管M12~M15、NMOS管M16~M19组成；所述PMOS管M12、M13的源极与外部电源VDD连接，栅极相连接，M12的漏极与NMOS管M18的漏极连接，并引出参考电源VDDL，M13的漏极与NMOS管的M19的漏极连接，并与其栅极相接；所述PMOS管M14的源极与参考电源VDDL连接，栅极与端点Vin2连接，漏极与NMOS管M16的漏极连接；所述PMOS管M15的栅极与端点Vin1连接，漏极与NMOS管M18的栅极、NMOS管M17漏极相连接；所述NMOS管M16、M17的源极接地、栅极相连接，M16的漏极与M14的漏极连接，M16的漏极与栅极相连接，并接于NMOS管M19的栅极，M17的漏极与PMOS管M15的漏极、NMOS管M18栅极相连接；所述NMOS管M18栅极与M15、M17的漏极相连接，漏极与M12的漏极连接，源极接地；所述NMOS管M19栅极与M16的栅极连接，漏极与M13的漏极连接，源极接地。

所述的提高抑制比电路采用电流回馈模式提高整个电路对电源变化的抑制，产生局部电源VDDL，可以增强电路抗干扰性能。

参考图6，图6电路中的各个部分如下：①启动和偏置电路、②带隙基准电压源电路、③运算放大器电路、④提高抑制比电路组成的一种具有高增益高抑制比的带隙基准电压源设计电路，即为上述图2~图5所示电路组成。带隙基准电压在②带隙基准电压源电路得到，即Vref。

参考图8,图8为本设计中运算放大器电路的另一种实施方案，该方案中运算放大器采用带有增益提高技术的折叠式差分放大器结构，可以更有效的提高放大电路的增益，以保障△VBE有更好的精度。同时采用PMOS管作为差分输入级和折叠式结构，可以有效改善运算放大器在低压模式下工作的性能。增益提高技术参考7增益提高技术原理图电路。

在图7中，如图7左图可知，其输出阻抗为，图中ro1工作像一个反馈电阻，检测输出电流并把电流转换为为电压，在ro1两端残生的小信号电压正比于输出电流，这说明，可以从Vb减去这个电压，使得可以将M2被放在电流-电压反馈中，从而提高输出阻抗。如图7右图所示M2漏极电压变化对Vx的影响减小，以为A1调节这个电压。由于X点电压变化减小，通过ro1的电流以及输出电流更加稳定，产生更高的输出阻抗，使得输出阻抗提高为，因此使得增益提高                                                倍。使得运算放大器有了更高的增益，更保证了△VBE的精度和稳定性。

参考图9，图9为应用有增益提高技术的折叠式差分放大器结构，即应用运算放大器的另一种实施方案所组成的一种具有高增益高抑制比的带隙基准电压源设计电路，在该电路中同样由⑤启动和偏置电路、⑥带隙基准电压源电路、⑦运算放大器电路、⑧提高抑制比电路组成。

通过上述方式，本发明一种具有高增益高抑制比的带隙基准电压源设计电路，有效提高了运算放大器的增益，增大了负反馈的深度，减小了运算放大器的失调，提高了基准电压源的精度，能够产生零温度系数的带隙基准电压，具有稳定性好，输入噪声低，开机自启动，驱动能力强，高的电源抑制比，能够抵抗外部干扰，以及满足宽频带的优点，能够满足现代集成电路设计中对基准电压的苛刻要求。

以上所述为本发明的较佳实施方案，并不用以限制本发明，凡在本发明的精神原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1. 一种具有高增益高抑制比的带隙基准电压源设计，其特征在于：运算放大器电路、启动和偏置电路、提高抑制比电路、带隙基准电压源电路；所述运算放大器电路的主要作用是保证△VBE的精确性，通过多级放大减小失调；所述启动和偏置电路用于向其它电路提供启动电压和偏置，并在其它电路启动后关闭；所述提高抑制比电路用于产生局部参考电源VDDL，降低电路对外部电源的依赖，增强电路抗干扰性能；所述带隙基准电压源电路采用自偏压  cascade结构的电流镜，降低由MOS器件沟道调制效应引起的影响，提高了输出电压的电源抑制比，与外部电路协调产生性能稳定的零温度系数的基准电压。

2.根据权利要求1所述的一种具有高增益高抑制比的带隙基准电压源设计,其特征在于：所述运算放大器电路采用双端输入单端输出的形式，由PMOS管M20~M24、NMOS管M25-M28、第五电阻R5、第二电容C2、第三电容C3组成。

3.根据权利要求2所述的一种具有高增益高抑制比的带隙基准电压源设计, 其特征在于：所述PMOS管M20~M22的源极接于参考电压源VDDL，栅极连接于启动与偏置电路中NMOS管M10的漏极，且M20的栅极与漏极连接，并连接于NMOS管M27的漏极，M21的漏极与PMOS管M23、M24的源极相连接，M22的漏极与NMOS管M28的漏极相连接；所述M23、M24的源极相连接，并与PMOS管M21的漏极连接，M23的栅极与带隙基准电压源电路中NMOS管M5源极连接，并接于第二电容C2的一端，M23的漏极与NMOS管25的漏极相连接，M24的栅极与带隙基准电压源电路中NMOS管M8的源极连接，M24的漏极与NMOS管M26的漏极连接；所述NMOS管M25、M26的栅极相连接，M25的漏极与栅极相连接，并接于M23的漏极连接，M25的源极接地，M26漏极与M24的漏极连接，M26的源极接地；所述NMOS管M27的漏极与M20的漏极相连接，栅极与启动与偏置电路中NMOS管M11、M30的栅极相连接，源极接地；所述NMOS管M28的栅极与M24、M26的漏极相连接，漏极与M22的漏极连接，源极接地；所述第二电容一端与M23的栅极连接，另一端接地；所述第三电容一端与第五电阻一端连接，另一端与带隙基准电压源电路PMOS管M1~M4的栅极连接；所述第五电阻R5一端与第三电容C3连接，另一端与M24、M26的漏极相连接。

4.根据权利要求1所述的一种具有高增益高抑制比的带隙基准电压源设计,其特征在于：所述启动和偏置电路由PMOS管M9、M29，NMOS管M10、M11、M30组成，为其它电路提供启动电压和偏置；所述PMOS管M9的源极与参考电压源VDDL连接，栅极接地，漏极与NMOS管M10的栅接和NMOS管M11的漏极连接；所述PMOS管M29栅极与M10的漏极连接，源极与参考电压源VDDL连接，漏极与NMOS管M30的漏极连接；所述NMOS管M10的栅极与PMOS管M9、NMOS管M11漏极相连接，漏极与M29的栅极练接，源极接地；所述NMOS管M11、M30的栅极相连接，源极接地，M11的漏极与M9漏极、M10栅极相连接，M30的漏极与栅极相连接并接于M29的漏极。

5.根据权利要求1所述的一种具有高增益高抑制比的带隙基准电压源设计,其特征在于：所述提高抑制比电路由PMOS管M12~M15、NMOS管M16~M19组成；所述PMOS管M12、M13的源极与外部电源VDD连接，栅极相连接，M12的漏极与NMOS管M18的漏极连接，并引出参考电源VDDL，M13的漏极与NMOS管的M19的漏极连接，并与其栅极相接；所述PMOS管M14的源极与参考电源VDDL连接，栅极与运算放大器电路中PMOS管M24的栅极连接，漏极与NMOS管M16的漏极连接；所述PMOS管M15的栅极与算放大器电路中PMOS管M23的栅极连接，漏极与NMOS管M18的栅极、NMOS管M17漏极相连接；所述NMOS管M16、M17的源极接地、栅极相连接，M16的漏极与M14的漏极连接，M16的漏极与栅极相连接，并接于NMOS管M19的栅极，M17的漏极与PMOS管M15的漏极、NMOS管M18栅极相连接；所述NMOS管M18栅极与M15、M17的漏极相连接，漏极与M12的漏极连接，源极接地；所述NMOS管M19栅极与M16的栅极连接，漏极与M13的漏极连接，源极接地。

6.根据权利要求1所述的一种具有高增益高抑制比的带隙基准电压源设计,其特征在于：所述带隙基准电压源电路由PMOS管M1~M4、NMOS管M5~M8、电阻R1~R4、R6~R8、第一电容C1、第一PNP晶体管Q1、第二PNP晶体管Q2、第三PNP晶体管Q3、第四PNP晶体管Q4组成。

7.根据权利要求6所述的一种具有高增益高抑制比的带隙基准电压源设计,其特征在于：所述带隙基准电压源电路的PMOS管M1、M2和NMOS管M5、M6组成cascode电流镜Ⅰ，PMOS管M3、M4和NMOS管M7、M8组成cascode电流镜Ⅱ；所述PMOS管M1、M2的栅极连接，源极分别连接于第一电阻R1、第二电阻R2的一端，M1的漏极连接NMOS管M5的漏极，M2的漏极连接NMOS管M6的漏极，且M2的栅极和漏极连接，并与启动与偏置电路中NMOS管M10的漏极连接；所述NMOS管M5、M6的栅极连接，M5的漏极与栅极连接，并与M1的漏极练级，M5的源极与第六电阻R6的一端连接，且M5的源极运算放大器电路中PMOS管M23的栅极连接，M6的漏极与M2的漏极连接，源极与第七电阻R7的一端连接；所述PMOS管M3、M4的栅极连接，源极分别连接于第三电阻R3、第四电阻R4的一端，M3的漏极与NMOS管M7的漏极连接，M4的漏极与NMOS管M8的漏极连接，且M4的栅极和漏极连接，并与启动与偏置电路中NMOS管M10的漏极连接；所述NMOS管M7、M8的栅极连接，M7的漏极与栅极连接，并与M3的漏极连接，M7的源极与第八电阻R8的一端连接，且与第一电容C1的一端连接引出基准电压Vref，M8的漏极与M4的漏极连接，源极与第四PNP晶体管Q4的发射极连接。

8.根据权利要求6所述的一种具有高增益高抑制比的带隙基准电压源设计,其特征在于：所述带隙基准电压源电路的第一电阻~第四电阻R1~R4的一端与参考电源VDDL连接，R1的另一端与M1的源极连接，R2的另一端与M2的源极连接，R3的另一端与M3的源极连接，R4的另一端与M4的源极连接；所述第六电阻R6的一端与M5的源极连接，另一端与第一PNP晶体管Q1的发射极连接；所述第七电阻R7的一端与M6的源极连接，另一端与第二PNP晶体管Q2的发射极连接；所述第八电阻R8的一端与M7的源极连接，另一端与第三PNP晶体管Q3的发射极连接；所述第一至第四PNP晶体管Q1~Q4的集电极接地；所述Q1的发射极与R6的一端连接，基极与Q2的发射极连接；所述Q2的发射极与R7的一端连接，并与Q1的基极连接，基极与Q3的基极连接；所述Q   3的基极与Q2的基极连接，发射极与电阻R8的一端连接，并与Q4的基极连接；所述    Q4的基极与Q3的发射极连接，发射极与NMOS管M8的射极连接，且Q4的发射极与运算放大器电路中PMOS管M24的栅极连接；所述第一电容C1的一端与NMOS管M7的源极连接，另一端与Q2、Q3的栅极相连接，并接地；所述第一晶体管Q1和第二晶体管Q2为互相匹配的PNP晶体管，其发射极面积比为1：1；所述第三晶体管Q3和第四晶体管Q4为互相匹配的PNP晶体管，发射极面积比为1:1；所述第三和第四晶体管Q3、Q4的发射极面积为第一和第二晶体管Q1、Q2的发射极面积的8倍。

9.根据权利要求7所述的一种具有高增益高抑制比的带隙基准电压源设计,其特征在于：所述带隙基准电压源电路中所述cascode电流镜Ⅰ和cascode电流镜Ⅱ的电流比为2:4。

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