CN108445956A - 一种高电源抑制比低温漂带隙基准电压源 - Google Patents

一种高电源抑制比低温漂带隙基准电压源 Download PDF

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CN108445956A CN201810579371.8A CN201810579371A CN108445956A CN 108445956 A CN108445956 A CN 108445956A CN 201810579371 A CN201810579371 A CN 201810579371A CN 108445956 A CN108445956 A CN 108445956A
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宋明歆
樊旭尧
杨美中
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    • G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation

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Abstract

本发明公开了一种高电源抑制比低温漂带隙基准电压源，包括：偏置电路，运算放大器，启动电路，预调节电路，温度补偿电路和带隙基准核心电路。偏置电路，用于给运算放大器提供直流偏置电流；二级运算放大器的设计，用于钳制带隙基准源的电位降低温漂系数；启动电路的设计，用于使带隙基准源摆脱简并点状态；预调节电路的设计，用于使带隙基准源摆脱电源电压的直接供电，提高输出电源抑制比；温度补偿电路的设计，用于降低整体电路的温度漂移系数；带隙基准核心电路采用电流模电压基准结构，用于降低带隙基准源的输出电压。本发明的带隙电压基准源引入预调节电路结构，并进行高阶温度补偿，与传统带隙基准源相比有着更高的电源抑制比和更低的温漂系数，可适应高精度的工作要求。

Description

一种高电源抑制比低温漂带隙基准电压源
技术领域
本发明涉及模拟集成电路设计领域，尤其涉及高电源抑制比低温漂带隙基准电压源。
背景技术
近些年，随着集成电路产业的飞速发展，基准源作为模拟芯片中不可或缺的组成电路，它的性能好坏越来越受到人们的重视，带隙基准源被广泛的应用在寄存器、线性稳压源、数模转换电路中。带隙基准源的主要功能是为其他模块的电路提供一个稳定的基准电压，使它们得到可以预测并可以重复的结果，基准电压源性能会对整个电路的功耗、速度、稳定性等起决定性作用。为了使电路可以在不同的外界环境下正常的工作，并且如今集成电路的特征尺寸逐渐缩小，我们对带隙基准源提出了输出稳定、抗干扰能力强、温度漂移系数低、输出电压低等要求。
在传统带隙基准电压源中，我们采用双极型晶体管来实现：双极晶体管的基射极电压，具有负温度系数；当两个双极晶体管工作在不相等的电流密度时，它们的基射极电压的差值与绝对温度成正比，VBE的差值表现出正温度系数，我们将这两个电压以合适的权重相加，得到一个与温度无关的电压，这个电压就是基准电压。但是，在带隙基准电压源中由于运放、电源、电阻等的噪声影响，这会限制带隙基准电压源在一些高精度场所的应用，为解决这个问题，我们采取了提高带隙基准源电源抑制比的方法。在带隙基准电路中，电源抑制比越高，电路对噪声的抑制效果会更好。同时，在传统的带隙基准源中，通常都是采用运算放大器对VBE温度系数的低阶项进行补偿，但这样达到的温漂系数最低只能达到20ppm/℃，不能够满足高精度场所对于基准电压源的温度稳定性要求。
发明内容
本发明针对背景技术中所提出的问题，提供了一种高电源抑制比、低温漂系数、低输出电压的基准电压源。该带隙基准电压源采用预调节电路给带隙基准源直接供电，提高了带隙基准源的电源抑制比；对VBE温度系数的高阶项进行补偿，降低了基准电压源的温漂系数；采用电流模带隙基准源，通过电阻分压获得了低输出电压，这使得带隙基准源可以在许多高精度的场所工作。
技术方案：为了解决所提出的问题，达到想要获得的效果，本发明提出了一种高电源抑制比低温漂带隙基准电压源，包括：直流电压源Vdd，预调节电路(1)，偏置电路(2)，运算放大器(3)，启动电路(4)，温度补偿电路(5)，带隙基准核心电路(6)。
直流电压源为整个带隙基准源提供了电源电压；预调节电路(1)与电源电压连接，为电路其余模块提供电压，这样使得整个电路脱离电源电压的直接供电；偏置电路(2)接收预调节电路给的电压信号，并给运算放大器提供一个自适应的偏置电压，使得运算放大器脱离简并点工作；运算放大器(3)接收偏置电路提供的偏置电压与预调节电路提供的电压，然后对带隙基准电路进行钳位，并且通过对VBE温度系数的低阶项进行补偿，降低带隙基准的温漂系数；启动电路(4)以预调节电路提供的电压为起始电压，同时连接运算放大器的输出端与带隙基准电路的正向输入端，并通过利用电容来保护电路，防止上电时所出现的电流尖峰。
所述的预调节电路(1)包括：MOS型场效应晶体管M1、M2、M3、M4、M5、M6、M7、M8和电容C1；
其中所述的晶体管M1、M2、M5、M8为PMOS型场效应晶体管；
所述的晶体管M3、M4、M6、M7为NMOS场效应晶体管；
所述PMOS型场效应晶体管M1和M2的源极相连并且与电源电压(VDD)相连；
所述PMOS型场效应晶体管M1的栅极与漏极相连；
所述PMOS型场效应晶体管M1与M2的栅极相连；
所述PMOS型场效应晶体管M1与NMOS型场效应晶体管M3、PMOS型场效应晶体管M2与NMOS型场效应晶体管M4的的漏极相连；
所述PMOS型场效应晶体管M2的漏极与NMOS型场效应晶体管M5的源极、PMOS型场效应晶体管M8的源极相连；
所述NMOS型场效应晶体管M4的栅极与电容C1的一端、PMOS型场效应晶体管M5的漏极相连；
所述PMOS型场效应晶体管M5与NMOS型场效应晶体管M6、NMOS型场效应晶体管M7与PMOS型场效应晶体管M8的漏极相连；
所述PMOS型场效应晶体管M5与PMOS型场效应晶体管M8、NMOS型场效应晶体管M6与NMOS型场效应晶体管M7的栅极相连；
所述NMOS型场效应晶体管M7的栅极与漏极相连；
所述NMOS型场效应晶体管M3、NMOS型场效应晶体管M6、NMOS型场效应晶体管M7与电容C1的一端与地(GND)相连。
所述的偏置电路(2)包括：MOS型场效应晶体管M9和M10；其中M9为PMOS型场效应晶体管，M10为NMOS型场效应晶体管；
所述PMOS型场效应晶体管M9的栅极与NMOS型场效应晶体管M8的栅极相连，PMOS型场效应晶体管M9的源极与PMOS型场效应晶体管M2的漏极相连；
所述PMOS型场效应晶体管M9的栅极与漏极相连；
所述PMOS型场效应晶体管M9与NMOS型场效应晶体管M10的漏极相连；
所述NMOS型场效应晶体管M10栅极与漏极相连；
所述NMOS型场效应晶体管M10源极与地(GND)相连。
所述的运算放大器(3)包括：MOS型场效应晶体管M11、M12、M13、M14、M15、M16、M17与电阻R1和电容C2；其中所述场效应晶体管M14、M15、M16为PMOS型场效应晶体管管，所述场效应晶体管M11、M12、M13、M17为NMOS型场效应晶体管；
所述NMOS型场效应晶体管M11的栅极与NMOS型场效应晶体管M10、NMOS型场效应晶体管M17的栅极相连；
所述NMOS型场效应晶体管M11、NMOS型场效应晶体管M17的源极与地(GND)相连；
所述NMOS型场效应晶体管M12、NMOS型场效应晶体管M13源极与NMOS型场效应晶体管M11漏极相连；
所述NMOS型场效应晶体管M12漏极与PMOS型场效应晶体管M14漏极相连；
所述NMOS型场效应晶体管M13与P MOS型场效应晶体管M15漏极相连；
所述NMOS型场效应晶体管M12栅极与PMOS型场效应晶体管M21漏极相连；
所述PMOS型场效应晶体管M13栅极与PMOS型场效应晶体管M22漏极相连；
所述NMOS型场效应晶体管M13栅极与PMOS型场效应晶体管M15漏极相连；
所述PMOS型场效应晶体管M16漏极与NMOS型场效应晶体管M17漏极相连；
所述PMOS型场效应晶体管M14的栅极与漏极相连；
所述PMOS型场效应晶体管M14、PMOS型场效应晶体管M15、PMOS型场效应晶体管M16源极与PMOS型场效应晶体管M2漏极相连；
所述PMOS型场效应晶体管M14栅极与PMOS型场效应晶体管M15栅极相连；
所述PMOS型场效应晶体管M15漏极与PMOS型场效应晶体管M16栅极相连；
所述PMOS型场效应晶体管M15漏极与电阻R1的一端相连，电阻R1的另一端与电容C2的一端相连，电容C2的另一端与PMOS型场效应晶体管M16漏极相连；
所述PMOS型场效应晶体管M16漏极与PMOS型场效应晶体管M21、PMOS型场效应晶体管M22栅极相连。
所述的启动电路(4)包括：场效应晶体管M18、场效应晶体管M19、场效应晶体管M20和电容C3；其中M18为PMOS型场效应晶体管，M19和M20为NMOS型场效应晶体管；
所述PMOS型场效应晶体管M18的源极与PMOS型场效应晶体管M2的漏极、电容C3的一端与PMOS型场效应晶体管M2的漏极相连；
所述PMOS型场效应晶体管M18的栅极与NMOS型场效应晶体管M19的栅极相连并与PMOS型场效应晶体管M22的漏极相连；
所述PMOS型场效应晶体管M18漏极与NMOS型场效应晶体管漏极相连；
所述NMOS型场效应晶体管M20与电容C3的另一端相连；
所述NMOS型场效应晶体管M20与运算放大器节点Vout相连；
所述NMOS型场效应晶体管M20栅极与NMOS型场效应晶体管M19漏极相连；
所述NMOS型场效应晶体管M19源极、NMOS型场效应晶体管M20源极与地(GND)相连。
所述的温度补偿电路(5)包括：MOS型场效应晶体管M23，双极型晶体管Q3，电阻R5和R6；其中M23为PMOS型场效应晶体管；
所述电阻R5的一端与PMOS型场效应晶体管M21的漏极相连，电阻R5另一端与PMOS型场效应晶体管M23的漏极相连；
所述电阻R6的一端与PMOS型场效应晶体管M22的漏极相连，电阻R6另一端与PMOS型场效应晶体管M23的漏极相连；
所述PMOS型场效应晶体管M23的源极与PMOS型场效应晶体管M2的漏极相连；
所述PMOS型场效应晶体管M23漏极与双极型晶体管Q3的发射极相连；
所述PMOS型场效应晶体管M23的栅极与PMOS型场效应晶体管M22的栅极相连；
所述双极型晶体管Q3的基极与集电极与地(GND)相连。
所述的带隙基准核心电路(6)包括：MOS型场效应晶体管M21、MOS型场效应晶体管M22、MOS型场效应晶体管M24、电阻R2、电阻R3、电阻R4、电阻R7、双极型晶体管Q1、双极型晶体管Q2；其中MOS型场效应晶体管全部为PMOS型场效应晶体管；
所述PMOS型场效应晶体管M21、PMOS型场效应晶体管M22、PMOS型场效应晶体管M24的源极与PMOS型场效应晶体管M2的漏极相连；
所述PMOS型场效应晶体管M21、PMOS型场效应晶体管M22的栅极与运算放大器(3)的输出节点Vout相连；
所述PMOS型场效应晶体管M21与双极型晶体管Q2发射极相连；
所述双极型晶体管Q2发射极与电阻R3的一端相连；
所述PMOS型场效应晶体管M21漏极与PMOS型场效应晶体管M12栅极相连；
所述PMOS型场效应晶体管M22漏极与PMOS型场效应晶体管M13栅极相连；
所述PMOS型场效应晶体管M22漏极与电阻R2、电阻R4的一端相连；
所述双极型晶体管Q1的发射极与电阻R2的另一端相连；
所述PMOS型场效应晶体管M24的漏极与电阻R7的一端相连；
所述双极型晶体管Q1、双极型晶体管Q2的基极与集电极均与地(GND)相连；
所述电阻R3、电阻R4、电阻R7的另一端均与地(GND)相连。
本发明的优点为：本发明设计了一款预调节电路，通过预调节电路产生电压VREG给带隙基准直接供电，从而大幅度提高了带隙基准源的电源抑制比；带隙基准源还采用电流模带隙基准，通过电阻分压的方式获取低输出电压；同时，带隙基准源采用运算放大器对VBE的低阶项进行补偿，将VBE表达式展开，通过对VBE的高阶项进行温度补偿，从而获得更低的温漂系数。所实现的带隙基准源可以更好的应用在有高精度要求的LDO、ADC等模拟电路中。
附图说明
图1为本发明所设计电路图。
具体实施方式
如图1所示，该高电源抑制比低温漂带隙基准电压源包括：直流电压源Vdd，预调节电路(1)，偏置电路(2)，运算放大器(3)，启动电路(4)，温度补偿电路(5)，带隙基准核心电路(6)。
其中，预调节电路(1)包括：MOS型场效应晶体管M1、M2、M3、M4、M5、M6、M7、M8和电容C1；其中所述的晶体管M1、M2、M5、M8为PMOS型场效应晶体管；所述的晶体管M3、M4、M6、M7为NMOS场效应晶体管。
PMOS型场效应晶体管M1和M2的源极相连并且与电源电压(VDD)相连；PMOS型场效应晶体管M1的栅极与漏极相连；PMOS型场效应晶体管M1与M2的栅极相连；PMOS型场效应晶体管M1与NMOS型场效应晶体管M3、PMOS型场效应晶体管M2与NMOS型场效应晶体管M4的的漏极相连；PMOS型场效应晶体管M2的漏极与NMOS型场效应晶体管M5的源极、PMOS型场效应晶体管M8的源极相连；NMOS型场效应晶体管M4的栅极与电容C1的一端、PMOS型场效应晶体管M5的漏极相连；PMOS型场效应晶体管M5与NMOS型场效应晶体管M6、NMOS型场效应晶体管M7与PMOS型场效应晶体管M8的漏极相连；PMOS型场效应晶体管M5与PMOS型场效应晶体管M8、NMOS型场效应晶体管M6与NMOS型场效应晶体管M7的栅极相连；NMOS型场效应晶体管M7的栅极与漏极相连；NMOS型场效应晶体管M3、NMOS型场效应晶体管M6、NMOS型场效应晶体管M7与电容C1的一端与地(GND)相连。
NMOS型场效应晶体管M4与PMOS型场效应晶体管M5构成一个反馈环路，当VREG为正的时候，PMOS型场效应晶体管M5的栅极电压也为正，通过NMOS型场效应晶体管M4的作用，使VREG变为负。通过这样一个负反馈环路可以抑制VREG对电源电压的依赖；同时，在NMOS型场效应晶体管M4的栅极与地之间接了一个电容C1，可以保持环路的稳定性。
偏置电路(2)包括：MOS型场效应晶体管M9和M10；其中M9为PMOS型场效应晶体管，M10为NMOS型场效应晶体管。
PMOS型场效应晶体管M9的栅极与NMOS型场效应晶体管M8的栅极相连，PMOS型场效应晶体管M9的源极与PMOS型场效应晶体管M2的漏极相连；PMOS型场效应晶体管M9的栅极与漏极相连；PMOS型场效应晶体管M9与NMOS型场效应晶体管M10的漏极相连；NMOS型场效应晶体管M10栅极与漏极相连；NMOS型场效应晶体管M10源极与地(GND)相连。
PMOS型场效应晶体管和NMOS型场效应晶体管M10组成了一个自偏置电路，可以为运算放大器提供一个直流偏置电流，从而自适应的产生一个偏置电压，使得运算放大器可以摆脱简并点顺利启动工作。
运算放大器(3)包括：MOS型场效应晶体管M11、M12、M13、M14、M15、M16、M17与电阻R1和电容C2；其中所述场效应晶体管M14、M15、M16为PMOS型场效应晶体管管，所述场效应晶体管M11、M12、M13、M17为NMOS型场效应晶体管；
NMOS型场效应晶体管M11的栅极与NMOS型场效应晶体管M10、NMOS型场效应晶体管M17的栅极相连；NMOS型场效应晶体管M11、NMOS型场效应晶体管M17的源极与地(GND)相连；所述NMOS型场效应晶体管M12、NMOS型场效应晶体管M13源极与NMOS型场效应晶体管M11漏极相连；NMOS型场效应晶体管M12漏极与PMOS型场效应晶体管M14漏极相连；NMOS型场效应晶体管M13与P MOS型场效应晶体管M15漏极相连； NMOS型场效应晶体管M12栅极与PMOS型场效应晶体管M21漏极相连；PMOS型场效应晶体管M13栅极与PMOS型场效应晶体管M22漏极相连；NMOS型场效应晶体管M13栅极与PMOS型场效应晶体管M15漏极相连；PMOS型场效应晶体管M16漏极与NMOS型场效应晶体管M17漏极相连；PMOS型场效应晶体管M14的栅极与漏极相连；PMOS型场效应晶体管M14、PMOS型场效应晶体管M15、PMOS型场效应晶体管M16源极与PMOS型场效应晶体管M2漏极相连；PMOS型场效应晶体管M14栅极与PMOS型场效应晶体管M15栅极相连；PMOS型场效应晶体管M15漏极与PMOS型场效应晶体管M16栅极相连；PMOS型场效应晶体管M15漏极与电阻R1的一端相连，电阻R1的另一端与电容C2的一端相连，电容C2的另一端与PMOS型场效应晶体管M16漏极相连；PMOS型场效应晶体管M16漏极与PMOS型场效应晶体管M21、PMOS型场效应晶体管M22栅极相连。
NMOS型场效应晶体管M11,，NMOS型场效应晶体管M12,，NMOS型场效应晶体管M13，PMOS型场效应晶体管M14和PMOS型场效应晶体管M15组成了第一级的放大电路，这是一个NMOS差动放大器，他能够把差动输入信号转换为单端的输出；第二级的放大电路是由PMOS型场效应晶体管M16和NMOS型场效应晶体管M17构成，这是一个PMOS共源放大器，它为电路提供了适当的增益并且可以增加输出电压的摆幅；电阻R1和电容C2组成了一个米勒补偿电路，我们用它来进行相位的调整以及相位的补偿，这可以提高运算放大器在负反馈工作时的稳定性。
启动电路(4)包括：场效应晶体管M18、场效应晶体管M19、场效应晶体管M20和电容C3；其中M18为PMOS型场效应晶体管，M19和M20为NMOS型场效应晶体管。
PMOS型场效应晶体管M18的源极与PMOS型场效应晶体管M2的漏极、电容C3的一端与PMOS型场效应晶体管M2的漏极相连；PMOS型场效应晶体管M18的栅极与NMOS型场效应晶体管M19的栅极相连并与PMOS型场效应晶体管M22的漏极相连；PMOS型场效应晶体管M18漏极与NMOS型场效应晶体管漏极相连；NMOS型场效应晶体管M20与电容C3的另一端相连；NMOS型场效应晶体管M20与运算放大器节点Vout相连；NMOS型场效应晶体管M20栅极与NMOS型场效应晶体管M19漏极相连；NMOS型场效应晶体管M19源极、NMOS型场效应晶体管M20源极与地(GND)相连。
NMOS型场效应晶体管M20的漏极接运算放大器的输出端此点设为A，PMOS型场效应晶体管M18的栅极与NMOS型场效应晶体管M19的栅极连接后与运算放大器正向输入端连接此点设为B，当电源刚开始上电时，带隙基准电路中没有电流存在，所以B点电位为0，那么经过M18、M19组成的反相器输出高电平，那么M20导通，所以A点的电位会升高，产生一个基准电流，使得带隙基准电路可以正常的工作。而当电路启动后，B点处于高电位，输出低电位，所以M20截止，电路启动过程完成。电容C3在这里起到保护电路的作用，防止上电时出现的电流尖峰。
所述的温度补偿电路(5)包括：MOS型场效应晶体管M23，双极型晶体管Q3，电阻R5和R6；其中M23为PMOS型场效应晶体管。
电阻R5的一端与PMOS型场效应晶体管M21的漏极相连，电阻R5另一端与PMOS型场效应晶体管M23的漏极相连；电阻R6的一端与PMOS型场效应晶体管M22的漏极相连，电阻R6另一端与PMOS型场效应晶体管M23的漏极相连；PMOS型场效应晶体管M23的源极与PMOS型场效应晶体管M2的漏极相连；PMOS型场效应晶体管M23漏极与双极型晶体管Q3的发射极相连；PMOS型场效应晶体管M23的栅极与PMOS型场效应晶体管M22的栅极相连；双极型晶体管Q3的基极与集电极与地(GND)相连。
通过PMOS型场效应晶体管M23将IPTAT电流复制到双极型晶体管Q3上。我们将双极型晶体管的基射极电压按泰勒公式展开可得到式(1)：
(1)
公式(1)中，由于Q2的集电极电流表现为正温度系数，所以α=1，又因为Q3上集电极两端的电流与温度无关，所以α=0.我们可以得到两个双极型晶体管的VBE的表达式。再计算流经R5的电流，将其代入输出电压的公式(2)中：
(2)
我们可以发现，通过对VBE进行高阶项的补偿，我们可获得更低的温漂系数。
带隙基准核心电路(6)包括：MOS型场效应晶体管M21、MOS型场效应晶体管M22、MOS型场效应晶体管M24、电阻R2、电阻R3、电阻R4、电阻R7、双极型晶体管Q1、双极型晶体管Q2；其中MOS型场效应晶体管全部为PMOS型场效应晶体管；
PMOS型场效应晶体管M21、PMOS型场效应晶体管M22、PMOS型场效应晶体管M24的源极与PMOS型场效应晶体管M2的漏极相连；PMOS型场效应晶体管M21、PMOS型场效应晶体管M22的栅极与运算放大器(3)的输出节点Vout相连；PMOS型场效应晶体管M21与双极型晶体管Q2发射极相连；双极型晶体管Q2发射极与电阻R3的一端相连；PMOS型场效应晶体管M21漏极与PMOS型场效应晶体管M12栅极相连；PMOS型场效应晶体管M22漏极与PMOS型场效应晶体管M13栅极相连；PMOS型场效应晶体管M22漏极与电阻R2、电阻R4的一端相连；双极型晶体管Q1的发射极与电阻R2的另一端相连；PMOS型场效应晶体管M24的漏极与电阻R7的一端相连；双极型晶体管Q1、双极型晶体管Q2的基极与集电极均与地(GND)相连；电阻R3、电阻R4、电阻R7的另一端均与地(GND)相连。
与电压模带隙基准相比，电流模带隙基准分别在运算放大器的输入端与地(GND)之间接入一个阻值相同的电阻，那么流经电阻R3、R4的电流与VBE成正比，流经电阻R2的电流与热电压VT成正比。VT的表达式为：，这两个电流之和通过PMOS型场效应晶体管镜像到输出支路，通过合理设置R2、R3、N、R7的值，我们就可以获得一个低的带隙基准输出电压。
以上所述的仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (7)

1.一种高电源抑制比低温漂带隙基准电压源，其特征在于，包括：预调节电路(1)，为电路提供一个预调节电压，使带隙基准脱离电源电压直接供电；偏置电路(2)，为运算放大器提供一个自适应偏置电压，使运算放大器脱离简并点工作；运算放大器(3)，对带隙基准电路进行钳位，并进行一阶温度补偿；启动电路(4)，在电源电压上电时，产生电流，注入带隙基准电路，使整个系统摆脱简并点工作；温度补偿电路(5)，通过对三极管基射极电压Vbe进行线性补偿，从而降低了带隙基准的温漂系数；带隙基准核心电路(6)，采用电流模带隙基准，通过对正负温度系数电流求和，产生带隙基准电压。
2.根据权利要求1所述的一种高电源抑制比低温漂带隙基准电压源，其特征在于，所述的预调节电路(1)包括：MOS管M1、M2、M3、M4、M5、M6、M7、M8和电容C1，其中M1、M2、M5、M8为PMOS管，M3、M4、M6、M7为NMOS管；所述晶体管M1、M2的源极相连并与电源(VDD)相连；所述晶体管M1的栅极与漏极相连；所述晶体管M1、M2的栅极相连；所述晶体管M1与M3、M2与M4的的漏极相连；所述晶体管M2的漏极与M5的源极、M8的源极相连；所述晶体管M4的栅极与电容C1的一端、晶体管M5的漏极相连；所述晶体管M5与M6、M7与M8的漏极相连；所述晶体管M5与M8、M6与M7的栅极相连；所述晶体管M7的栅极与漏极相连；所述晶体管M3、M6、M7与电容C1的一端与地(GND)相连。
3.根据权利要求1所述的一种高电源抑制比低温漂带隙基准电压源，其特征在于，所述的偏置电路(2)包括：MOS管M9和M10；其中M9为PMOS 管，M10为NMOS管；所述晶体管M9的栅极与晶体管M8的栅极相连，晶体管M9的源极与晶体管M2的漏极相连；所述晶体管M9的栅极与漏极相连；所述晶体管M9、M10的漏极相连；所述晶体管M10栅极与漏极相连；所述晶体管M10源极与地(GND)相连。
4.根据权利要求1所述的一种高电源抑制比低温漂带隙基准电压源，其特征在于，所述的运算放大器(3)包括：MOS管M11、M12、M13、M14、M15、M16、M17、电阻R1和电容C2；其中M14、M15、M16为PMOS管，M11、M12、M13、M17为NMOS管；所述晶体管M11的栅极与M10、M17栅极相连；所述晶体管M11、M17源极与地(GND)相连；所述晶体管M12、M13源极与M11漏极相连；所述晶体管M12漏极与晶体管M14漏极相连；所述晶体管M13与晶体管M15漏极相连；所述晶体管M12栅极与晶体管M21漏极相连；所述晶体管M13栅极与晶体管M22漏极相连；所述晶体管M13栅极与晶体管M15漏极相连；所述晶体管M16漏极与晶体管M17漏极相连；所述晶体管M14栅极与漏极相连；所述晶体管M14、M15、M16源极与晶体管M2漏极相连；所述晶体管M14栅极与晶体管M15栅极相连；所述晶体管M15漏极与晶体管M16栅极相连；所述晶体管M15漏极与电阻R1的一端相连，所述电阻R1的另一端与电容C2的一端相连，所述电容C2的另一端与晶体管M16漏极相连；所述晶体管M16漏极与晶体管M21、M22栅极相连。
5.根据权利要求1所述的一种高电源抑制比低温漂带隙基准电压源，其特征在于，所述的启动电路(4)包括：MOS管M18、M19、M20和电容C3；其中M18为PMOS管，M19和M20为NMOS管；所述晶体管M18与电容C3的一端与晶体管M2的漏极相连；所述晶体管M18的栅极与M19的栅极相连并与晶体管M22的漏极相连；所述晶体管M18漏极与M19漏极相连；所述晶体管M20与电容C3的另一端相连；所述晶体管M20与运算放大器节点Vout相连；所述晶体管M20栅极与晶体管M19漏极相连；所述晶体管M19源极、M20源极与地(GND)相连。
6.根据权利要求1所述的一种高电源抑制比低温漂带隙基准电压源，其特征在于，所述的温度补偿电路(5)包括：MOS型场效应晶体管M23，双极型晶体管Q3，电阻R5和R6；其中M23为PMOS型场效应晶体管；所述的电阻R5的一端与PMOS晶体管M21的漏极相连，另一端与PMOS晶体管M23的漏极相连；所述电阻R6的一端与PMOS晶体管M22的漏极相连，另一端与PMOS晶体管M23的漏极相连；所述PMOS晶体管M23的源极与PMOS晶体管M2的漏极相连；所述晶体管M23漏极与晶体管Q3的发射极相连；所述晶体管M23的栅极与晶体管M22的栅极相连；所述晶体管Q3的基极与集电极与地(GND)相连。
7.根据权利要求1所述的一种高电源抑制比低温漂带隙基准电压源，其特征在于，所述的带隙基准核心电路(6)包括：MOS型晶体管M21、M22、M23、M24，电阻R2、R3、R4、R7，双极型晶体管Q1、Q2、Q3；其中MOS型晶体管全部为PMOS型晶体管；所述晶体管M21、M22、M24的源极与晶体管M2的漏极相连；所述晶体管M21、M22栅极与运算放大器输出节点Vout相连；所述晶体管M21与晶体管Q2发射极相连；所述晶体管Q2发射极与电阻R3的一端相连；所述晶体管M21漏极与晶体管M12栅极相连；所述晶体管M22漏极与晶体管M13栅极相连；所述晶体管M22漏极与电阻R2、R4的一端相连；所述晶体管Q1的发射极与电阻R2的另一端相连；所述晶体管M24的漏极与电阻R7的一端相连；所述晶体管Q1、Q2的基极与集电极均与地(GND)相连；所述电阻R3、R4、R7的另一端均与地(GND)相连。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108710401A (zh) * 2018-08-27 2018-10-26 北方电子研究院安徽有限公司 一种高精度大驱动电流的带隙基准电压源
CN110362144A (zh) * 2019-08-16 2019-10-22 电子科技大学 基于指数补偿的低温漂高电源抑制比带隙基准电路
CN110837268A (zh) * 2019-12-10 2020-02-25 复旦大学 一种低噪声高电源抑制比的两级低压差线性稳压器
CN112416047A (zh) * 2020-10-20 2021-02-26 北京时代民芯科技有限公司 一种高电源抑制比和高抗干扰能力的基准电路
CN115824274A (zh) * 2021-12-01 2023-03-21 深圳市速腾聚创科技有限公司 光检测电路及光电系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103558890A (zh) * 2013-09-18 2014-02-05 中国矿业大学 一种具有高增益高抑制比的带隙基准电压源设计
CN104122918A (zh) * 2013-04-26 2014-10-29 中国科学院深圳先进技术研究院 带隙基准电路
CN105676938A (zh) * 2016-03-04 2016-06-15 广东顺德中山大学卡内基梅隆大学国际联合研究院 一种超低功耗高电源抑制比电压基准源电路
CN107861558A (zh) * 2017-11-09 2018-03-30 电子科技大学 一种数字高阶补偿带隙基准源

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104122918A (zh) * 2013-04-26 2014-10-29 中国科学院深圳先进技术研究院 带隙基准电路
CN103558890A (zh) * 2013-09-18 2014-02-05 中国矿业大学 一种具有高增益高抑制比的带隙基准电压源设计
CN105676938A (zh) * 2016-03-04 2016-06-15 广东顺德中山大学卡内基梅隆大学国际联合研究院 一种超低功耗高电源抑制比电压基准源电路
CN107861558A (zh) * 2017-11-09 2018-03-30 电子科技大学 一种数字高阶补偿带隙基准源

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108710401A (zh) * 2018-08-27 2018-10-26 北方电子研究院安徽有限公司 一种高精度大驱动电流的带隙基准电压源
CN108710401B (zh) * 2018-08-27 2023-10-27 北方电子研究院安徽有限公司 一种高精度大驱动电流的带隙基准电压源
CN110362144A (zh) * 2019-08-16 2019-10-22 电子科技大学 基于指数补偿的低温漂高电源抑制比带隙基准电路
CN110837268A (zh) * 2019-12-10 2020-02-25 复旦大学 一种低噪声高电源抑制比的两级低压差线性稳压器
CN112416047A (zh) * 2020-10-20 2021-02-26 北京时代民芯科技有限公司 一种高电源抑制比和高抗干扰能力的基准电路
CN115824274A (zh) * 2021-12-01 2023-03-21 深圳市速腾聚创科技有限公司 光检测电路及光电系统
CN115824274B (zh) * 2021-12-01 2024-03-01 深圳市速腾聚创科技有限公司 光检测电路及光电系统

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