CN108037791B - 一种无运放的带隙基准电路 - Google Patents

一种无运放的带隙基准电路 Download PDF

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Abstract

本发明公开了一种无运放的带隙基准电路，该带隙基准电路包括带隙核心单元、钳位单元和启动单元；带隙核心单元用于产生零温度系数基准电压VREF；钳位单元的输入端分别连接钳位电压VA和钳位电压VB，输出端连接基准电压VREF，与带隙核心单元构成负反馈，用于保证带隙核心单元输出的钳位电压VA与钳位电压VB相等；启动单元的输入端连接钳位电压VB，输出端输出启动信号Vstart至钳位单元，用于保证钳位单元和带隙核心单元在上电时迅速进入正常工作状态。本发明由于未采用运放结构，削弱了失调电压对基准电压VREF的影响，采用电阻比例补偿技术降低了基准电压的温度系数。本发明具有低温漂、低功耗、结构简单的优点，可用于对静态功耗要求高的芯片。

Description

一种无运放的带隙基准电路
技术领域
本发明属于电子电路技术领域，特别涉及一种无运放的带隙基准电路，可用于电源管理芯片中。
背景技术
基准电压源是模拟电路和数模混合电路中不可缺少的一个单元模块，被广泛应用于高精度的电源管理芯片、AD/DA转换器、随机动态存储器等集成电路设计中。在诸多的基准电路结构中，带隙基准电压源因其能提供精确的电压，且温度稳定性高，成为目前应用最为广泛的基准电压源技术。
参照图1，传统的带隙基准电压源电路基本原理是，将两个具有相反温度系数的电压信号按照一定的比例相加，得到一个与温度无关的基准电压，其公式可表示为:
其中VREF是基准电压，VBEQ7是NPN管Q7的基射极电压，具有负温度系数；ΔVBE＝VBEQ7-VBEQ8，具有正温度系数。通过精确调节R与R1的比值，可以有效抵消VBEQ7中负温度分量，从而得到与温度变化无关的基准电压VREF。
传统带隙基准电压源电路通常采用运算放大器A来保证M、N两点的电位相等，然而该方法有以下不足：(1)运算放大器A的性能会随着温度的变化而降低；(2)运算放大器A的失调电压会影响基准电压VREF的精度；(3)运算放大器A的最小工作电压限制了M、N两点的最小输入电压，增大了电路的功耗；(4)三极管的基射极电压VBE与温度并非线性关系，不仅包含一阶项，还包含若干高阶项，而传统带隙基准电压源电路只对与温度相关的一阶项或者部分高阶项进行补偿，难以得到低温度系数的基准电压。
发明内容
本发明的目的在于针对上述现有技术的不足，提出一种无运放的带隙基准电路，以解决运算放大器对带隙基准电路的影响问题，降低基准电压的温度系数，降低电路的功耗。
为实现上述目的，本发明包括：带隙核心单元1、钳位单元2和启动单元3。
所述带隙核心单元1用于产生零温度系数基准电压VREF；该带隙核心单元1设有三个输出端，其中第一输出端输出钳位电压VB；第二输出端输出钳位电压VA；第三输出端作为整个带隙基准电路的输出，并输出零温度系数基准电压VREF；
所述钳位单元2设有三个输入端和一个输出端；其中第一输入端连接钳位电压VA，第二输入端连接钳位电压VB，第三输入端连接启动信号Vstart；其输出端连接至带隙核心单元1的第三输出端，构成负反馈环路；该钳位单元2用于保证钳位电压VA与钳位电压VB相等，从而进一步保证零温度系数基准电压VREF的稳定输出；
所述启动单元3设有一个输入端和一个输出端，其输入端连接钳位电压VB；其输出端输出启动信号Vstart；该启动单元3在上电时保证带隙核心单元1和钳位单元2迅速进入正常工作状态，并且在其正常工作后及时关断，减少电路功耗。
作为优选，上述带隙核心单元1包括第三NPN三极管Q3、第四NPN三极管Q4，第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4；其中：第三NPN三极管Q3，其发射极连接GND，其基极与自身集电极相连并连接至第四NPN三极管Q4的基极，共同作为带隙核心单元1的第二输出端输出钳位电压VA；第四NPN三极管Q4，其发射极连接GND，其集电极作为带隙核心单元1的第一输出端输出钳位电压VB；第二电阻R2，其一端连接第三NPN三极管Q3的集电极，其另一端与所述第一电阻R1的一端相连；第一电阻R1的另一端作为带隙核心单元1的第三输出端输出零温度系数基准电压VREF；第三电阻R3，其一端连接第四NPN三极管Q4的集电极，其另一端连接至第一电阻R1和第二电阻R2的公共端。
第一电阻R1为正温度系数电阻；第二电阻R2、第三电阻R3、第四电阻R4为负温度系数电阻。
作为优选，钳位单元2包括第一NPN三极管Q1、第二NPN三极管Q2、第五NPN三极管Q5，第一PMOS管MP1、第二PMOS管MP2和第一NMOS管MN1；其中：第一PMOS管MP1与第二PMOS管MP2，其栅极相连构成电流镜结构，其源极共同连接电源电压VDD；该第一PMOS管MP1的漏极与自身栅极相连并连接至所述第二NPN三极管Q2的集电极；该第二PMOS管MP2的漏极连接所述第五NPN三极管Q5的集电极，并作为钳位单元2的第三输入端连接启动信号Vstart；第一NPN三极管Q1，其集电极连接电源电压VDD，其基极与第二PMOS管MP2的漏极相连，其发射极作为钳位单元2的输出端并连接至带隙核心单元1的第三输出端，构成负反馈环路；第二NPN三极管Q2，其发射极连接GND，其基极作为钳位单元2的第一输入端连接钳位电压VA；第五NPN三极管Q5，其发射极连接GND，其基极作为钳位单元2的第二输入端连接钳位电压VB；第一NMOS管MN1，其栅极与第二PMOS管MP2的漏极相连，其漏极和源极共同连接GND。
作为优选，上述启动单元3包括第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6，第六NPN三极管Q6和第五电阻R5；其中：第三PMOS管MP3与第五PMOS管MP5，其栅极相连构成电流镜结构，其源极共同连接电源电压VDD；该第三PMOS管MP3的漏极与自身栅极相连并连接至所述第六NPN三极管Q6的集电极；该第五PMOS管MP5的漏极通过第五电阻R5连接至GND；第六NPN三极管Q6，其发射极连接GND，其基极作为启动单元3的输入端连接钳位电压VB；第四PMOS管MP4，其源极连接电源电压VDD，其栅极连接GND，其漏极连接所述第六PMOS管MP6的源极；第六PMOS管MP6，其栅极连接第五PMOS管MP5的漏极，其漏极作为启动单元3的输出端输出启动电压Vstart。
作为第二优选，上述启动单元3包括第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6，第六NPN三极管Q6和第五电阻R5；其中：第三PMOS管MP3与第五PMOS管MP5，其栅极相连构成电流镜结构，其源极共同连接电源电压VDD；该第三PMOS管MP3的漏极与自身栅极相连并连接至所述第六NPN三极管Q6的集电极；该第五PMOS管MP5的漏极通过第五电阻R5连接至GND；第六NPN三极管Q6，其发射极连接GND，其基极作为启动单元3的输入端连接钳位电压VB；第四PMOS管MP4与第六PMOS管MP6，其栅极相连构成电流镜结构，其源极共同连接电源电压VDD；该第四PMOS管MP4的漏极与自身栅极相连并连接至第五PMOS管MP5的漏极；该第六PMOS管MP6的漏极作为启动单元3的输出端输出启动信号Vstart。
本发明与现有技术相比，有以下几个优点：
1.本发明由于提供的是无运算放大器的结构，削弱了失调电压对带隙基准电压精度的影响，降低了带隙基准电路的最小输入电压，从而降低了功耗，同时无运算放大器使电路结构简单化。
2.本发明由于采用钳位单元与带隙核心单元构成负反馈，减小了因电源波动或器件失配对带隙基准的影响。
3.本发明采用的启动电路使带隙基准电路迅速进入正常工作状态，且结构简单，进一步降低电路功耗。
4.本发明的带隙核心电路由于增加了一个正温度系数电阻R1，通过调节正温度系数电阻R1与负温度系数电阻R4的比例可进行高阶曲率补偿，使带隙基准电压的温度系数降低数倍。
附图说明
图1为传统带隙基准电路图；
图2为本发明的结构框图；
图3为本发明第一实施例的电路原理图；
图4为本发明第二实施例的电路原理图。
具体实施方式
以下参照说明书附图对本发明的具体实施方式作进一步的说明。
实施例1：
参照图2，本发明包括：带隙核心单元1、钳位单元2和启动单元3；其中带隙核心单元1设有三个输出端，其第一输出端输出钳位电压VB；其第二输出端输出钳位电压VA；其第三输出端输出零温度系数基准电压VREF。钳位单元2设有三个输入端和一个输出端；其第一输入端连接钳位电压VA，其第二输入端连接钳位电压VB，其第三输入端连接启动信号Vstart；其输出端连接零温度系数基准电压VREF，构成负反馈环路。启动单元3设有一个输入端和一个输出端，其输入端连接钳位电压VB；其输出端输出启动信号Vstart。
当电路上电时，启动单元3向钳位单元1注入电流，使其迅速进入正常工作状态；待带隙核心单元1和钳位单元2正常工作后，启动单元3关闭；钳位单元2用于保证带隙核心单元1输出的钳位电压VA和钳位电压VB的电压相等，使得带隙核心单元1产生零温度系数基准电压VREF。当钳位电压VA或钳位电压VB有轻微波动时，钳位单元2与带隙核心单元1构成的负反馈结构会使得两点电压差距逐渐缩小，以保证基准电压VREF的稳定输出。
参照图3，上述带隙核心单元1包括第三NPN三极管Q3、第四NPN三极管Q4，第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4；其中：第三NPN三极管Q3，其发射极连接GND，其基极与自身集电极相连并连接至第四NPN三极管Q4的基极，共同作为带隙核心单元1的第二输出端输出钳位电压VA；第四NPN三极管Q4，其发射极连接GND，其集电极作为带隙核心单元1的第一输出端输出钳位电压VB；第二电阻R2，其一端连接第三NPN三极管Q3的集电极，其另一端与所述第一电阻R1的一端相连；第一电阻R1的另一端作为带隙核心单元1的第三输出端输出零温度系数基准电压VREF；第三电阻R3，其一端连接第四NPN三极管Q4的集电极，其另一端连接至第一电阻R1和第二电阻R2的公共端。
设置第三NPN三极管Q3和第四NPN三极管Q4的个数之比为1:8，第二电阻R2和第三电阻R3的阻值相等；又因钳位电压VA和钳位电压VB相等，故流过第二电阻R2和第三电阻R3的电流相等，即流过第三NPN三极管Q3集电极和第四NPN三极管Q4集电极的电流相等；那么设流过第二电阻R2的电流为I，则有：
VA＝VB＝VBEQ3＝VBEQ4+I·R4
(2)
对于一个工作在放大区的三极管来说，基射极电压VBE正偏，用公式可表示为：
其中，VBE是三极管基射极电压，具有负温度系数，IS是三极管的基射极反向饱和电流，其大小与发射结的面积成正比，IC是三极管的集电极电流，VT可表示为其中，q为电子电荷，K为玻尔兹曼常量，T为温度。
结合公式(2)和(3)可得：
进一步可得：
本发明中，第二电阻R2、第三电阻R3、和第四电阻R4是相同类型的负温度系数电阻，所以可以通过调节第二电阻R2与第四电阻R4的比值，在第二电阻R2两端生成具有正温度系数的电压，对VBEQ3进行一阶补偿。
本发明中，第一电阻R1为正温度系数电阻，设其温度系数为K1，第四电阻R4为负温度系数电阻，设其温度系数为-K4，第一电阻R1的阻值可表示为R1(T0)[1+K1(T-T0)]，第四电阻R4的阻值可表示为R4(T0)[1-K4(T-T0)]。两个电阻的比值为经过泰勒展开可以发现，该式不仅包括关于温度的一阶项，还包含二阶、三阶乃至更高阶的非线性分量，因此通过调节第一电阻R1和第四电阻R4的比值，可以实现对VBEQ3的高阶分量补偿，降低基准电压VREF的温度系数。
上述钳位单元2包括第一NPN三极管Q1、第二NPN三极管Q2、第五NPN三极管Q5，第一PMOS管MP1、第二PMOS管MP2和第一NMOS管MN1；其中：第一PMOS管MP1与第二PMOS管MP2，其栅极相连构成电流镜结构，其源极共同连接电源电压VDD；该第一PMOS管MP1的漏极与自身栅极相连并连接至所述第二NPN三极管Q2的集电极；该第二PMOS管MP2的漏极连接所述第五NPN三极管Q5的集电极，并作为钳位单元2的第三输入端连接启动信号Vstart；第一NPN三极管Q1，其集电极连接电源电压VDD，其基极与第二PMOS管MP2的漏极相连，其发射极作为钳位单元2的输出端并连接至带隙核心单元1的第三输出端，构成负反馈环路；第二NPN三极管Q2，其发射极连接GND，其基极作为钳位单元2的第一输入端连接钳位电压VA；第五NPN三极管Q5，其发射极连接GND，其基极作为钳位单元2的第二输入端连接钳位电压VB；第一NMOS管MN1，其栅极与第二PMOS管MP2的漏极相连，其漏极和源极共同连接GND。
钳位单元2中的第一PMOS管MP1和第二PMOS管MP2组成的电流镜结构使流过第二NPN三极管Q2和第五NPN三极管Q5的集电极电流I1和I2之比等于第一PMOS管MP1和第二PMOS管MP2的宽长比，如果第一PMOS管MP1和第二PMOS管MP2的宽长比相同，则电流I1和I2相等，参照公式(3)可知，如果第二NPN三极管Q2和第五NPN三极管Q5完全相同，那么其基射极电压相等，则第三NPN三极管Q3和第四NPN三极管Q4的基极电极电压相等，即保证了钳位电压VA和钳位电压VB相等。
假设电源电压波动或者器件失配导致钳位电压VB稍大于钳位电压VA，则第五NPN三极管Q5的基射极电压VBEQ5变大，由公式(3)可知，其集电极电流I2增大，使得流过第二PMOS管MP2的电流被迫增大，考虑到其沟道长度调制效应，可知，当流过第二PMOS管MP2的电流增大时，其源漏极电压随之增大，即第一NPN三极管Q1的基极电压减小。由电阻分压可得，钳位电压VB相应减小，进而缩小了与钳位电压VA之间的差距。同理，若钳位电压VA稍大于钳位电压VB，也会通过类似的反馈过程使得钳位电压VA等于钳位电压VB，提高了电路对于电源变化的抑制能力，增强了电路的稳定性。
上述启动单元3包括第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6，第六NPN三极管Q6和第五电阻R5；其中：第三PMOS管MP3与第五PMOS管MP5，其栅极相连构成电流镜结构，其源极共同连接电源电压VDD；该第三PMOS管MP3的漏极与自身栅极相连并连接至所述第六NPN三极管Q6的集电极；该第五PMOS管MP5的漏极通过第五电阻R5连接至GND；第六NPN三极管Q6，其发射极连接GND，其基极作为启动单元3的输入端连接钳位电压VB；第四PMOS管MP4，其源极连接电源电压VDD，其栅极连接GND，其漏极连接所述第六PMOS管MP6的源极；第六PMOS管MP6，其栅极连接第五PMOS管MP5的漏极，其漏极作为启动单元3的输出端输出启动电压Vstart。
当电路开始上电，电源电压VDD增大，第四PMOS管MP4的栅源电压VGS(MP4)大于该PMOS管的阈值电压Vth4时，第四PMOS管MP4开始导通，第六PMOS管MP6的源极开始随电源电压VDD的升高而升高。由于初始状态时第五PMOS管MP5处于关断状态，第六PMOS管MP6的栅极处于较低电位，故第六PMOS管MP6逐渐导通，启动电压Vstart开始上升。随着启动电压Vstart的升高，带隙核心单元1和钳位单元2逐渐进入正常工作状态。
当电路进入正常工作状态，流过第六NPN三极管Q6的电流逐渐稳定，该电流经由第三PMOS管MP3和第五PMOS管MP5组成的电流镜镜像至第五电阻R5，合理设置第五电阻R5的阻值可使第六PMOS管MP6的栅极电压被拉到高电平，从而将该PMOS管关断，完成电路的启动过程。
实施例2：
本发明的带隙核心单元1和钳位单元2与实施例1相同。
上述启动单元3包括第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6，第六NPN三极管Q6和第五电阻R5；其中：第三PMOS管MP3与第五PMOS管MP5，其栅极相连构成电流镜结构，其源极共同连接电源电压VDD；该第三PMOS管MP3的漏极与自身栅极相连并连接至所述第六NPN三极管Q6的集电极；该第五PMOS管MP5的漏极通过第五电阻R5连接至GND；第六NPN三极管Q6，其发射极连接GND，其基极作为启动单元3的输入端连接钳位电压VB；第四PMOS管MP4与第六PMOS管MP6，其栅极相连构成电流镜结构，其源极共同连接电源电压VDD；该第四PMOS管MP4的漏极与自身栅极相连并连接至第五PMOS管MP5的漏极；该第六PMOS管MP6的漏极作为启动单元3的输出端输出启动信号Vstart。
初始时，流过第五电阻R5的电流为零，第四PMOS管MP4的栅极电压为零，当电路开始上电，电源电压VDD增大，第四PMOS管MP4的栅源电压VGS(MP4)大于该PMOS管的阈值电压Vth4时，第四PMOS管MP4开始导通，由于第四PMOS管与第三PMOS管MP3构成电流镜结构，故第三PMOS管MP3同时开始导通，启动电压Vstart开始上升。随着启动电压Vstart的升高，带隙核心单元1和钳位单元2逐渐进入正常工作状态。
当电路进入正常工作状态，流过第六NPN三极管Q6的电流逐渐稳定，该电流经由第六PMOS管MP6和第五PMOS管MP5组成的电流镜镜像至第五电阻R5，合理设置第六PMOS管MP6和第五PMOS管MP5的镜像比例，即给出合理大小的镜像电流可使第四PMOS管MP4的栅极电压被拉到高电平，从而将该PMOS管关断，完成电路的启动过程。
综上，本发明提供的一种无运放的带隙基准电路，由于避免使用运算放大器，简化了电路结构，也不需要额外的偏置电路为晶体管提供偏置电压，有效降低了电路的整体功耗；启动电路成功启动带隙基准电路后，可以在很短时间内关断，进一步降低了电路的功耗。
以上仅是本发明的两个最佳实例，不构成对本发明的任何限制，显然在本发明的构思下，可以对其电路进行不同的变更与改进，但这些均在本发明的保护之列。

Claims (5)

1.一种无运放的带隙基准电路，包括：带隙核心单元(1)、钳位单元(2)和启动单元(3)；其特征在于：
所述带隙核心单元(1)用于产生零温度系数基准电压VREF；该带隙核心单元(1)设有三个输出端，其中第一输出端输出钳位电压VB；第二输出端输出钳位电压VA；第三输出端作为整个带隙基准电路的输出，并输出零温度系数基准电压VREF；
所述钳位单元(2)设有三个输入端和一个输出端；其中第一输入端连接钳位电压VA，第二输入端连接钳位电压VB，第三输入端连接启动信号Vstart；其输出端连接至带隙核心单元(1)的第三输出端，构成负反馈环路；该钳位单元(2)用于保证钳位电压VA与钳位电压VB相等，从而进一步保证零温度系数基准电压VREF的稳定输出；
所述启动单元(3)设有一个输入端和一个输出端，其输入端连接钳位电压VB；其输出端输出启动信号Vstart；该启动单元(3)在上电时保证带隙核心单元(1)和钳位单元(2)迅速进入正常工作状态，并且在其正常工作后及时关断，减少电路功耗；
该启动单元(3)包括第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6，第六NPN三极管Q6和第五电阻R5；其中所述第三PMOS管MP3与第五PMOS管MP5，其栅极相连构成电流镜结构，其源极共同连接电源电压VDD；该第三PMOS管MP3的漏极与自身栅极相连并连接至所述第六NPN三极管Q6的集电极；该第五PMOS管MP5的漏极通过第五电阻R5连接至GND；所述第六NPN三极管Q6，其发射极连接GND，其基极作为启动单元(3)的输入端连接钳位电压VB；所述第四PMOS管MP4，其源极连接电源电压VDD，其栅极连接GND，其漏极连接所述第六PMOS管MP6的源极；所述第六PMOS管MP6，其栅极连接第五PMOS管MP5的漏极，其漏极作为启动单元(3)的输出端输出启动电压Vstart。
2.根据权利要求书1所述的无运放的带隙基准电路，其特征在于：所述带隙核心单元(1)包括第三NPN三极管Q3、第四NPN三极管Q4，第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4；其中：
所述第三NPN三极管Q3，其发射极连接GND，其基极与自身集电极相连并连接至第四NPN三极管Q4的基极，共同作为带隙核心单元(1)的第二输出端输出钳位电压VA；
所述第四NPN三极管Q4，其发射极连接GND，其集电极作为带隙核心单元(1)的第一输出端输出钳位电压VB；
所述第二电阻R2，其一端连接第三NPN三极管Q3的集电极，其另一端与所述第一电阻R1的一端相连；
所述第一电阻R1的另一端作为带隙核心单元(1)的第三输出端输出零温度系数基准电压VREF；
所述第三电阻R3，其一端连接第四NPN三极管Q4的集电极，其另一端连接至第一电阻R1和第二电阻R2的公共端。
3.根据权利要求书1所述的无运放的带隙基准电路，其特征在于：所述钳位单元(2)包括第一NPN三极管Q1、第二NPN三极管Q2、第五NPN三极管Q5，第一PMOS管MP1、第二PMOS管MP2和第一NMOS管MN1；其中：
所述第一PMOS管MP1与第二PMOS管MP2，其栅极相连构成电流镜结构，其源极共同连接电源电压VDD；该第一PMOS管MP1的漏极与自身栅极相连并连接至所述第二NPN三极管Q2的集电极；该第二PMOS管MP2的漏极连接所述第五NPN三极管Q5的集电极，并作为钳位单元(2)的第三输入端连接启动信号Vstart；
所述第一NPN三极管Q1，其集电极连接电源电压VDD，其基极与第二PMOS管MP2的漏极相连，其发射极作为钳位单元(2)的输出端并连接至带隙核心单元(1)的第三输出端，构成负反馈环路；
所述第二NPN三极管Q2，其发射极连接GND，其基极作为钳位单元(2)的第一输入端连接钳位电压VA；
所述第五NPN三极管Q5，其发射极连接GND，其基极作为钳位单元(2)的第二输入端连接钳位电压VB；
所述第一NMOS管MN1，其栅极与第二PMOS管MP2的漏极相连，其漏极和源极共同连接GND。
4.根据权利要求书1所述的无运放的带隙基准电路，其特征在于：所述启动单元(3)包括第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6，第六NPN三极管Q6和第五电阻R5；其中：
所述第三PMOS管MP3与第五PMOS管MP5，其栅极相连构成电流镜结构，其源极共同连接电源电压VDD；该第三PMOS管MP3的漏极与自身栅极相连并连接至所述第六NPN三极管Q6的集电极；该第五PMOS管MP5的漏极通过第五电阻R5连接至GND；
所述第六NPN三极管Q6，其发射极连接GND，其基极作为启动单元(3)的输入端连接钳位电压VB；
所述第四PMOS管MP4与第六PMOS管MP6，其栅极相连构成电流镜结构，其源极共同连接电源电压VDD；该第四PMOS管MP4的漏极与自身栅极相连并连接至第五PMOS管MP5的漏极；该第六PMOS管MP6的漏极作为启动单元(3)的输出端输出启动信号Vstart。
5.根据权利要求书2所述的无运放的带隙基准电路，其特征在于带隙核心单元(1)中的第一电阻R1为正温度系数电阻；第二电阻R2、第三电阻R3、第四电阻R4为负温度系数电阻。
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