CN106055011A - 一种自启动供电电路 - Google Patents

Abstract

本发明属于电源管理技术领域，具体的说涉及一种自启动供电电路。本发明与现有的相关供电模块相比，将传统意义上的误差放大器设计为带隙基准运放，将带隙基准电路和误差放大器结合，一方面在简化了电路的同时依然保证了输出电源的精度及稳定性；另一方面带隙运放的供电电源为自身的供电输出，减少了高压器件的使用，使得电路的成本得到降低；再者，带隙核心部分的偏置电流只需在2～5μA级别，相比于传统意义上的误差放大器的10～40μA级别，极大的降低了电路自身的功耗。通过将带隙运放单元第二级偏置支路采用外部VDD电源轨供电，电路在不需要额外的启动支路的状态能够脱离零状态。

Description

一种自启动供电电路

技术领域

本发明属于电源管理技术领域，具体的说涉及一种自启动供电电路。

背景技术

从外围供电电源到芯片内部的供电都需要通过芯片内部的相关模块来实现降压或者是增强电源的稳定性等问题，传统的意义下通常由低压差线性稳压器(Low DropoutRegulator,LDO)完成。LDO的本质是利用带隙基准产生的稳定电压和负反馈控制环路得到一个基本不随环境变化的输出电压，同时又能够提供较大的带载能力。现有的典型LDO如图1所示，具体包括：调整管MP1、误差放大器EA、电阻反馈网络、负载电阻RL，负载电容CL。其基本工作原理为：电阻反馈网络产生反馈电压，误差放大器将反馈电压和基准电压之间的误差小信号进行放大，再经调整管放大输出，由此形成负反馈，保证了输出电压的稳定，由于误差放大器将反馈网络R1和R2的连接点钳位在基准电压Vref处，所以输出电压为Vout＝(1+R1/R2)Vref。

在实际的LDO电路设计当中，通常还需要启动电路保证在上电的过程中能够脱离零状态，进入正常的工作；同时LDO仅仅是将基准电压进行了抬升和提高其带载能力，在使用时还需要附加基准电路来实现高精度的电压，意味着基准电路由外部电源产生，需要较多的高压器件；再者，基于性能的考虑LDO中的运放单元通常需要较大的偏置电流，导致自身的功耗较大；最后，LDO通常需要较大的片外补偿电容来满足其稳定性要求，使得其建立速度等等受到影响。

发明内容

本发明的目的，是为了解决现有低压差线性稳压器在给芯片提供稳定电源时存在的问题，避免了对额外启动电路及基准源电路的需求，提出一种自启动供电电路，实现了低功耗高精度的芯片内部供电电路。

本发明的技术方案为：一种自启动供电电路，包括带隙运放单元、偏置单元、保护电路、调整管、第一电阻R1和第二电阻R2；所述带隙运放单元的正向输入端接基准电压，负向输入端接第一电阻R1和第二电阻R2的连接点，带隙运放单元的输出端接调整管的栅极；偏置单元的输入端接电源，输出端接带隙运放单元的电源端；调整管的源极接电源，漏极一次通过第一电阻R1和第二电阻R2后接地；调整管漏极与第一电阻R1的连接点为供电电路的输出端；保护电路的一端接带隙运放单元输出端与调整管栅极的连接点，保护电路的另一端接调整管漏极与第一电阻R1的连接点；

所述带隙运放单元用于产生带隙基准电压VREF，与由第一电阻R1和第二电阻R2分压产生的输出反馈电压进行比较，最后将反馈电压箝位在自身产生的带隙基准电压；偏置单元由外部电源VDD供电，产生偏置电流为带隙运放单元的最后一级供电；保护模块设计在带隙运放的输出以及系统整体的输出之间，保护调整管的栅源电压VGS不会超过额定值；第一电阻R1、第二电阻R2以及调整管构成功率输出级；

所述带隙运放单元包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一三极管Q1、第二三极管Q2、第三三极管Q3、第三电阻R3、第四电阻R4和电容；所述第一PMOS管MP1的源极接供电电路的输出端，其栅极接第二PMOS管MP2的漏极；第一NMOS管MN1的漏极接第一PMOS管MP1的漏极，第一NMOS管MN1的栅极和漏极互连，第一NMOS管MN1的源极接地；第二PMOS管MP2的源极接供电电路的输出端，其栅极和漏极互连；第一三极管Q1的集电极接第二PMOS管MP2的漏极，第一三极管Q1的基极接第一电阻R1和第二电阻R2的连接点，第一三极管Q1的发射极依次通过第三电阻R3和第四电阻R4后接地；第三PMOS管MP3的源极接供电电路的输出端，其栅极和漏极互连；第二三极管Q2的集电极接第三PMOS管MP3的漏极，第二三极管Q2的基极接第一电阻R1和第二电阻R2的连接点，第二三极管Q2的发射极通过第四电阻R4后接地；第四PMOS管MP4的源极接供电电路的输出端，其栅极接第三PMOS管MP3的漏极；第二NMOS管MN2的漏接接第四PMOS管MP4的漏极，第二NMOS管MN2的栅极接第一PMOS管MP1的漏极，第二NMOS管MN2的源极接地；第三三极管Q3的基极接第四PMOS管MP4漏极与第二NMOS管MN2漏极的连接点，第三三极管Q3的集电极接第三NMOS管MN3的源极，第三三极管Q3的发射极接地；第三NMOS管MN3的栅极接供电电路的输出端；第三NMOS管MN3的漏极通过电容后接第四PMOS管MP4漏极、第二NMOS管MN2漏极和第三三极管Q3基极连接点；

所述偏置单元包括第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第四NMOS管MN4、第五NMOS管MN5、第五电阻R5、第六电阻R6和第四三极管Q4；第七PMOS管MP7的源极接电源，其栅极接第八PMOS管MP8的漏极；第五PMOS管MP5的源极接第七PMOS管MP7的漏极，第五PMOS管MP5的栅极接第六PMOS管MP6的漏极，第五PMOS管MP5的漏极接第三NMOS管MN3漏极与电容的连接点；第八PMOS管MP8的源极接电源，其栅极和漏极互连；第六PMOS管MP6的源极接第八PMOS管MP8的漏极，第六PMOS管MP6的栅极和漏极互连；第四NMOS管MN4的漏极接第六PMOS管MP6的漏极，第四NMOS管MN4的栅极通过第六电阻R6后接电源，第四NMOS管MN4的源极通过第五电阻R5后接地；第五NMOS管MN5的漏极通过第六电阻R6后接电源，第五NMOS管MN5的栅极和漏极互连；第四三极管Q4的集电极接第五NMOS管MN5的源极，第四三极管Q4的基极和集电极互连，第四三极管Q4的发射极接地；

所述保护电路由依次串联的第一二极管D1、第二二极管D2、第三二极管D3、第四二极管D4和第五二极管D5构成；所述第一二极管D1的正极作为保护电路的正极，第五二极管D5的负极作为保护电路的负极；第一二极管D1的正极接第五PMOS管MP5漏极、第三NMOS管MN3漏极和电容的连接点；第五二极管D5的负极接供电电路的输出端。

本发明的有益效果为，与现有的相关供电模块相比，将传统意义上的误差放大器设计为带隙基准运放，将带隙基准电路和误差放大器结合，一方面在简化了电路的同时依然保证了输出电源的精度及稳定性；另一方面带隙运放的供电电源为自身的供电输出，减少了高压器件的使用，使得电路的成本得到降低；再者，带隙核心部分的偏置电流只需在2～5μA级别，相比于传统意义上的误差放大器的10～40μA级别，极大的降低了电路自身的功耗。通过将带隙运放单元第二级偏置支路采用外部VDD电源轨供电，电路在不需要额外的启动支路的状态能够脱离零状态。5VDiode的加入在启动阶段保护调整管不被损毁，同时完成了限流保护的功能。

附图说明

图1传统用以产生内部电源信号的电路结构图；

图2本发明提出的高精度自启动供电电路拓扑结构图；

图3本发明中的电路全图。

具体实施方式

下面结合附图，详细描述本发明的技术方案：

本发明提出的高精度自启动供电电路的系统拓扑结构图如图2所示由4部分组成，带隙运放单元(Bandgap Operational Amplifier)、偏置电路(Bias)、保护电路(Protection)以及功率调整输出级；带隙运放单元(Bandgap Operational Amplifier)的基准箝位电压由其自身结构产生，输出VCC_int反馈的电阻分压作为带隙运放单元(Bandgap Operational Amplifier)的输入，与其自身产生的基准电压比较箝位；其输出端OPOUT接至MNX的栅极，MNX的源极接作为最后的输出VCC_int，同时接第一和第二电阻分压，产生反馈电压接至带隙运放单元的输入，MNX的漏极接外部电源VDD；由VDD产生的Bias接入带隙运放单元，作为其最后一级的偏置电流；保护单元跨接在MNX的栅极和源极之间，保护MNX在启动过程中其栅源电压VGS不会超过设定值，并且限制供电电路最大输出电流能力，实现过流及短路保护功能。

如在图中标识，在发明设计系统中若输出电压VCC_int因为某种情况下跌，此时带隙运放单元的输出增大，此时调整管的栅源电压增大，输出电压VCC_int上升，整个系统在负反馈环下稳定。下面结合具体电路进行详细分析该过程。

带隙运放单元与MNX构成的功率调整级的结合是本设计的核心所在，如图3电路全图所示，带隙运放单元(Bandgap Operational Amplifier)NMOS管MN1、MN2、MN3和PMOS管MP1、MP2、MP3、MP4及三极管Q1、Q2、Q3以及电阻R3、R4和电容CMiller；其中三极管Q1和Q2基极相连作为运放的反馈电压输入端同时是运放自身的基准电压输出端，三极管Q1的发射极链接电阻R3的一端，R3的另一端与三极管Q2的发射极相连，同时Q2的发射极与电阻R4的一端相连，R4的另一端接地，三极管Q1、Q2以及电阻R3、R4形成基本带隙基准的连接关系；三极管Q1的集电极与PMOS管MP2的栅漏相连，三极管Q1的集电极与PMOS管MP3的栅漏相连；MP2的栅极同时与MP1的栅极相连，MP1和MP2的源极连接至整体的输出VCC_int，MP1和MP2形成基本电流镜连接关系；MP3的栅极同时与MP4的栅极相连，MP3和MP4的源极与VCC_int，MP3和MP4形成基本电流镜的连接关系；MP1的漏端与NMOS管MN 1的栅极个漏极相连，同时MN1的栅极与MN2的栅极相连，MN1、MN2的源端接地，MN1和MN2形成基本电流镜的连接关系；MP4的漏极与MN2的漏极相连，作为带隙运放单元的第一级输出，该节点连接至第二级共发射极放大管Q3的基极作为第二级的输入。三极管Q3的发射极接地，集电极接NMOS管MN3的源端，MN3的栅极接VCC_int，漏极为带隙运放单元的输出节点OPOUT，电容CMiller作为米勒补偿电容跨接在三极管Q3的基极以及MN3的漏极。功率调整输出及包括，调整管MNX、第一电阻R1、第二电阻R2；调整管MNX的漏端接VDD，栅极接带隙运放的输出OPOUT，源端作为整个电路的输出VCC_int；同时VCC_int通过第一和第二电阻R1、R2分压，R1的一端接VCC_int，另一端接R2的一端，R2另一端接地，R1和R2连接点作为输出VCC_int的反馈电压接至带隙运放的输入端，即三极管Q1和Q2的基极。

带隙运放单元自身内建参考电压VREF，该电压值确定了输出反馈电压的箝位点，由Q1、Q2以及R3、R4的连接关系以及Q1和Q2的并联数可知，该参考电压为：

$\begin{array}{c}{V}_{REF}=V_{BE,Q2}+\frac{R_4}{R_3}\×{\mathrm{\ΔV}}_{BE}\\ =V_{BE,Q2}+\frac{R_4}{R_3}\×V_T\×\ln N\end{array}$

通过调节电阻R3和R4的比例关系能够使参考电压在-55℃～125℃下具有良好的稳定性，从而提升最终输出电压的精度。参考电压的电压值经由Q1和Q2的基极输出，同时该节点作为输出反馈电压的输入端，该电压由第一电阻R1和第二电阻R2构成的分压网络，对供电电路整体输出VCC_int分压而得，该电压值为：

$V_{FB}=\frac{R_2}{R_1+R_2}\×VCC\_\mathrm{int}$

带隙运放通过负反馈环将反馈电压箝位在自身内建的基准电压上，该过程如下：

在开始电压上升阶段，三极管Q1的电流大于Q2的电流，为状态1；当反馈电压达到自身产生的参考电压的时候，三极管Q1和Q2电流相等，为状态2；当反馈电压大于自身参考电压时，三极管Q1电流小于Q2电流，为状态3；该带隙运放通过负反馈将状态1和状态3稳定在状态2上，保证输出VCC_int的稳定。通过上述分析：在稳定状态下，所得内部电源的输出电压为：

$VCC\_\mathrm{int}=\frac{R_1+R_2}{R_2}\×(V_{BE,Q2}+\frac{R_4}{R_3}\×V_T\×\ln N)$

通过设置电阻R1和R2的值就能够得到任意想要的内部电压。

在电路初始化阶段，由于核心电路还未工作，右侧偏置支路将OPOUT拉高至5VDiode，调整管进入工作状态；再者，在该结构中，通常情形下VCC_int均在5V附近，则带隙运放和功率调整级当中只需要要调整管MNX耐高压即可，而避免了电路内部使用高压器件，节省了在实际Layout中的面积；另一方面，带隙运放单元中的核心偏置均由三极管支路决定，该电流可以设计在2～5μA数量级，而通常所用的误差放大器中的尾电流源通常在20～40μA数量级，带隙运放单元有效地降低了电路自身的功耗。

全电路中偏置电流单元包括，PMOS管MP5、MP6、MP7、MP8和NMOS管MN4、MN6以及电阻R5、R6以及三极管Q4；其中电阻R6一端接外部供电电源VDD，另一端接NMOS管MN5的栅极和漏极，同时MN5的栅极与MN4的栅极相连，MN5的源端通与三极管Q4的基极和集电极相连，Q4的发射极接地，电阻R5的两端分别接MN4的源端和地；MN4的漏极与PMOS管MP6的栅极和漏极相连，同时MP6的栅和MP5的栅极相连，MP6的源极和MP8的栅极漏极相连，同时MP8的栅极和MP7的栅极相连，MP7和MP8的源极接VDD，MP7的漏端和MP5的源端相连，MP5、MP6、MP7、MP8形成基本共源共栅电流镜连接形式，MP5作为偏置单元的输出，接至带隙运放的输出端OPOUT，即MN3的漏极。

偏置电流部分为带隙运放的最后一级供电，该电流与核心部分的偏置可以设计在同一数量级，同样只需要电路全图中的虚线框示器件耐高压进行隔离。

电路全图中D1～D5五个二极管跨接在带隙运放的输出端和VCC_int之间，作启动保护使用，右侧偏置支路恒定开启，在启动过程中核心部分尚未工作时，OPOUT节点电压非常接近VDD，此时VCC_int较低，D1～D5将调整管MNX的栅源电压箝位在5VDiode上，保护调整管，正常工作时OPOUT与VCC_int之间的压差将低于5VDiode，该支路关闭；另一方面，该结构通过限制调整管的栅源电压VGS，实现了过流保护的作用，该结构所设定的过流保护阈值为：

$I_{Limit}=\frac{1}{2}{\mathrm{\μ}}_n{C}_{OX}\frac{W}{L}{(5V_{Diode}-V_{TH})}^2$

其中，μn为调整管的载流子迁移率，COX为调整管单位面积栅氧化层的电容，W和L分别为调整管的沟道宽度和长度以及VTH为调整管的阈值电压。当外部所需负载大于该值时输出VCC_int将开始下降，电路进入异常状态。

Claims (1)

1.一种自启动供电电路，包括带隙运放单元、偏置单元、保护电路、调整管、第一电阻R1和第二电阻R2；所述带隙运放单元的正向输入端接基准电压，负向输入端接第一电阻R1和第二电阻R2的连接点，带隙运放单元的输出端接调整管的栅极；偏置单元的输入端接电源，输出端接带隙运放单元的电源端；调整管的源极接电源，漏极一次通过第一电阻R1和第二电阻R2后接地；调整管漏极与第一电阻R1的连接点为供电电路的输出端；保护电路的一端接带隙运放单元输出端与调整管栅极的连接点，保护电路的另一端接调整管漏极与第一电阻R1的连接点；

所述带隙运放单元用于产生带隙基准电压VREF，与由第一电阻R1和第二电阻R2分压产生的输出反馈电压进行比较，最后将反馈电压箝位在自身产生的带隙基准电压；偏置单元由外部电源VDD供电，产生偏置电流为带隙运放单元的最后一级供电；保护模块设计在带隙运放的输出以及系统整体的输出之间，保护调整管的栅源电压VGS不会超过额定值；第一电阻R1、第二电阻R2以及调整管构成功率输出级；

所述带隙运放单元包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一三极管Q1、第二三极管Q2、第三三极管Q3、第三电阻R3、第四电阻R4和电容；所述第一PMOS管MP1的源极接供电电路的输出端，其栅极接第二PMOS管MP2的漏极；第一NMOS管MN1的漏极接第一PMOS管MP1的漏极，第一NMOS管MN1的栅极和漏极互连，第一NMOS管MN1的源极接地；第二PMOS管MP2的源极接供电电路的输出端，其栅极和漏极互连；第一三极管Q1的集电极接第二PMOS管MP2的漏极，第一三极管Q1的基极接第一电阻R1和第二电阻R2的连接点，第一三极管Q1的发射极依次通过第三电阻R3和第四电阻R4后接地；第三PMOS管MP3的源极接供电电路的输出端，其栅极和漏极互连；第二三极管Q2的集电极接第三PMOS管MP3的漏极，第二三极管Q2的基极接第一电阻R1和第二电阻R2的连接点，第二三极管Q2的发射极通过第四电阻R4后接地；第四PMOS管MP4的源极接供电电路的输出端，其栅极接第三PMOS管MP3的漏极；第二NMOS管MN2的漏接接第四PMOS管MP4的漏极，第二NMOS管MN2的栅极接第一PMOS管MP1的漏极，第二NMOS管MN2的源极接地；第三三极管Q3的基极接第四PMOS管MP4漏极与第二NMOS管MN2漏极的连接点，第三三极管Q3的集电极接第三NMOS管MN3的源极，第三三极管Q3的发射极接地；第三NMOS管MN3的栅极接供电电路的输出端；第三NMOS管MN3的漏极通过电容后接第四PMOS管MP4漏极、第二NMOS管MN2漏极和第三三极管Q3基极连接点；

所述偏置单元包括第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第四NMOS管MN4、第五NMOS管MN5、第五电阻R5、第六电阻R6和第四三极管Q4；第七PMOS管MP7的源极接电源，其栅极接第八PMOS管MP8的漏极；第五PMOS管MP5的源极接第七PMOS管MP7的漏极，第五PMOS管MP5的栅极接第六PMOS管MP6的漏极，第五PMOS管MP5的漏极接第三NMOS管MN3漏极与电容的连接点；第八PMOS管MP8的源极接电源，其栅极和漏极互连；第六PMOS管MP6的源极接第八PMOS管MP8的漏极，第六PMOS管MP6的栅极和漏极互连；第四NMOS管MN4的漏极接第六PMOS管MP6的漏极，第四NMOS管MN4的栅极通过第六电阻R6后接电源，第四NMOS管MN4的源极通过第五电阻R5后接地；第五NMOS管MN5的漏极通过第六电阻R6后接电源，第五NMOS管MN5的栅极和漏极互连；第四三极管Q4的集电极接第五NMOS管MN5的源极，第四三极管Q4的基极和集电极互连，第四三极管Q4的发射极接地；

所述保护电路由依次串联的第一二极管D1、第二二极管D2、第三二极管D3、第四二极管D4和第五二极管D5构成；所述第一二极管D1的正极作为保护电路的正极，第五二极管D5的负极作为保护电路的负极；第一二极管D1的正极接第五PMOS管MP5漏极、第三NMOS管MN3漏极和电容的连接点；第五二极管D5的负极接供电电路的输出端。