CN101540586A - 运算放大器、独立于温度的系统与带隙参考电路 - Google Patents

Abstract

运算放大器、独立于温度的系统与带隙参考电路。在一实际例中，提供一种带隙参考电路包括电流镜电路、运算放大器、第一与第二双极性晶体管。电流镜电路包括至少一个输出端。运算放大器包括第一输入端、第二输入端以及输出端，运算放大器耦接电流镜电路，分别耦接运算放大器的第一输入端与第二输入端的第一晶体管与第二晶体管具有接近于零的阈值电压。第一与第二双极性晶体管，分别耦接运算放大器的第一输入端与该第二输入端，其中第一与第二双极性晶体管中的至少一个通过导电路径耦接电流镜电路的输出端。本发明能够使带隙参考电路运作在低工作电压的环境当中，且能够使带隙参考电路的输出电压具有接近零的温度系数。

Description

运算放大器、独立于温度的系统与带隙参考电路

技术领域

本发明是关于一种运算放大器、独立于温度的系统与带隙参考电路(bandgap reference circuit)。

背景技术

参考电压电路通常需要提供大致上固定的输出电压，而不管输入电压缓慢或突然的改变，尽量不受到输出电流或是温度的影响。实际上，很多设计者会利用带隙参考电路来提供稳定的输出电压，且在一个较宽的温度范围内对温度的变化比较不敏感。这些带隙参考电路利用晶体管的基极-发射极(base-emitter)电压的独立于温度的特性，来减少温度变化对输出电压的影响。典型的带隙参考电路的运作主要是以热电压(thermal voltage)的正温度系数来补偿双极性晶体管的基极-发射极电压的负温度系数。在一般的情况下，带隙参考电路产生的独立于温度(temperature-independent)的电压大约是1.25V，如果系统无法提供足够的电压，带隙参考电路可能会发生错误或是无法运作，举例来说，根据目前的带隙参考电路的架构，带隙参考电路无法运作在1.2V或更低的电压。本发明能够使带隙参考电路运作在低工作电压的环境当中，且能够使带隙参考电路的输出电压具有接近零的温度系数。

发明内容

采用带隙参考电路以提供大致固定的输出电压时，如果系统无法提供足够的电压，带隙参考电路可能会发生错误或是无法运作，有鉴于此，本发明提供了一个能够操作在低电压，并使用运算放大器、实现独立于温度的系统与带隙参考电路。

本发明的一实施例提供一种运算放大器，包括第一PMOS晶体管、第二PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管以及第五PMOS晶体管。第一PMOS晶体管，具有接近于零的阈值电压，包括了第一栅极、第一源极以及第一漏极，其中，该第一栅极用以接收第一输入信号。第二PMOS晶体管，具有接近于零的阈值电压，包括第二栅极、第二源极以及第二漏极，其中，该第二栅极用以接收第二输入信号。第三NMOS晶体管，具有第三栅极、第三源极以及第三漏极，其中该第三源极耦接高电压源且该第三栅极与该第三漏极耦接该第一漏极。第四NMOS晶体管，具有第四栅极、第四源极以及第四漏极，其中该第四源极耦接该高电压源且该第四栅极耦接第三栅极，该第四漏极耦接该第二漏极。第五PMOS晶体管，具有第五栅极、第五源极以及第五漏极，其中该第五栅极接收偏压电压，该第五漏极耦接该第一源极与该第二源极，且该第五源极接地。

本发明的另一实施例提供一种运算放大器，包括第一NMOS晶体管、第二NMOS晶体管、第三PMOS晶体管、第四PMOS晶体管以及第五NMOS晶体管。第一NMOS晶体管，具有接近于零的阈值电压，包括了第一栅极、第一源极以及第一漏极，其中，该第一栅极用以接收第一输入信号。第二NMOS晶体管，具有接近于零的阈值电压，包括第二栅极、第二源极以及第二漏极，其中，该第二栅极用以接收第二输入信号。第三PMOS晶体管，具有第三栅极、第三源极以及第三漏极，其中该第三源极接地且该第三栅极与该第三漏极耦接该第一漏极。第四PMOS晶体管，具有第四栅极、第四源极以及第四漏极，其中该第四源极接地且该第四栅极与该第四漏极耦接该第二漏极。第五NMOS晶体管，具有第五栅极、第五源极以及第五漏极，其中该第五栅极接收偏压电压，该第五漏极耦接该第一源极与该第二源极，且该第五源极接地。

本发明的另一实施例提供一种独立于温度的系统，包括正温度系数补偿单元、负温度系数补偿单元以及运算放大器。正温度系数补偿单元，具有正温度系数，输出第一电压。负温度系数补偿单元，具有负温度系数，输出第二电压，其中该正温度系数与该负温度系数满足第一等式：α₁k₁+α₂k₂＝0，其中，k₁表示该正温度系数，k₂表示该负温度系数，α₁与α₂为任意一组满足该第一等式的适当数值；运算放大器，具有第一输入端、第二输入端以及输出端，其中，该第一输出端接收该第一电压，该第二输入端接收该第二电压，该输出端输出输出电压，其中分别耦接该第一输入端与该第二输入端的第一MOS晶体管与第二MOS晶体管具有接近于零的阈值电压，且该输出电压满足第二等式：Vo＝α₁V₁+α₂V₂，其中Vo表示该输出电压，V₁表示该第一电压，V₂表示该第二电压。

本发明的另一实施例提供一种带隙参考电路，包括运算放大器、第一电阻、第二电阻、第三电阻、第一双极性晶体管以及第二双极性晶体管。运算放大器，具有第一输入端、第二输入端以及输出端，其中分别耦接该第一输入端与该第二输入端的第一MOS晶体管与第二MOS晶体管具有接近于零的阈值电压。第一电阻，具有第一端耦接该输出端，以及第二端，耦接该第一输入端。第二电阻，具有第三端耦接该输出端，以及第四端，耦接该第二输入端。第三电阻，具有第五端，耦接该第二输入端，以及第六端。第一双极性晶体管，具有第一基极、第一集电极以及第一发射极，其中该第一基极与该第一集电极耦接该第一输入端，该第一发射极接地。第二双极性晶体管，具有第二基极、第二集电极以及第二发射极，其中该第二基极与该第二集电极耦接该第六端，且该第二发射极接地。

本发明的另一实施例提供一种带隙参考电路，包括电流镜电路、运算放大器、第一双极性晶体管与第二双极性晶体管。电流镜电路，包括第一输入端、第二输入端以及至少一个输出端。运算放大器，包括第一输入端、第二输入端以及输出端，该运算放大器耦接该电流镜电路，其中分别耦接该第一输入端与该第二输入端的第一晶体管与第二晶体管具有接近于零的阈值电压。第一双极性晶体管与第二双极性晶体管，分别耦接该第一输入端与该第二输入端，其中该第一双极性晶体管与该第二双极性晶体管中的至少一个双极性晶体管通过导电路径耦接该电流镜电路的该输出端。

本发明能够使带隙参考电路运作在低工作电压的环境当中，且能够使带隙参考电路的输出电压具有接近零的温度系数。

附图说明

图1为一NMOS晶体管的剖面示意图。

图2为根据本发明一PMOS晶体管输入形式的运算放大器的一实施例的电路示意图。

图3为根据本发明一NMOS晶体管输入形式的运算放大器的一实施例的电路示意图。

图4为根据本发明一独立于温度的系统的一实施例的示意图。

图5为得到一独立于温度的电压的方法示意图。

图6为与绝对温度成正比的电压产生器的实施例的电路示意图。

图7为根据本发明一带隙参考电路的一实施例的电路示意图。

图8为根据本发明一带隙参考电路的一实施例的电路示意图。

图9为根据本发明一带隙参考电路的另一实施例的电路示意图。

具体实施方式

下文所讨论的是本发明所揭露的较佳实施例。虽然本说明书在基于本发明的精神以下列实施例说明，但是并非用以限制本发明为该多个实施例。本发明所举的实施例仅用以为本说明书的举例说明使用，并非用以限制本发明的观点。

图1为一NMOS晶体管的剖面示意图。栅极结构13形成于P型基板11上，且一导电金属区15设置在栅极结构13上，用以接收一偏置电压V。两个N型掺杂区12与14被形成在P型基板11上，用以形成本体(native)NMOS晶体管的源极与漏极。当偏置电压V被施加在栅极结构13上时，在栅极结构13的下方形成通道16。在图1所示的本体NMOS晶体管中，通过适当的半导体工艺可使得所需的偏置电压V变的非常小，甚至为零。

图2为根据本发明的一PMOS晶体管输入形式(PMOS-input-based)的运算放大器的一实施例的电路示意图。NMOS晶体管M23具有一源极、一漏极以及一栅极，其中，晶体管M23的源极耦接一高电压源V_DD，晶体管M23的栅极耦接晶体管M23的漏极。NMOS晶体管M24具有一源极、一栅极以及一漏极，其中，晶体管M24的源极耦接一高电压源V_DD，晶体管M24的栅极耦接晶体管M23的栅极。PMOS晶体管M21具有一栅极、一漏极以及一源极，其中，晶体管M21的栅极接收一第一输入电压V+，晶体管M21的漏极耦接NMOS晶体管M23的漏极。PMOS晶体管M22具有一栅极、一漏极以及一源极，其中，晶体管M22的栅极接收一第二输入电压V-，晶体管M22的漏极耦接NMOS晶体管M24的漏极，供输出一输出电压Vo，以及晶体管M22的源极耦接PMOS晶体管M21的源极。PMOS晶体管M25具有一栅极、一漏极以及一源极，其中，晶体管M25的栅极接收一偏置电压V_b，晶体管M25的漏极耦接PMOS晶体管M21的源极，以及晶体管M25的源极接地。在本实施例中，V+、V-和Vo分别为运算放大器的第一输入端、第二输入端与输出端。在本实施例中，PMOS晶体管M21与M22的阈值电压为零，不过，接近零的正阈值电压或负阈值电压都可以应用于本实施例。在这边提到的接近零的正阈值电压或负阈值电压，其范围可以为-0.2V到+0.2V之间。为了避免PMOS晶体管M25进入线性区，PMOS晶体管M25的饱和电压满足下列方程式：

Vds_M25＞Vgs_M25-Vt_M25

＝＞Vd_M25＞Vg_M25-Vt_M25

其中，Vds_M25、Vgs_M25、Vd_M25、Vg_M25、Vt_M25分别表示晶体管M25的漏极与源极间的偏置电压、栅极与源极间的偏置电压、漏极的偏置电压、栅极的偏置电压以及晶体管M25的阈值电压。再者，为了保证PMOS晶体管M21被导通(activated)，输入电压V+必须满足下列方程式：

V+＞Vd_M25+Vt_M21

其中，Vt_M21表示晶体管M21的阈值电压。

因为PMOS晶体管M21的阈值电压为零，因此当输入电压V+大于Vd_M25时，PMOS晶体管M21被导通。

为了保证PMOS晶体管M21运作在饱和区(saturation region)，PMOS晶体管M21的饱和电压必须满足下列方程式：

Vd_M21＞V+

因为Vd_M21相等于Vg_M23，上式可改写如下：

Vg_M23＞V+

高电压源V_DD提供图2中的运算放大器所需的工作电压，而且V_DD满足下列方程式：

V_DD＞Vg_M23+Vt_M23

在本发明的一些实施例中，PMOS晶体管M21可以包括一N型基板、一栅极结构及第一P型区与第二P型区。该栅极结构形成在该N型基板之上。第一P型区与第二P型区直接掺杂在该N型基板上，其中，该第一P型区与该第二P型区的分布关于该栅极结构对称。

简单的来说，图2的运算放大器所需的工作电压因为PMOS晶体管M21与M22的阈值电压为零的关系而减少。

图3为根据本发明的一NMOS晶体管输入形式(NMOS-input-based)的运算放大器的一实施例的电路示意图。NMOS晶体管M35具有一源极、一漏极以及一栅极，其中该源极耦接一高电压源V_DD，该栅极接收一偏置电压V_b。NMOS晶体管M31具有一源极、一漏极以及一栅极，其中该源极耦接NMOS晶体管M35的漏极，该栅极接收一第一输入电压。NMOS晶体管M32具有一源极、一漏极以及一栅极，其中该源极耦接NMOS晶体管M35的漏极，该栅极接收一第二输入电压，该漏极耦接输出电压Vo。PMOS晶体管M33具有一源极、一漏极以及一栅极，其中该源极接地，该漏极与该栅极耦接NMOS晶体管M31的漏极。在本实施例中，NMOS晶体管M31与M32的阈值电压可能为零，因此图3所示的运算放大器的工作电压会因为PMOS晶体管M21与M22的阈值电压为零的关系而降低。相关的描述与推导请参考图2的叙述。在本发明的一些实施例中，NMOS晶体管M31可以包括一P型基板、一栅极结构及第一N型区与第二N型区。该栅极结构形成在该P型基板之上。第一N型区与第二N型区直接掺杂在该P型基板上，其中，该第一N型区与该第二N型区的分布关于该栅极结构对称。

图4为根据本发明的一独立于温度的系统的一实施例的示意图。运算放大器42具有两个输入端，分别接收来自正温度系数补偿单元43的电压与负温度系数补偿单元44的电压。来自正温度系数补偿单元43的电压携带一正温度系数，且来自负温度系数补偿单元44的电压携带一负温度系数。运算放大器42利用外接电路(图中未示)，根据正温度系数与负温度系数来得到一独立于温度的电压。在本实施例中，运算放大器42内的用以接收输入电压的多个晶体管的阈值电压为零或是接近于零。运算放大器42输出一独立于温度的电压至电压/电流产生器41。电压/电流产生器41产生至少一个期望电压或电流供周边电路45使用。

图5为得到一独立于温度的电压的方法示意图。正温度系数补偿单元(如图4所示的正温度系数补偿单元43)提供具有一正温度系数k₁的第一电压V1(T)，负温度系数补偿单元(如图4所示的负温度系数补偿单元44)提供具有一负温度系数k₂的第二电压V2(T)，Vo(T)为V1(T)与V2(T)的结合，用以提供一独立于温度的电压。Vo(T)可表示如下：

Vo(T)＝α₁V1(T)+α₂V2(T)

其中，α₁和α₂为任意一组数值，满足如下等式：

α₁k₁+α₂k₂＝0

因此可以通过调整α₁和α₂的值来消去温度系数，并利用满足上式的α₁和α₂得到独立于温度的电压Vo(T)。

双极性晶体管的基极-发射极电压显示一负温度系数。对一双极性晶体管来说，电流可以表示如下：

$\mathrm{Ic}=\mathrm{Is}*{\exp }^{(V_{\mathrm{BE}}/V_T)}$

其中，热电压(thermal voltage)V_T可经由 $V_T=\frac{\mathrm{kT}}{q}$ 获得，k是波尔兹曼常数(Boltzmannis constant)，其值为1.38×10^-23J/K，q是电荷电量，其值为1.6×10^-19C，T为绝对温度。

饱和电流Is是与μkTn_i ²成比例的，其中μ为少数载流子的漂移率(mobility of minority carriers)，n_i为硅内部的少数载流子的浓度。参数μ会随着温度变化，且可表示如下：

μ∝μ₀T^m

其中m近似于-3/2。参数n_i同样的也会随着温度变化，且可表示如下：

${n_i}^2\∝T^3{e}^{-E_g/\mathrm{kT}}$

其中E_g近似于1.12eV，是硅的能带间隙能量(bandgap energy)。因此，我们可以将饱和电流的表示方式改写如下：

$\mathrm{Is}=b{T}^{4+m}{e}^{-E_g/\mathrm{kT}}$ 式(1)

其中b为一比例因子(proportionality factor)。利用V_BE＝V_Tln(I_C/I_s)的等式，可以计算出基极-发射极电压的温度系数。将电压V_BE对T偏微分，可得到下列式子：

$\frac{\∂V_{\mathrm{BE}}}{\∂T}=\frac{\∂V_T}{\∂T}\ln \frac{I_C}{\mathrm{Is}}-\frac{V_T}{\mathrm{Is}}\frac{\∂\mathrm{Is}}{\∂T}$ 式(2)

从式(1)可以得到下式：

$\frac{V_T}{\mathrm{Is}}\frac{\∂\mathrm{Is}}{\∂T}=(4+m)\frac{V_T}{T}+\frac{\mathrm{Eg}}{k{T}^2}{V}_T$ 式(3)

利用 $V_T=\frac{\mathrm{kT}}{q},$ 并参考式(2)与式(3)，可以得到下式：

$\frac{\∂V_{\mathrm{BE}}}{\∂T}=\frac{V_{\mathrm{BE}}-(4+m)V_T-\mathrm{Eg}/q}{T}$ 式(4)

式(4)提供了在一已知温度时的基极-发射极电压的温度系数。假设电压V_BE为750mV，温度T为300°K，温度系数可得到为-1.5mV/°K。

为解释正温度系数，请参考图6。图6为与绝对温度成正比(Proportional-To-Absolute-Temperature，PTAT)的电压产生器的实施例的电路示意图。在图6中，两个恒等的晶体管(identical transistors)Q61与Q62的集电极偏压电流分别为nIo与Io，且晶体管Q61与Q62的基极电流可忽略，且晶体管Q61与Q62的饱和电流I_S1和I_S2满足I_S1＝I_S2。因此，基极-发射极电压差ΔV_BE可表示如下：

$\mathrm{\Δ}{V}_{\mathrm{BE}}=V_{\mathrm{BE}1}-V_{\mathrm{BE}2}$

$=V_T\ln \frac{\mathrm{nIo}}{I_{S1}}-V_T\ln \frac{\mathrm{Io}}{I_{S2}}$

$=V_T\ln n$

因此可以发现，基极-发射极电压差ΔV_BE具有一正温度系数，可表示如下：

$\frac{\∂\mathrm{\Δ}{V}_{\mathrm{BE}}}{\∂T}=\frac{k}{q}\ln n$

具有正温度系数与负温度系数的电压已如前所述，因此如果要得到一个独立于温度的电压，可以使用具有正温度系数的电压与具有负温度系数的另一电压，通过如图5的方式来消去温度系数。

利用上述得到的正温度系数与负温度系数，我们可以得到一个温度系数为零的参考电压。参考电压的可以表示如下：

Vref＝α₁V_BE+α₂(V_Tlnn)

其中V_Tlnn为图7中所示双极性晶体管Q71与Q72的基极-发射极电压差。图7为根据本发明的一带隙参考电路的一实施例的电路示意图。如图7所示的带隙参考电路包括放大器71、电阻R71、电阻R72、电阻R73及双极性晶体管Q71与双极性晶体管Q72。放大器71接收电压V_o1与V_o2，且在放大器71中用以接收电压V_o1与V_o2的晶体管的阈值电压为零或是接近零。放大器71的较佳实施方式可如图2与图3所示。电阻R71耦接于节点N1与放大器71的输出端之间，电阻R72耦接于节点N2与放大器71的输出端之间，且电阻R73耦接于节点N2与双极性晶体管Q72之间。双极性晶体管Q71具有第一基极、第一集电极以及第一发射极，其中第一基极与第一集电极耦接节点N1，第一发射极接地。双极性晶体管Q72具有第二基极、第二集电极以及第二发射极，其中第二基极与第二集电极耦接电阻R73的一端，且该第二发射极接地。

为了使节点N1与N2得到的电压相近，电阻R71与R72的电阻值相同。在图7中，输出电压V_out可以表示如下：

$V_{\mathrm{out}}=V_{\mathrm{BEQ}72}+\frac{V_T\ln n}{R73}(R73+R72)$

$=V_{\mathrm{BEQ}72}+\left(V_T\ln n\right)(1+\frac{R72}{R73})$

在室温下， $\frac{\∂V_{\mathrm{BE}}}{\∂T}=-1.5$ mV/°K，且 $\frac{\∂V_T}{\∂T}=0.087$ mV/°K。为了消除温度系数对电压的影响，

的值接近于17.2，也就是

对

的比值。

图8为根据本发明的一带隙参考电路的一实施例的电路示意图。如图所示，带隙参考电路100A包括一电流产生电路10A以及一电流转电压产生器20。电流产生电路10A产生两个相同的电流I4a与I4b，且由于电流I4a与I4b相同，电流I4b亦可利用电流I1、I2与I3来获得。电流转电压产生器20根据电流产生电路10A产生的电流I4b产生一输出电压Vref。

电流产生电路10A包括一电流镜电路CM，一运算放大器OP，电阻R1、R2a、R2b与R3，以及两个双极性晶体管Q1与Q2。电流镜电路CM包括两个PMOS晶体管MP1与MP2以及至少一个输出端，其中，该输出端用以输出电流I4a和/或电流I4b。且电阻R2a与R2b具有相同的电阻值。在本实施例中，运算放大器OP包含第一晶体管与第二晶体管，分别耦接运算放大器OP的第一输入端与第二输入端，用以接收输入电压，其中，该第一晶体管与该第二晶体管的阈值电压为零或是接近于零。举例来说，晶体管MP1与MP2具有相同的尺寸(宽长比相同)，且晶体管Q1的发射极区域是晶体管Q2的发射极区域的N倍，其中N大于1。电流转电压产生器20可以是一个电阻、电阻性组件、无源组件或前述组件的组合。在本实施例中，电流转电压产生器20包括电阻R4。

晶体管MP1包括一第一端、一第二端以及一控制端，其中第一端耦接电源电压Vcc，第二端耦接节点N1，控制端耦接晶体管MP2。晶体管MP2具有一第一端、一第二端以及一控制端，其中第一端耦接电源电压Vcc，第二端耦接电阻R4，控制端耦接晶体管MP1的控制端。电阻R3耦接在节点N1与接地电压GND之间，电阻R2a耦接在节点N1与N2之间，电阻R2b耦接在节点N1与N3之间，电阻R1耦接在节点N2与晶体管Q1之间。

运算放大器包括一第一端，一第二端以及一输出端，其中第一端耦接节点N2，第二端耦接节点N3，且输出端耦接电流镜电路CM中的晶体管MP1与MP2的控制端。运算放大器OP根据节点N2与N3的电压，输出一控制信号用以控制电流镜电路CM。

晶体管Q1包括一发射极，一基极以及一集电极，该发射极耦接电阻R1，该集电极耦接接地电压GND，该基极耦接晶体管Q2。晶体管Q2包括一发射极，一基极以及一集电极，该发射极耦接节点N3，该集电极耦接接地电压GND，该基极耦接晶体管Q1的基极。在本实施例中，晶体管Q1与Q2的基极耦接接地电压GND。亦即，晶体管Q1与Q2是接成二极管形式的晶体管(diode-connected transistors)。

如果基极电流可以被忽略，那在顺向主动模式下运作的二极管(forward active operation diode)的发射极-基极电压V_EB可以表示如下：

$V_{\mathrm{EB}}=\frac{\mathrm{kT}}{q}\ln \left(\frac{I_C}{I_S}\right)$

其中k是波尔兹曼常数，其值为1.38×10^-23J/K，q是电荷大小，其值为1.6×10^-19C，T为温度，I_C为集电极电流，I_S为饱和电流。

当运算放大器OP的输入电压V1与V2相匹配，且晶体管Q1的尺寸为晶体管Q2的尺寸的N倍时，晶体管Q1与Q2的发射极-基极电压差ΔV_EB可表示如下：

$\mathrm{\Δ}{V}_{\mathrm{EB}}=V_{\mathrm{EB}2}-V_{\mathrm{EB}1}=\frac{\mathrm{kT}}{q}\ln N$

其中V_EB1为晶体管Q1的发射极-基极电压，V_EB2为晶体管Q2的发射极-基极电压。

因为输入电压V1与V2通过运算放大器OP匹配，电压V1与V2可表示如下：

V1＝V2＝V_EB2＝V_EB1+I1×R1

$I1\×R1=V_{\mathrm{EB}2}-V_{\mathrm{EB}1}=\frac{\mathrm{kT}}{q}\ln N$

因此流经电阻R2a与R1的电流I1可表示如下：

$I1=\frac{V_T}{R1}\ln N$

其中热电压 $V_T=\frac{\mathrm{kT}}{q}.$

因为电阻R2a与R2b相同，且输入电压V1与V2通过运算放大器OP匹配，因此电流I2可以与电流I1相同。

因此可以得到下式：

$I1=I2=\frac{V_T}{R1}\ln N$

由于热电压V_T具有一正温度系数0.085mV/℃，且电流I1与I2也具有相同的正温度系数。因此，节点N1的电压V3可以表示如下：

V3＝I3×R3＝I1×(R1+R2a)+V_EB1＝I2×R2b+V_EB2

接着，电流I3可以表示如下：

$I3=\frac{1}{R3}[V_{\mathrm{EB}2}+(\frac{V_T\ln N}{R1}\×R2b)]$

因为晶体管的发射极-基极电压V_EB具有一负温度系数-2mV/℃，因此电流I3也会具有负温度系数。

假设电流镜电路CM中的晶体管MP1与MP2是相同的，电流I4b与I4b也会相同，可表示如下：

$I4a=I4b=I1+I2+I3=2I1+I3$

$=(\frac{2}{R1}+\frac{R2b}{R1\×R3})\×V_T\ln N+\frac{V_{\mathrm{EB}2}}{R3}$

因此，若选择电阻R1、R2a、R2b与R3的电阻值为一适当的比例，电流I4a就可以具有接近零的温度系数，也可以降低温度对电流I4a的影响。亦即，电流镜CM的每个电流镜输出(电流I4b与I4b)都具有接近零的温度系数，也可以降低温度对每个电流镜输出(电流I4b与I4b)的影响。

因此带隙参考电路100A的输出电压可以表示如下：

$V_{\mathrm{ref}}=I4b\×R4$

$=(\frac{2R4}{R1}+\frac{R2b\×R4}{R1\×R3})\×V_T\ln N+\frac{R4}{R3}\×V_{\mathrm{EB}2}$

要注意的是电阻R2a与R2b是用来避免直接连接到运算放大器OP的输入端，以确保运算放大器OP能够正常运作。若没有电阻R3，带隙参考电路100A的输出电压Vref会被限制在1.25V，如此一来就不能运作在低工作电压的环境当中。因此本发明利用了电阻R3来感应具有负温度系数的电流I3，用以克服上述的限制。且如果选择电阻R1、R2a、R2b与R3的电阻值为一适当的比例，就可以降低温度对电流I4b的影响，且使得能带隙参考电路100A可以运作在低工作电压的环境当中。

图9为根据本发明的一带隙参考电路的另一实施例的电路示意图。如图所示，带隙参考电路100B包括电流产生电路10B以及电流转电压产生器20。带隙参考电路100B除了电阻R3外，其余电路相似于图8中的带隙参考电路100A。电阻R3耦接在节点N1与电阻R4之间，而非节点N1与接地电压GND之间。在本实施例中，运算放大器OP内的用以接收输入电压的多个晶体管的阈值电压可以为零或是接近于零。

同理，电流I1与I2相等，且表示如下：

$I1=I2=\frac{V_T}{R1}\ln N$

节点N1的电压V3以及输出电压Vref可以表示如下：

$V3=\frac{V_T\ln N}{R1}\×R2b+V_{\mathrm{EB}2}$

$\mathrm{Vref}=R4\×[\left(\frac{V3-\mathrm{Vref}}{R3}\right)+2I2+\left(\frac{V3-\mathrm{Vref}}{R3}\right)]$

$=R4\×(\frac{2V3}{R3}-\frac{2\mathrm{Vref}}{R3}+2I2)$

$=\frac{1}{(1+\frac{2R4}{R3})}[\frac{R4}{R3}{V}_{\mathrm{EB}2}+(\frac{2R2\×R4}{R1\×R3}+\frac{2R4}{R1})V_T\ln N]$

因为晶体管的发射极-基极电压V_EB具有一负温度系数-2mV/℃，因此电流I3也会具有一负温度系数。因此只要选择电阻R1、R2a、R2b与R3的电阻值为一适当的比例，输出电压Vref就可以就具有接近零的温度系数，从而降低温度对输出电压Vref的影响，且可以运作在低工作电压的环境当中。同理，只要选择电阻R1、R2a、R2b与R3的电阻值为一适当的比例，输出电压Vref就可以就具有接近零的温度系数，也可以降低温度对电压Vref的影响，且也可以因此降低温度对电流I4b与I4b的影响。类似的说明请参考先前说明，在此不赘述。

根据本发明的带隙参考电路100A与100B可以应用在混模(mixed-mode)与模拟集成电路运作中，作为必要的功能模块，如数据转换器，锁相环电路、振荡器、电源管理电路、动态随机存取内存、闪存以及其它电子装置。举例来说，带隙参考电路100A可以提供电流I4或输出电压Vref给一核心电路，使得核心电路可以因此而执行其功能。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims (14)

1.一种运算放大器，包括：

第一PMOS晶体管，具有接近于零的阈值电压，所述第一PMOS晶体管包括了第一栅极、第一源极以及第一漏极，其中所述第一栅极用以接收第一输入信号；

第二PMOS晶体管，具有接近于零的阈值电压，所述第二PMOS晶体管包括第二栅极、第二源极以及第二漏极，其中，所述第二栅极用以接收第二输入信号；

第三NMOS晶体管，具有第三栅极、第三源极以及第三漏极，其中所述第三源极耦接高电压源，且所述第三栅极与所述第三漏极耦接所述第一漏极；

第四NMOS晶体管，具有第四栅极、第四源极以及第四漏极，其中所述第四源极耦接所述高电压源，且所述第四栅极耦接所述第三栅极，所述第四漏极耦接所述第二漏极；以及

第五PMOS晶体管，具有第五栅极、第五源极以及第五漏极，其中所述第五栅极接收偏置电压，所述第五漏极耦接所述第一源极与所述第二源极，且所述第五源极接地。

2.如权利要求1所述的运算放大器，其特征在于，所述第一PMOS晶体管包括：

N型基板；

栅极结构，形成在所述N型基板之上；

第一P型区，直接掺杂在所述N型基板上；以及

第二P型区，直接掺杂在所述N型基板上，其中所述第一P型区与所述第二P型区的分布关于所述栅极结构对称。

3.如权利要求1所述的运算放大器，其特征在于，所述第三NMOS晶体管、所述第四NMOS晶体管以及所述第五PMOS晶体管皆具有接近于零的阈值电压。

4.一种运算放大器，包括：

第一NMOS晶体管，具有接近于零的阈值电压，所述第一NMOS晶体管包括了第一栅极、第一源极以及第一漏极，其中，所述第一栅极用以接收第一输入信号；

第二NMOS晶体管，具有接近于零的阈值电压，所述第二NMOS晶体管包括第二栅极、第二源极以及第二漏极，其中，所述第二栅极用以接收第二输入信号；

第三PMOS晶体管，具有第三栅极、第三源极以及第三漏极，其中所述第三源极接地，且所述第三栅极与所述第三漏极耦接所述第一漏极；

第四PMOS晶体管，具有第四栅极、第四源极以及第四漏极，其中所述第四源极接地，且所述第四栅极耦接所述第三栅极，所述第四漏极耦接所述第二漏极；以及

第五NMOS晶体管，具有第五栅极、第五源极以及第五漏极，其中所述第五栅极接收偏置电压，所述第五漏极耦接所述第一源极与所述第二源极，且所述第五源极耦接高电压源。

5.如权利要求4所述的运算放大器，其特征在于，所述第一NMOS晶体管包括：

P型基板；

栅极结构，形成在所述P型基板之上；

第一N型区，直接掺杂在所述P型基板上；以及

第二N型区，直接掺杂在所述P型基板上，其中所述第一N型区与所述第N型区分布关于所述栅极结构对称。

6.如权利要求4所述的运算放大器，其特征在于，所述第三PMOS晶体管、所述第四PMOS晶体管以及所述第五NMOS晶体管皆具有接近于零的阈值电压。

7.一种独立于温度的系统，包括：

正温度系数补偿单元，具有正温度系数，输出第一电压；

负温度系数补偿单元，具有负温度系数，输出第二电压，其中所述正温度系数与所述负温度系数满足第一等式：

α₁k₁+α₂k₂＝0

其中，k₁表示所述正温度系数，k₂表示所述负温度系数，α₁与α₂为任意一组满足所述第一等式的适当数值；

运算放大器，具有第一输入端、第二输入端以及输出端，且所述第一输入端接收所述第一电压，所述第二输入端接收所述第二电压，以及所述输出端输出输出电压，其中分别耦接所述第一输入端与所述第二输入端的第一MOS晶体管与第二MOS晶体管具有接近于零的阈值电压，且所述输出电压满足第二等式：

Vo＝α₁V₁+α₂V₂，其中Vo表示所述输出电压，V₁表示所述第一电压，V₂表示所述第二电压。

8.如权利要求7所述的独立于温度的系统，其特征在于，所述独立于温度的系统更包括电压/电流控制器，用于接收所述输出电压以产生期望电压或电流。

9.如权利要求8所述的独立于温度的系统，其特征在于，所述独立于温度的系统更包括周边电路，用于接收来自所述电压/电流控制器的所述期望电压或电流而运作。

10.一种带隙参考电路，包括：

运算放大器，具有第一输入端、第二输入端以及输出端，其中分别耦接所述第一输入端与所述第二输入端的第一MOS晶体管与第二MOS晶体管具有接近于零的阈值电压；

第一电阻，具有第一端以及第二端，其中所述第一端耦接所述输出端，所述第二端耦接所述第一输入端；

第二电阻，具有第三端以及第四端，其中，所述第三端耦接所述输出端，，所述第四端耦接所述第二输入端；

第三电阻，具有第五端以及第六端，其中，所述第五端耦接所述第二输入端；

第一双极性晶体管，具有第一基极、第一集电极以及第一发射极，其中所述第一基极与所述第一集电极耦接所述第一输入端，所述第一发射极接地；以及

第二双极性晶体管，具有第二基极、第二集电极以及第二发射极，其中所述第二基极与所述第二集电极耦接所述第六端，且所述第二发射极接地。

11.一种带隙参考电路，包括：

电流镜电路，包括至少一个输出端；

运算放大器，包括第一输入端、第二输入端以及输出端，所述运算放大器耦接所述电流镜电路，其中分别耦接所述运算放大器的所述第一输入端与所述第二输入端的第一晶体管与第二晶体管具有接近于零的阈值电压；以及

第一双极性晶体管与第二双极性晶体管，分别耦接所述运算放大器的所述第一输入端与所述第二输入端，其中所述第一双极性晶体管与所述第二双极性晶体管中的至少一个通过导电路径耦接所述电流镜电路的所述至少一个输出端。

12.如权利要求11所述的带隙参考电路，其特征在于，所述带隙参考电路更包括：

第一电阻，耦接在所述第一输入端与所述输出端之间；以及

第二电阻，耦接在所述第二输入端与所述输出端之间。

13.如权利要求12所述的带隙参考电路，其特征在于，所述第一电阻与所述第二电阻的电阻值相同。

14.如权利要求12所述的带隙参考电路，其特征在于，所述带隙参考电路更包括第三电阻，耦接在所述第二输入端与所述第二双极性晶体管之间。

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