JP2001292041A - オペアンプおよびそのオフセットキャンセル回路 - Google Patents

オペアンプおよびそのオフセットキャンセル回路

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JP2001292041A
JP2001292041A JP2000105980A JP2000105980A JP2001292041A JP 2001292041 A JP2001292041 A JP 2001292041A JP 2000105980 A JP2000105980 A JP 2000105980A JP 2000105980 A JP2000105980 A JP 2000105980A JP 2001292041 A JP2001292041 A JP 2001292041A
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政利 國分
Shinya Uto
真也 鵜戸
Seiji Yamagata
誠司 山縣
Chikara Tsuchiya
主税 土屋
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    • H—ELECTRICITY
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    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
    • H03F3/45744—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction
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Abstract

(57)【要約】 【課題】 オペアンプのゲート面積を大きくすることな
くオペアンプのオフセットを抑制できるようにする。 【解決手段】 オペアンプ部１により増幅されるオフセ
ットを含んだ電圧を蓄積し、蓄積された電圧に基づいて
上記オペアンプ部１の電圧値をフィードバック制御する
容量素子Ｃ１と、上記容量素子Ｃ１への電圧の蓄積およ
び上記容量素子Ｃ１に蓄積された電圧値に基づくフィー
ドバック制御の動作を切り替えるためのスイッチング素
子ＳＷ１〜ＳＷ３とを備え、この容量素子Ｃ１とスイッ
チング素子ＳＷ１〜ＳＷ３とを用いてオペアンプ部１の
オフセットをキャンセルするようにすることにより、オ
ペアンプ部１のトランジスタＭ１〜Ｍ４のゲート面積を
大きくすることなくオペアンプ部１のオフセットを高精
度にキャンセルすることができるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はオペアンプおよびそ
のオフセットキャンセル回路に関し、特に、同一チップ
内に複数のオペアンプ出力を有する液晶表示装置（ＬＣ
Ｄ）のソースドライバＩＣに用いて好適なものである。
【０００２】
【従来の技術】液晶表示装置（ＬＣＤ）が備える液晶パ
ネルは、１画素が赤、青、緑の３色で構成され、各色が
例えば６４階調で表される。この場合、１画素あたり６
４×６４×６４≒２６万色の表示が可能となる。ＬＣＤ
ソースドライバは、６４階調の階調電圧を３色分生成
し、これらの階調電圧をコモン電極に対して正極性と負
極性の２系統生成する。
【０００３】図１７は、従来のオペアンプの構成を示す
回路図である。図１７に示すオペアンプは、一対のｐチ
ャネルトランジスタＭ１，Ｍ２から成るカレントミラー
部と、このカレントミラー部に接続された一対のｎチャ
ネルトランジスタＭ３，Ｍ４から成る差動入力部と、定
電流回路として動作する２つのｎチャネルトランジスタ
Ｍ９，Ｍ１０と、出力段のスイッチング用として動作す
るｐチャネルトランジスタＭ７とを備えている。
【０００４】上記カレントミラー部を構成する２つのｐ
チャネルトランジスタＭ１，Ｍ２のソースが電源ＶＤＤ
に接続され、ドレインが差動入力部に接続されている。
当該差動入力部を構成する２つのｎチャネルトランジス
タＭ３，Ｍ４のうち、ｎチャネルトランジスタＭ３のゲ
ートは出力端子ＯＵＴに接続され、ｎチャネルトランジ
スタＭ４のゲートは入力端子ＩＮに接続される。
【０００５】上記差動入力部には、定電流回路として動
作するｎチャネルトランジスタＭ９が接続されている。
このｎチャネルトランジスタＭ９のゲートはバイアス電
圧源に接続され、ソースはグランドＧＮＤに接続されて
いる。もう１つの定電流回路として動作するｎチャネル
トランジスタＭ１０も同様に、そのゲートがバイアス電
圧源に接続され、ソースがグランドＧＮＤに接続されて
いる。このｎチャネルトランジスタＭ１０のドレイン
は、出力段のｐチャネルトランジスタＭ７のドレインと
共に出力端子ＯＵＴに接続されている。
【０００６】上述したＬＣＤソースドライバＩＣの場
合、図１７のように構成されたオペアンプが複数個並べ
て配置されるが、オペアンプは、製造バラツキ等に起因
したオフセットを有しており、そのオフセット量は個々
のオペアンプ毎に異なる。そのため、例えば本来は同じ
電圧値を出力しなければいけない複数の隣接するオペア
ンプ間で、それぞれのオペアンプが持つオフセットによ
って出力電圧値に差が生じてしまうことがある。そし
て、この出力偏差が大きくなると、ＬＣＤの表示上、色
むらが発生してしまう。したがって、このような色むら
の発生を防止するために、個々のオペアンプが持つオフ
セットを抑制する工夫が必要になる。
【０００７】
【発明が解決しようとする課題】従来、オペアンプのオ
フセットを抑制する手法として、オペアンプを構成する
トランジスタのゲート面積、特に、カレントミラー部の
ｐチャネルトランジスタＭ１，Ｍ２と差動入力部のｎチ
ャネルトランジスタＭ３，Ｍ４のゲート面積を大きくす
ることで、製造バラツキの見え方を小さくし、オペアン
プのオフセットを抑えるようにしていた。
【０００８】しかしながら、オペアンプのオフセット量
（ΔＶgs）とトランジスタのゲート面積（Ｓ）との間に
は、ΔＶgs∝１／√Ｓの関係があり、例えばオフセット
量を半分に減らしたい場合は、トランジスタのゲート面
積を４倍にも大きくしなければならない。そのため、こ
のような従来の方法で最近のＬＣＤの高精細化（１階調
当りの電圧範囲が数ｍＶ）を実現しようとすると、オペ
アンプのゲート面積が非常に大きくなってチップ面積が
大きくなり、結果としてコストアップを招いてしまうと
いう問題があった。
【０００９】本発明は、このような問題を解決するため
に成されたものであり、オペアンプのゲート面積を大き
くすることなくオペアンプのオフセットを抑制できるよ
うにすることを目的とする。
【００１０】
【課題を解決するための手段】本発明によるオペアンプ
のオフセットキャンセル回路は、オペアンプ部により増
幅されるオフセットを含んだ電圧を蓄積し、蓄積された
電圧に基づいて上記オペアンプ部の電圧値をフィードバ
ック制御する容量素子と、上記容量素子への電圧の蓄積
および上記容量素子に蓄積された電圧値に基づくフィー
ドバック制御の動作を切り替えるためのスイッチング素
子とを備えたことを特徴とする。
【００１１】本発明は上記技術手段より成るので、入力
端子に電圧が入力されたときに、各スイッチング素子が
適当に切り替わることにより、容量素子にオフセットを
含んだ電圧が蓄積される。その後、各スイッチング素子
が適用に切り替わることにより、容量素子に蓄えられた
電圧に基づきオペアンプ部のゲート電圧が同一値になる
ようにフィードバックがかけられることにより、オペア
ンプ部のオフセットがキャンセルされることとなる。こ
れにより、オペアンプ部のトランジスタのゲート面積を
大きくすることなくオペアンプ部のオフセットをキャン
セルすることが可能となる。
【００１２】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。
【００１３】（第１の実施形態）図１は、第１の実施形
態によるオペアンプおよびそのオフセットキャンセル回
路の構成を示す回路図である。図１において、オペアン
プ部１は、図１７に示した従来のオペアンプと同様の構
成を有するものであり、一対のｐチャネルトランジスタ
Ｍ１，Ｍ２から成るカレントミラー部２や、一対のｎチ
ャネルトランジスタＭ３，Ｍ４から成る第１の差動入力
部３などを備えている。
【００１４】本実施形態では、このオペアンプ部１に対
し、上記カレントミラー部２に接続された一対のｎチャ
ネルトランジスタＭ５，Ｍ６から成る第２の差動入力部
４と、この第２の差動入力部４に接続されて定電流回路
として動作するｎチャネルトランジスタＭ８と、コンデ
ンサＣ１等の容量素子と、３つのスイッチング素子ＳＷ
１〜ＳＷ３とを更に追加している。
【００１５】上記第２の差動入力部４を構成するｎチャ
ネルトランジスタＭ５，Ｍ６の各ドレインは、オペアン
プ部１内のカレントミラー部２を構成するｐチャネルト
ランジスタＭ１，Ｍ２の各ドレインにそれぞれ接続され
ている。また、ｎチャネルトランジスタＭ６のゲート
（第２の差動入力部４の＋側入力ゲート）は入力端子Ｉ
Ｎに接続され、ｎチャネルトランジスタＭ５のゲート
（第２の差動入力部４の−側入力ゲート）は第３のスイ
ッチＳＷ３を介して出力端子ＯＵＴに接続されている。
【００１６】上記第２の差動入力部４のソース側に接続
されたｎチャネルトランジスタＭ８のゲートはバイアス
電圧源に接続され、ソースはグランドＧＮＤに接続され
ている。また、コンデンサＣ１は、第２の差動入力部４
を構成するｎチャネルトランジスタＭ５のゲートとグラ
ンドＧＮＤとの間に接続されている。
【００１７】第１のスイッチＳＷ１は、オペアンプ部１
内の第１の差動入力部３を構成するｎチャネルトランジ
スタＭ３のゲート（第１の差動入力部３の−側入力ゲー
ト）と、当該第１の差動入力部３を構成するｎチャネル
トランジスタＭ４のゲート（第１の差動入力部３の＋側
入力ゲート）に接続された入力端子ＩＮとの間に接続さ
れている。また、第２のスイッチＳＷ２は、オペアンプ
部１内の第１の差動入力部３を構成するｎチャネルトラ
ンジスタＭ３のゲートと出力端子ＯＵＴとの間に接続さ
れている。また、第３のスイッチＳＷ３は、第２の差動
入力部４を構成するｎチャネルトランジスタＭ５のゲー
トと出力端子ＯＵＴとの間に接続されている。
【００１８】これらの第１〜第３のスイッチＳＷ１〜Ｓ
Ｗ３は、例えば、ｐチャネルＭＯＳトランジスタおよび
ｎチャネルＭＯＳトランジスタを抱き合わせた転送ゲー
トにより構成される。または、ｐチャネルＭＯＳトラン
ジスタのみまたはｎチャネルＭＯＳトランジスタのみの
転送ゲートにより構成しても良い。なお、以降の各実施
形態で説明するスイッチング素子も、これと同様に構成
される。
【００１９】次に、上記のように構成したオフセットキ
ャンセル回路の動作について説明する。図２は、本実施
形態によるオフセットキャンセル回路の動作を説明する
ためのタイミングチャートである。図２に示すように、
第１および第３のスイッチＳＷ１，ＳＷ３は同相で動作
し、第２のスイッチＳＷ２はこれと逆相で動作する。
【００２０】入力端子ＩＮに電圧が入力されると、まず
第１および第３のスイッチＳＷ１，ＳＷ３がＯＮとな
り、第２のスイッチＳＷ２がＯＦＦとなる。これによ
り、第１の差動入力部３を構成する２つのｎチャネルト
ランジスタＭ３，Ｍ４には同じ電圧が与えられる。ま
た、第２の差動入力部４を構成するｎチャネルトランジ
スタＭ６のゲートには入力端子ＩＮの電圧が与えられ、
ｎチャネルトランジスタＭ５のゲートには出力端子ＯＵ
Ｔの電圧が与えられる。
【００２１】これにより、第１の差動入力部３は動作せ
ず、第２の差動入力部４が差動アンプとして動作するこ
とになる。このとき、図２のように、出力端子ＯＵＴの
電圧は、入力端子ＩＮの電圧に追従して時間と共に増幅
されていき、オフセットを含んだ電圧値まで上昇する。
なお、この図２の例では、ｎチャネルトランジスタＭ
５，Ｍ６のトランジスタ自体のオフセット電圧がＭ５＜
Ｍ６となっており、このオペアンプは基準の設定電圧値
よりも大きな方向へのオフセットを有している。
【００２２】このように第２の差動入力部４が動作して
いる間、コンデンサＣ１は、オフセット分まで含む電圧
値によって充電される。このとき、理想的には、カレン
トミラー部２を構成するｐチャネルトランジスタＭ１，
Ｍ２のドレイン電圧Ｖ１，Ｖ２がＶ１＝Ｖ２となるのだ
が、オペアンプの製造バラツキ等によって各トランジス
タＭ１，Ｍ２，Ｍ３，Ｍ４のトランジスタ自体のオフセ
ット電圧の比（Ｍ１：Ｍ２，Ｍ３：Ｍ４）がずれて、Ｖ
１≠Ｖ２の状態で回路は安定する。この異なった電圧Ｖ
１，Ｖ２の値および入力端子ＩＮ、出力端子ＯＵＴの電
圧値でｎチャネルトランジスタＭ５，Ｍ６に流れる電流
が決定される。ここまでの期間を、以下では「チャージ
期間」と呼ぶことにする。
【００２３】次に、回路が安定してチャージ期間が終了
した後、第１および第３のスイッチＳＷ１，ＳＷ３をＯ
ＦＦに切り替えるとともに、第２のスイッチＳＷ２をＯ
Ｎに切り替える。これにより、今度は第１の差動入力部
３が差動アンプとして動作し、第２の差動入力部４のｎ
チャネルトランジスタＭ５，Ｍ６は定電流回路として動
作することになる。
【００２４】このとき、第３のスイッチＳＷ３がＯＦＦ
となっているので、コンデンサＣ１に蓄えられた電圧は
放電されずに保持されたままの状態となる。よって、コ
ンデンサＣ１に蓄えられた電圧でｎチャネルトランジス
タＭ５のゲート電圧が保持されるため、ｎチャネルトラ
ンジスタＭ５，Ｍ６の定電流回路によってｎチャネルト
ランジスタＭ３，Ｍ４のゲート電圧が同一値になるよう
にフィードバックがかかり、図２のようにオフセットが
キャンセルされて設定電圧値に収束する。以下では、こ
の期間を「キャンセル期間」と呼ぶ。
【００２５】なお、キャンセル期間が終了して次に第１
および第３のスイッチＳＷ１，ＳＷ３がＯＮ、第２のス
イッチＳＷ２がＯＦＦに再び切り替えられると、そのと
きの入力端子ＩＮ、出力端子ＯＵＴの電圧値に応じてコ
ンデンサＣ１に再び電圧が蓄積される。このとき、前回
蓄積した電圧値よりも大きな電圧を蓄積する場合にはコ
ンデンサＣ１で充電が行われ、前回蓄積した電圧値より
も小さな電圧を蓄積する場合にはコンデンサＣ１で放電
が行われる。
【００２６】以上説明したように、第１の実施形態で
は、第２の差動入力部４と、コンデンサＣ１と、スイッ
チＳＷ１〜ＳＷ３とをオペアンプ部１に対して追加して
いる。そして、チャージ期間において第２の差動入力部
４を動作させてオフセットの分まで含んだ電圧値をコン
デンサＣ１に蓄積し、一旦回路を安定させた後にキャン
セル期間に移ってオペアンプ部１内の第１の差動入力部
３を動作させ、チャージ期間中にコンデンサＣ１に蓄え
た電圧でフィードバックをかけることにより、オペアン
プのオフセットをキャンセルするようにしている。
【００２７】これにより、トランジスタのゲート面積を
大きくすることなくオペアンプのオフセットをキャンセ
ルすることができ、精度の良い出力電圧値を得ることが
できる。すなわち、本実施形態によれば、同じゲート面
積でオフセットを１／５〜１／１０程度に小さくするこ
とができる。
【００２８】図３は、上記図１中に点線部分で示したｎ
チャネルトランジスタＭ５、コンデンサＣ１および第３
のスイッチＳＷ３の他の接続例を示す図である。図１で
は、コンデンサＣ１は、ｎチャネルトランジスタＭ５の
ゲートとグランドＧＮＤとの間に接続されていた。これ
に対して、図３（ａ）のように、ｎチャネルトランジス
タＭ５のゲートと電源ＶＤＤとの間にコンデンサＣ１を
接続しても良い。
【００２９】上述のチャージ期間においてグランドＧＮ
Ｄにノイズが生じると、そのグランドノイズまで含んだ
状態で電圧値がコンデンサＣ１に蓄積されてしまう。こ
の場合には、コンデンサＣ１に蓄積された電圧値そのも
のが正確でなくなってしまうため、キャンセル期間にコ
ンデンサＣ１に蓄えられた電圧でフィードバックをかけ
ても、オペアンプのオフセットは正確にキャンセルする
ことができなくなってしまう。しかし、図３（ａ）のよ
うにコンデンサＣ１を電源ＶＤＤの側に接続しておけ
ば、グランドノイズの影響を受けることなく、オペアン
プのオフセットを正確にキャンセルすることができる。
【００３０】また、図３（ｂ）に示すように、ｎチャネ
ルトランジスタＭ５のゲートとグランドＧＮＤとの間、
および電源ＶＤＤとの間の双方にコンデンサＣ１，Ｃ
１′を接続するようにしても良い。このように構成した
場合には、チャージ期間においてグランドＧＮＤあるい
は電源ＶＤＤの何れかの側でノイズが生じたとしても、
そのノイズの影響を抑制して、オペアンプのオフセット
を正確にキャンセルすることができる。
【００３１】（第２の実施形態）次に、本発明の第２の
実施形態について説明する。図４は、第２の実施形態に
よるオペアンプおよびそのオフセットキャンセル回路の
構成を示す回路図である。なお、この図４において、図
１に示した符号と同一の符号を付したものは、同一の機
能を有するものであるので、これについての詳細な説明
は省略する。
【００３２】図４に示す第２の実施形態では、図１に示
した回路に対して、ドレインおよびゲートを同一ノード
に接続したｎチャネルトランジスタＭ１１，Ｍ１２を更
に追加している。ｎチャネルトランジスタＭ１１のドレ
インとゲートはｎチャネルトランジスタＭ５のソースに
接続され、ｎチャネルトランジスタＭ１２のドレインと
ゲートはｎチャネルトランジスタＭ６のソースに接続さ
れている。また、ｎチャネルトランジスタＭ１１，Ｍ１
２のソースはｎチャネルトランジスタＭ８のドレインに
共通に接続されている。
【００３３】オフセットをキャンセルするための動作原
理は、上述した第１の実施形態と同様である。本実施形
態において新たに追加したｎチャネルトランジスタＭ１
１，Ｍ１２は、ＬＣＤソースドライバ特有のドット反転
動作に起因してｎチャネルトランジスタＭ５，Ｍ６に電
流が逆流するのを防止し、これによってオペアンプの動
作スピードを上げるためのものである。
【００３４】まず、ＬＣＤソースドライバ特有のドット
反転動作を説明する。液晶表示装置が備える液晶パネル
は、液晶の寿命を長持ちさせる目的で、隣り合うドット
毎および隣り合うライン毎に、コモン電極に対して正極
性と負極性の階調電圧を書き込んでいる。
【００３５】このドット反転動作をさせるためにＬＣＤ
ソースドライバでは、図５に示すように、正極性用のオ
ペアンプ（Ｈ側オペアンプ）１１と負極性用のオペアン
プ（Ｌ側オペアンプ）１２とが交互に並べられる。Ｈ側
オペアンプ１１は正極性のアナログ階調電圧を増幅して
出力する。また、Ｌ側オペアンプ１２は負極性のアナロ
グ階調電圧を増幅して出力する。
【００３６】これら複数のＨ側オペアンプ１１およびＬ
側オペアンプ１２の出力段には、１９２個の出力切替部
１３が備えられている。出力切替部１３は、Ｈ側オペア
ンプ１１から出力される正極性アナログ階調電圧と、Ｌ
側オペアンプ１２から出力される負極性アナログ階調電
圧とをストレートまたはクロスに切り替えて液晶パネル
１４に出力する。
【００３７】この出力切替部１３による切替動作によっ
て、ある極性の階調電圧の出力が１ライン分完了して次
の１ライン分の階調電圧の出力に移るときに、逆極性の
階調電圧値がオペアンプの出力に接続される。このと
き、ｐチャネルトランジスタＭ２のドレイン電圧Ｖ２が
一瞬小さくなり、図１の実施形態の場合だと電流がトラ
ンジスタＭ１→Ｍ５→Ｍ６→Ｍ４の順に流れる電圧関係
になってしまう。このように逆方向の電流が流れると、
その状態から正常な動作モードに復帰するには長い時間
がかかってしまう。
【００３８】そこで、本実施形態では、図４に示すよう
にｎチャネルトランジスタＭ５，Ｍ６のドレイン側にｎ
チャネルトランジスタＭ１１，Ｍ１２を設けている。こ
れにより、出力切替部１３によって電圧値の出力先がク
ロスに切り替えられたときでも、ｎチャネルトランジス
タＭ５，Ｍ６に逆の電流が流れないようにすることがで
き、回路の動作スピードが落ちるのを防ぐことができ
る。
【００３９】（第３の実施形態）次に、本発明の第３の
実施形態について説明する。図６は、第３の実施形態に
よるオペアンプおよびそのオフセットキャンセル回路の
構成を示す回路図である。なお、この図６において、図
１に示した符号と同一の符号を付したものは、同一の機
能を有するものであるので、これについての詳細な説明
は省略する。
【００４０】図６に示す第３の実施形態では、図１に示
した回路に対して、上記第１の差動入力部３のドレイン
側と上記第２の差動入力部４のドレイン側との間に第４
および第５のスイッチＳＷ４，ＳＷ５を更に追加してい
る。すなわち、第４のスイッチＳＷ４は、ｎチャネルト
ランジスタＭ３のドレインとｎチャネルトランジスタＭ
５のドレインとの間に接続され、第５のスイッチＳＷ５
は、ｎチャネルトランジスタＭ４のドレインとｎチャネ
ルトランジスタＭ６のドレインとの間に接続されてい
る。これらの第４および第５のスイッチＳＷ４，ＳＷ５
は、同相で動作する。
【００４１】オフセットをキャンセルするための動作原
理は、上述した第１の実施形態と同様である。本実施形
態において新たに追加したスイッチＳＷ４，ＳＷ５は、
上記第２の実施形態で説明したｎチャネルトランジスタ
Ｍ１１，Ｍ１２と同様に、ＬＣＤソースドライバ特有の
ドット反転動作時に第２の差動入力部４へ逆電流が流れ
るのを防止し、これによってオペアンプの動作スピード
を上げるためのものである。
【００４２】図７は、本実施形態によるオフセットキャ
ンセル回路の動作を説明するためのタイミングチャート
である。本実施形態におけるスイッチＳＷ１〜ＳＷ５の
スイッチングのタイミングは、以下の通りである。ま
ず、スイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ５をＯＮ、
スイッチＳＷ２をＯＦＦにして、回路が安定するまでチ
ャージ期間の動作を実行する。その後、スイッチＳＷ
１，ＳＷ３，ＳＷ４，ＳＷ５をＯＦＦ、スイッチＳＷ２
をＯＮに切り替えてキャンセル期間に移行する。
【００４３】そして、出力電圧値がある程度設定電圧に
近づくまでスイッチＳＷ４，ＳＷ５をＯＦＦのままにし
ておき、その後出力切替部１３によって電圧値の出力先
がクロスに切り替えられた後で、スイッチＳＷ４，ＳＷ
５を再びＯＮに切り替える。出力切替部１３によって電
圧値の出力先がクロスに切り替えられたタイミングで
は、図７に示すように出力電圧値は一瞬小さくなるが、
このときはスイッチＳＷ４，ＳＷ５がＯＦＦとなってい
るので、第２の差動入力部４に逆の電流が流れることは
ない。
【００４４】スイッチＳＷ４，ＳＷ５をＯＮに切り替え
た後は、第１の差動入力部３の力によって出力電圧値が
増幅されていき、その後再びスイッチＳＷ１，ＳＷ３，
ＳＷ４，ＳＷ５がＯＮ、スイッチＳＷ２がＯＦＦにされ
ると、第２の差動入力部４によってオフセットを含む電
圧値まで増幅されるとともに、そのときの電圧がコンデ
ンサＣ１に蓄積される。以降、同様の処理が繰り返し行
われる。
【００４５】以上のように、第３の実施形態においても
上述した第２の実施形態と同様に、出力切替部１３によ
って電圧値の出力先がクロスに切り替えられたときに第
２の差動入力部４に逆の電流が流れないようにすること
ができ、回路の動作スピードが落ちるのを防ぐことがで
きる。
【００４６】（第４の実施形態）次に、本発明の第４の
実施形態について説明する。図８は、第４の実施形態に
よるオペアンプおよびそのオフセットキャンセル回路の
構成を示す回路図である。なお、この図８において、図
１に示した符号と同一の符号を付したものは、同一の機
能を有するものであるので、これについての詳細な説明
は省略する。
【００４７】図８に示す第４の実施形態では、図１に示
した回路に対して第２のコンデンサＣ２と第６のスイッ
チＳＷ６とを更に追加している。第２のコンデンサＣ２
は、第２の差動入力部４を構成するｎチャネルトランジ
スタＭ６のゲートとグランドＧＮＤとの間に接続されて
いる。また、第６のスイッチＳＷ６は、上記ｎチャネル
トランジスタＭ６のゲートと入力端子ＩＮとの間に接続
されている。
【００４８】オフセットをキャンセルするための動作原
理は、上述した第１の実施形態と同様であるが、その際
に第６のスイッチＳＷ６は、第３のスイッチＳＷ３と同
じようにＯＮ／ＯＦＦの切り替え動作を行う。これによ
り、スイッチＳＷ１，ＳＷ３，ＳＷ６がＯＮ、スイッチ
ＳＷ２がＯＦＦとなるチャージ期間においては、コンデ
ンサＣ１，Ｃ２の双方に、出力電圧のオフセット分まで
含む同じレベルの電圧値が蓄積されることになる。
【００４９】そして、その後のキャンセル期間において
は、２つのコンデンサＣ１，Ｃ２に蓄積されている電圧
でｎチャネルトランジスタＭ５，Ｍ６のゲート電圧がそ
れぞれ保持されるため、ｎチャネルトランジスタＭ５，
Ｍ６の定電流回路によってｎチャネルトランジスタＭ
３，Ｍ４のゲート電圧が同一値になるようにフィードバ
ックがかかり、オペアンプのオフセットがキャンセルさ
れて設定電圧値に収束するようになる。
【００５０】この第４の実施形態では、グランドＧＮＤ
においてグランドノイズ等が発生した場合でも、ｎチャ
ネルトランジスタＭ５，Ｍ６のゲート電圧がコンデンサ
Ｃ１とコンデンサＣ２に保持されている電圧によって同
じように動くので、ノイズの影響を受けにくくなり、よ
り高精度にオフセットのキャンセルを行うことが可能と
なる。
【００５１】（第５の実施形態）次に、本発明の第５の
実施形態について説明する。図９は、第５の実施形態に
よるオペアンプおよびそのオフセットキャンセル回路の
構成を示す回路図である。なお、この図９において、図
１に示した符号と同一の符号を付したものは、同一の機
能を有するものであるので、これについての詳細な説明
は省略する。
【００５２】図９に示す第５の実施形態では、図１に示
した回路に対してダミーの第７のスイッチＳＷ７を更に
追加している。この第７のスイッチＳＷ７は、第２の差
動入力部４を構成するｎチャネルトランジスタＭ５のゲ
ートとコンデンサＣ１との間に接続され、さらに第７の
スイッチＳＷ７の両端は同じノードに接続されている。
オフセットをキャンセルするための動作原理は上述した
第１の実施形態と同様であるが、本実施形態で新たに追
加した第７のスイッチＳＷ７は、第３のスイッチＳＷ３
の逆相の信号で動作する。
【００５３】これにより、第３のスイッチＳＷ３のスイ
ッチングにより発生するノイズを、逆相信号で動作する
第７のスイッチＳＷ７がキャンセルするので、そのスイ
ッチングノイズまで含んだ状態で電圧値がコンデンサＣ
１に蓄積されてしまう不都合を防止することができる。
したがって、オペアンプのオフセットに相当する分だけ
電圧値をコンデンサＣ１に正確に蓄積することができ、
より高精度なオフセットキャンセルを行うことが可能と
なる。
【００５４】（第６の実施形態）次に、本発明の第６の
実施形態について説明する。図１０は、第６の実施形態
によるオペアンプおよびそのオフセットキャンセル回路
の構成を示す回路図である。なお、この図１０におい
て、図１に示した符号と同一の符号を付したものは、同
一の機能を有するものであるので、これについての詳細
な説明は省略する。
【００５５】図１０に示す第６の実施形態では、図１に
示した回路に対して、第１〜第３のスイッチＳＷ１〜Ｓ
Ｗ３のオン／オフを制御する制御信号の波形を整形する
波形整形回路２０を更に追加している。この波形整形回
路２０より出力される波形整形された制御信号に基づい
て第１〜第３のスイッチＳＷ１〜ＳＷ３のＯＮ／ＯＦＦ
を制御する。
【００５６】図１１は、上記波形整形回路２０の一構成
例を示す図である。図１１に示すように、本実施形態の
波形整形回路２０は、ｎチャネルトランジスタとｐチャ
ネルトランジスタとから成るインバータ２１，２２，２
３を多段接続して構成する。そして、入力端子ＩＮ′よ
り入力されるスイッチング制御信号をインバータ２１，
２２，２３に順次通していくことにより、立ち上がりま
たは立ち下がりの鈍った波形を、立ち上がりまたは立ち
下がりが急峻な波形に整形する。
【００５７】このとき、１段目のインバータ２１より出
力される制御信号に基づいて第３のスイッチＳＷ３のＯ
Ｎ／ＯＦＦを制御し、２段目のインバータ２２より出力
される制御信号に基づいて第２のスイッチＳＷ２のＯＮ
／ＯＦＦを制御し、３段目のインバータ２３より出力さ
れる制御信号に基づいて第１のスイッチＳＷ１のＯＮ／
ＯＦＦを制御する。このように各スイッチＳＷ１〜ＳＷ
３の制御信号を、異なるインバータ２１〜２３の出力段
からそれぞれ出力するようにすることにより、各スイッ
チＳＷ１〜ＳＷ３のスイッチングのタイミングをずら
し、この場合は第３のスイッチＳＷ３を最初に切り替え
るようにしている。
【００５８】以上のように、本実施形態では、各オペア
ンプ毎に設けた波形整形回路２０によってスイッチング
制御信号の波形を整形し、制御信号の立ち上がりあるい
は立ち下がりを急峻にしてスイッチング動作を素早く行
えるようにしたので、スイッチングの際にノイズが乗っ
てしまう不都合を抑制することができ、より高精度なオ
フセットキャンセルを行うことができる。また、本実施
形態では、各スイッチＳＷ１〜ＳＷ３のスイッチングの
タイミングをずらし、チャージ期間からキャンセル期間
の移行時に第３のスイッチＳＷ３を最初にＯＦＦに切り
替えるようにしているので、スイッチングノイズの影響
を更に小さくすることができる。
【００５９】図１０に示した波形整形回路２０の構成
は、図１１に示したものには限定されない。図１２は、
上記波形整形回路２０の他の構成例を示す図である。図
１２に示す波形整形回路２０は、多段接続したインバー
タ２１，２２，２３，２４の他に、スイッチング素子と
して用いられるｐチャネルトランジスタ２５，２６およ
びｎチャネルトランジスタ２７，２８を備えている。
【００６０】ｐチャネルトランジスタ２５は、１段目の
インバータ２４と電源ＶＤＤとの間に接続され、ｐチャ
ネルトランジスタ２６は、３段目のインバータ２２と電
源ＶＤＤとの間に接続されている。また、ｎチャネルト
ランジスタ２７は、２段目のインバータ２１とグランド
ＧＮＤとの間に接続され、ｎチャネルトランジスタ２８
は、４段目のインバータ２３とグランドＧＮＤとの間に
接続されている。すなわち、図１２の波形整形回路２０
は、ｐチャネル側あるいはｎチャネル側を交互に２段縦
積みにしたインバータを複数段に多段接続して構成され
る。
【００６１】上記ｐチャネルトランジスタ２５，２６
は、そのゲートに共通に与えられる“Ｈ”または“Ｌ”
レベルの制御信号に基づきスイッチングが制御される。
また、ｎチャネルトランジスタ２７，２８も、そのゲー
トに共通に与えられる“Ｈ”または“Ｌ”レベルの制御
信号に基づきスイッチングが制御される。
【００６２】これらのｐチャネルトランジスタ２５，２
６およびｎチャネルトランジスタ２７，２８は、通常は
ＯＮにしておくが、チャージ期間からキャンセル期間の
移行時に一旦ＯＦＦに切り替えることにより、スイッチ
ング制御信号による貫通電流が流れるのを抑止すること
ができ、貫通電流に基づく電源ノイズ等の発生を抑制す
ることができる。したがって、電源ノイズの発生を少な
くしてより高精度なオフセットキャンセルを行うことが
できる。
【００６３】図１３は、上記波形整形回路２０の更に別
の構成例を示す図である。図１３に示す波形整形回路２
０は、複数のインバータ２１，２２，２３，２９，３０
の多段接続の仕方を今までの例と異ならせている。すな
わち、１段目のインバータ２９の共通ドレインより出力
される信号を２段目のインバータ３０のｎチャネルトラ
ンジスタのゲートに入力し、２段目のインバータ３０の
ｐチャネルトランジスタのゲートには“Ｈ”または
“Ｌ”レベルの制御信号を入力する。
【００６４】また、２段目のインバータ３０の共通ドレ
インより出力される信号を３段目のインバータ２１のｐ
チャネルトランジスタのゲートに入力し、３段目のイン
バータ２１のｎチャネルトランジスタのゲートには
“Ｈ”または“Ｌ”レベルの制御信号を入力する。３段
目のインバータ２１以降も同様に、インバータの出力先
を次段のインバータのｐチャネルゲートまたはｎチャネ
ルゲートに交互に接続していく。このような接続を行う
ことにより、スイッチング制御信号による貫通電流が流
れるのを抑止し、貫通電流に基づく電源ノイズ等の発生
を少なくしてより高精度なオフセットキャンセルを行う
ことができる。
【００６５】（第７の実施形態）次に、本発明の第７の
実施形態について説明する。図１４は、第７の実施形態
によるオペアンプおよびそのオフセットキャンセル回路
の構成を示す回路図である。なお、この図１４におい
て、図１に示した符号と同一の符号を付したものは、同
一の機能を有するものであるので、これについての詳細
な説明は省略する。
【００６６】これまで説明した第１〜第６の実施形態で
は、オペアンプ部１の構成として定電流型のものを示し
たが、本発明はこれ以外のタイプのオペアンプにも適用
することが可能である。図１４に示すオペアンプ部３０
は、グランドＧＮＤに接続された一対のｎチャネルトラ
ンジスタＭ２１，Ｍ２２から成る第２のカレントミラー
部５と、第２のカレントミラー部５に接続された一対の
ｐチャネルトランジスタＭ２３，Ｍ２４から成る第３の
差動入力部６と、この第３の差動入力部６と電源ＶＤＤ
との間に接続されたｐチャネルトランジスタＭ２５とを
備えている。
【００６７】上記第２のカレントミラー部５および第３
の差動入力部６は、第１のカレントミラー部２および第
１の差動入力部３とはｐｎタイプが逆の関係になってい
る。上記第３の差動入力部６の２つの入力ゲート（ｐチ
ャネルトランジスタＭ２３，Ｍ２４のゲート）は、上記
第１のカレントミラー部２と上記第１の差動入力部３と
の接続ノードに接続されている。
【００６８】すなわち、上記第３の差動入力部６を構成
する２つのｐチャネルトランジスタＭ２３，Ｍ２４のゲ
ートには、第１の差動入力部３を構成するｎチャネルト
ランジスタＭ４，Ｍ３のドレイン（第１のカレントミラ
ー部２を構成するｐチャネルトランジスタＭ２，Ｍ１の
ドレイン）がそれぞれ接続されている。また、上記第２
のカレントミラー部５を構成するｐチャネルトランジス
タＭ２２のドレインがｎチャネルトランジスタＭ１０の
ゲートに接続されている。
【００６９】このように構成したオペアンプ部３０は、
増幅動作の安定化速度が速いという性質を持つ。したが
って、このオペアンプ部３０に対して第２の差動入力部
４、コンデンサＣ１、スイッチングＳＷ１〜ＳＷ３等か
ら成るオフセットキャンセル回路を追加することによ
り、増幅動作の安定化が速く、かつ、高精度なオフセッ
トキャンセルを実現するオペアンプを提供することがで
きる。
【００７０】（第８の実施形態）次に、本発明の第８の
実施形態について説明する。図１５は、第８の実施形態
によるオペアンプおよびそのオフセットキャンセル回路
の構成を示す回路図である。なお、この図１５におい
て、図１４に示した符号と同一の符号を付したものは、
同一の機能を有するものであるので、これについての詳
細な説明は省略する。
【００７１】図１５に示すオペアンプ部４０も図１４に
示したオペアンプ部３０と同様に、第２のカレントミラ
ー部５と、第３の差動入力部６と、ｐチャネルトランジ
スタＭ２５とを備え、増幅動作の安定化速度が速いタイ
プのものを用いている。本実施形態のオペアンプ部４０
では更に、階調電圧の正極性と負極性とを反転させるた
めの極性反転回路を備えている。
【００７２】上記極性反転回路は、上記第１のカレント
ミラー部２と第１の差動入力部３との接続ノードのそれ
ぞれに接続された二対のカレントミラー部７，８と、上
記二対のカレントミラー部７，８に接続された第４の差
動入力部９と、この第４の差動入力部９と電源ＶＤＤと
の間に接続されたｐチャネルトランジスタＭ２２とを備
えている。
【００７３】上記カレントミラー部７は、第１のカレン
トミラー部２を構成するｐチャネルトランジスタＭ２の
ドレインとグランドＧＮＤとの間に接続されたｎチャネ
ルトランジスタＭ２６と、第４の差動入力部９を構成す
るｎチャネルトランジスタＭ２０のソースとグランドＧ
ＮＤとの間に接続され、ドレインとゲートが共通ノード
に接続されたｎチャネルトランジスタＭ２７とにより構
成される。
【００７４】また、上記カレントミラー部８は、第１の
カレントミラー部２を構成するｐチャネルトランジスタ
Ｍ１のドレインとグランドＧＮＤとの間に接続されたｐ
チャネルトランジスタＭ２８と、第４の差動入力部９を
構成するｎチャネルトランジスタＭ２１のソースとグラ
ンドＧＮＤとの間に接続され、ドレインとゲートが共通
ノードに接続されたｐチャネルトランジスタＭ２９とに
より構成される。
【００７５】この第８の実施形態におけるオペアンプ部
４０は、グランドＧＮＤのレベルから電源ＶＤＤのレベ
ルまで任意に極性を変えながら階調電圧を出力すること
が可能である。このオペアンプ部４０を用いれば、オペ
アンプを図５のようにＨ側オペアンプ１１とＬ側オペア
ンプ１２とに分けて設ける必要がない。したがって、こ
のオペアンプ部４０に対して第２の差動入力部４、コン
デンサＣ１、スイッチングＳＷ１〜ＳＷ３等から成るオ
フセットキャンセル回路を追加することにより、動作電
圧範囲が広くて増幅動作の安定化が速く、かつ、高精度
なオフセットキャンセルを実現するオペアンプを提供す
ることができる。
【００７６】（第９の実施形態）次に、本発明の第９の
実施形態について説明する。図１６は、ＬＣＤソースド
ライバの一部構成例を示す図である。なお、この図１６
において、図５に示した符号と同一の符号を付したもの
は、同一の機能を有するものであるので、これについて
の詳細な説明は省略する。
【００７７】図１６に示すように、正極性用のオペアン
プ（Ｈ側オペアンプ）１１と負極性用のオペアンプ（Ｌ
側オペアンプ）１２の出力には切り換えスイッチ５１が
接続されている。さらに、切り換えスイッチ５１の出力
には、Ｈ側オペアンプ１１とＬ側オペアンプ１２のそれ
ぞれに対応した出力用のＰＡＤ５４，５５に接続されて
いる。
【００７８】上記Ｈ側オペアンプ１１とＬ側オペアンプ
１２の出力は、ｐチャネルトランジスタとｎチャネルト
ランジスタとから成るチャージ回路５２，５３にも接続
されている。例えばチャージ回路５２は、ソースが電源
ＶＤＤに接続されたｎチャネルトランジスタと、ソース
がグランドＧＮＤに接続されたｐチャネルトランジスタ
とをドレイン共通に接続することによって構成され、各
トランジスタのゲートはＨ側オペアンプ１１の出力に共
通に接続される。また、各トランジスタの共通ドレイン
はＰＡＤ５４に接続される。チャージ回路５３も同様に
構成される。
【００７９】このような構成において、上記切り換えス
イッチ５１は、ＯＮ／ＯＦＦ動作を適宜切り換える。例
えば、オペアンプ１１，１２のオフセットを補正してい
る映像のブランキング期間中に切り換えスイッチ５１を
オープン状態にすることにより、その間にチャージ回路
５２，５３の各トランジスタによって、出力設定電圧か
らトランジスタのしきい値電圧Ｖthの分だけ差を持った
電圧までオペアンプ１１，１２の出力でプリチャージす
る。映像のブランキング期間中にこのような動作を行う
ことにより、映像期間中にオフセットキャンセル動作の
影響が出ないようにすることができる。
【００８０】なお、上記に説明した各実施形態は、何れ
も本発明を実施するにあたっての具体化の一例を示した
ものに過ぎず、これらによって本発明の技術的範囲が限
定的に解釈されてはならないものである。すなわち、本
発明はその精神、またはその主要な特徴から逸脱するこ
となく、様々な形で実施することができる。
【００８１】本発明の様々な形態をまとめると、以下の
ようになる。 （１）オペアンプ部により増幅されるオフセットを含ん
だ電圧を蓄積し、蓄積された電圧に基づいて上記オペア
ンプ部の電圧値をフィードバック制御する容量素子と、
上記容量素子への電圧の蓄積および上記容量素子に蓄積
された電圧値に基づくフィードバック制御の動作を切り
替えるためのスイッチング素子とを備えたことを特徴と
するオペアンプのオフセットキャンセル回路。
【００８２】（２）一対のカレントミラー部と、上記カ
レントミラー部に接続された一対の第１の差動入力部と
を備えたオペアンプ部のオフセットをキャンセルするオ
フセットキャンセル回路であって、上記カレントミラー
部に接続された一対の第２の差動入力部と、上記第１の
差動入力部の一方の入力ゲートと入力端子との間に接続
された第１のスイッチング素子と、上記第１の差動入力
部の一方の入力ゲートと出力端子との間に接続された第
２のスイッチング素子と、上記第２の差動入力部の一方
の入力ゲートと上記出力端子との間に接続された第３の
スイッチング素子と、上記第２の差動入力部の一方の入
力ゲートに接続された容量素子とを備えたことを特徴と
するオペアンプのオフセットキャンセル回路。
【００８３】（３）上記第２の差動入力部の一方の入力
ゲートに１つの端子が接続された上記容量素子のもう１
つの端子をグランド側に接続したことを特徴とする上記
（２）に記載のオペアンプのオフセットキャンセル回
路。 （４）上記第２の差動入力部の一方の入力ゲートに１つ
の端子が接続された上記容量素子のもう１つの端子を電
源側に接続したことを特徴とする上記（２）に記載のオ
ペアンプのオフセットキャンセル回路。
【００８４】（５）上記第２の差動入力部の一方の入力
ゲートに２つの容量素子を接続し、上記第２の差動入力
部の一方の入力ゲートに１つの端子が接続された一方の
容量素子のもう１つの端子をグランド側に接続するとと
もに、上記第２の差動入力部の一方の入力ゲートに１つ
の端子が接続された他方の容量素子のもう１つの端子を
電源側に接続したことを特徴とする上記（２）に記載の
オペアンプのオフセットキャンセル回路。
【００８５】（６）上記第２の差動入力部を構成するそ
れぞれのトランジスタのソース側に、ドレインおよびゲ
ートを同一ノードに接続したトランジスタをそれぞれ接
続したことを特徴とする上記（２）に記載のオペアンプ
のオフセットキャンセル回路。 （７）上記第１の差動入力部のドレイン側と上記第２の
差動入力部のドレイン側との間に第４および第５のスイ
ッチング素子を備えたことを特徴とする上記（２）に記
載のオペアンプのオフセットキャンセル回路。
【００８６】（８）上記第２の差動入力部の他方の入力
ゲートに第６のスイッチング素子と第２の容量素子とを
接続し、上記第６のスイッチング素子のもう１つの端子
を上記入力端子に接続したことを特徴とする上記（２）
に記載のオペアンプのオフセットキャンセル回路。 （９）上記上記第２の差動入力部の一方の入力ゲートと
上記容量素子との間にダミーの第７のスイッチング素子
を接続したことを特徴とする上記（２）に記載のオペア
ンプのオフセットキャンセル回路。
【００８７】（１０）上記スイッチング素子は、ｐチャ
ネルＭＯＳトランジスタおよびｎチャネルＭＯＳトラン
ジスタの抱き合わせの転送ゲートにより構成されること
を特徴とする上記（１）に記載のオペアンプのオフセッ
トキャンセル回路。 （１１）上記スイッチング素子は、ｐチャネルＭＯＳト
ランジスタまたはｎチャネルＭＯＳトランジスタの転送
ゲートにより構成されることを特徴とする上記（１）に
記載のオペアンプのオフセットキャンセル回路。
【００８８】（１２）上記スイッチング素子のオン／オ
フを制御する制御信号の波形を整形する波形整形回路を
備えたことを特徴とする上記（１）に記載のオペアンプ
のオフセットキャンセル回路。 （１３）上記波形整形回路は、インバータを複数段接続
して構成されることを特徴とする上記（１２）に記載の
オペアンプのオフセットキャンセル回路。 （１４）上記波形整形回路は、貫通電流が流れないよう
にするための回路を備えることを特徴とする上記（１
３）に記載のオペアンプのオフセットキャンセル回路。
【００８９】（１５）上記貫通電流が流れないようにす
るための回路は、ｐチャネル側およびｎチャネル側を交
互に２段縦積みにしたインバータを複数段接続して構成
され、電源またはグランドに近い側のトランジスタのゲ
ートをそれぞれ共通に接続して制御するようにしたこと
を特徴とする上記（１４）に記載のオペアンプのオフセ
ットキャンセル回路。
【００９０】（１６）上記貫通電流が流れないようにす
るための回路は、上記インバータのｐチャネルとｎチャ
ネルの共通ドレイン出力が次段のインバータのｐチャネ
ルのゲートに接続され、更に当該次段のインバータのｐ
チャネルとｎチャネルの共通ドレイン出力が次々段のイ
ンバータのｎチャネルのゲートに接続されるという接続
関係が複数段繰り返され、前段のインバータからの共通
ドレイン出力が接続されていない側のゲートをｎチャネ
ルおよびｐチャネル別々に共通に接続して制御するよう
にしたことを特徴とする上記（１４）に記載のオペアン
プのオフセットキャンセル回路。
【００９１】（１７）上記オペアンプ部は、上記カレン
トミラー部および上記第１の差動入力部とｐｎタイプが
逆の第２のカレントミラー部および第３の差動入力部を
備え、上記第３の差動入力部の２つの入力ゲートが上記
カレントミラー部と上記第１の差動入力部との接続ノー
ドに接続されていることを特徴とする上記（１）に記載
のオペアンプのオフセットキャンセル回路。 （１８）上記オペアンプ部は、上記カレントミラー部と
上記第１の差動入力部との接続ノードのそれぞれに接続
された二対のカレントミラー部と、上記二対のカレント
ミラー部に接続された第４の差動入力部とを備えたこと
を特徴とする上記（１７）に記載のオペアンプのオフセ
ットキャンセル回路。
【００９２】（１９）オペアンプ部と、当該オペアンプ
部のオフセットをキャンセルするオフセットキャンセル
回路とを備え、上記オフセットキャンセル回路は、上記
オペアンプ部により増幅されるオフセットを含んだ電圧
を蓄積し、蓄積された電圧に基づいて上記オペアンプ部
の電圧値をフィードバック制御する容量素子と、上記容
量素子への電圧の蓄積および上記容量素子に蓄積された
電圧値に基づくフィードバック制御の動作を切り替える
ためのスイッチング素子とを備えたことを特徴とするオ
ペアンプ。
【００９３】（２０）上記オペアンプ部は、一対のカレ
ントミラー部と、上記カレントミラー部に接続された一
対の第１の差動入力部とを備え、上記オフセットキャン
セル回路は、上記カレントミラー部に接続された一対の
第２の差動入力部と、上記第１の差動入力部の一方の入
力ゲートと入力端子との間に接続された第１のスイッチ
ング素子と、上記第１の差動入力部の一方の入力ゲート
と出力端子との間に接続された第２のスイッチング素子
と、上記第２の差動入力部の一方の入力ゲートと上記出
力端子との間に接続された第３のスイッチング素子と、
上記第２の差動入力部の一方の入力ゲートに接続された
容量素子とを備えたことを特徴とする上記（１９）に記
載のオペアンプ。
【００９４】（２１）上記オペアンプ部は、上記カレン
トミラー部および上記第１の差動入力部とｐｎタイプが
逆の第２のカレントミラー部および第３の差動入力部を
備え、上記第３の差動入力部の２つの入力ゲートが上記
カレントミラー部と上記第１の差動入力部との接続ノー
ドに接続されていることを特徴とする上記（２０）に記
載のオペアンプ。 （２２）上記オペアンプ部は、上記カレントミラー部と
上記第１の差動入力部との接続ノードのそれぞれに接続
された二対のカレントミラー部と、上記二対のカレント
ミラー部に接続された第４の差動入力部とを備えたこと
を特徴とする上記（２１）に記載のオペアンプ。
【００９５】（２３）上記オペアンプ部および上記オフ
セットキャンセル回路はＬＣＤソースドライバＩＣに備
えられることを特徴とする上記（１９）に記載のオペア
ンプ。 （２４）上記オペアンプ部のオフセットを補正している
期間中に、上記オペアンプ部の出力によってオペアンプ
出力をプリチャージする回路を備えたことを特徴とする
上記（１）に記載のオペアンプのオフセットキャンセル
回路。
【００９６】
【発明の効果】本発明は上述したように、オペアンプ部
により増幅されるオフセットを含んだ電圧を蓄積し、蓄
積された電圧に基づいてオペアンプ部の電圧値をフィー
ドバック制御する容量素子と、容量素子への電圧の蓄積
および容量素子に蓄積された電圧値に基づくフィードバ
ック制御の動作を切り替えるためのスイッチング素子と
を備え、この容量素子とスイッチング素子とを用いてオ
ペアンプ部のオフセットをキャンセルするようにしたの
で、オペアンプ部のトランジスタのゲート面積を大きく
することなくオペアンプ部のオフセットを高精度にキャ
ンセルすることができ、チップ面積の増大、ひいてはコ
ストアップを防止することができる。したがって、例え
ば本発明を液晶パネルのソースドライバに適用しても色
むらがなくなり、より高精細に液晶パネルを駆動するこ
とができる。
【図面の簡単な説明】
【図１】第１の実施形態によるオペアンプおよびそのオ
フセットキャンセル回路の構成を示す回路図である。
【図２】第１の実施形態によるオフセットキャンセル回
路の動作を説明するためのタイミングチャートである。
【図３】図１中に点線部分で示した部分の他の接続例を
示す図である。
【図４】第２の実施形態によるオペアンプおよびそのオ
フセットキャンセル回路の構成を示す回路図である。
【図５】ＬＣＤソースドライバの一部構成例を示す図で
ある。
【図６】第３の実施形態によるオペアンプおよびそのオ
フセットキャンセル回路の構成を示す回路図である。
【図７】第３の実施形態によるオフセットキャンセル回
路の動作を説明するためのタイミングチャートである。
【図８】第４の実施形態によるオペアンプおよびそのオ
フセットキャンセル回路の構成を示す回路図である。
【図９】第５の実施形態によるオペアンプおよびそのオ
フセットキャンセル回路の構成を示す回路図である。
【図１０】第６の実施形態によるオペアンプおよびその
オフセットキャンセル回路の構成を示す回路図である。
【図１１】波形整形回路の一構成例を示す図である。
【図１２】波形整形回路の他の構成例を示す図である。
【図１３】波形整形回路の更に別の構成例を示す図であ
る。
【図１４】第７の実施形態によるオペアンプおよびその
オフセットキャンセル回路の構成を示す回路図である。
【図１５】第８の実施形態によるオペアンプおよびその
オフセットキャンセル回路の構成を示す回路図である。
【図１６】ＬＣＤソースドライバの一部構成例を示す図
である。
【図１７】従来のオペアンプの構成を示す図である。
【符号の説明】
１ オペアンプ部 ２ 第１のカレントミラー部 ３ 第１の差動入力部 ４ 第２の差動入力部 ５ 第２のカレントミラー部 ６ 第３の差動入力部 ７ 第３のカレントミラー部 ８ 第４のカレントミラー部 ９ 第４の差動入力部 １１ Ｈ側オペアンプ １２ Ｌ側オペアンプ １３ 出力切替部 １４ 液晶パネル ２０ 波形整形回路 ２１，２２，２３，２４，２９，３０ インバータ ２５，２６，２７，２８ ＭＯＳトランジスタ ３０，４０ オペアンプ部 Ｃ１ 第１のコンデンサ Ｃ２ 第２のコンデンサ ＳＷ１ 第１のスイッチ ＳＷ２ 第２のスイッチ ＳＷ３ 第３のスイッチ ＳＷ４ 第４のスイッチ ＳＷ５ 第５のスイッチ ＳＷ６ 第６のスイッチ ＳＷ７ 第７のスイッチ
フロントページの続き (72)発明者 山縣 誠司 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 土屋 主税 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5J066 AA01 AA47 CA13 CA87 CA92 FA17 FA18 HA10 HA17 HA29 HA38 HA39 KA04 KA38 MA11 MA21 ND01 ND14 ND22 ND23 PD01 SA08 TA01 TA06 5J090 AA01 AA47 CA13 CA87 CA92 FA17 FA18 HA10 HA17 HA29 HA38 HA39 KA04 KA09 KA38 MA11 MA21 MN01 SA08 TA01 TA06 5J091 AA01 AA47 CA13 CA87 CA92 FA17 FA18 HA10 HA17 HA29 HA38 HA39 KA04 KA09 KA38 MA11 MA21 SA08 TA01 TA06

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 オペアンプ部により増幅されるオフセッ
    トを含んだ電圧を蓄積し、蓄積された電圧に基づいて上
    記オペアンプ部の電圧値をフィードバック制御する容量
    素子と、 上記容量素子への電圧の蓄積および上記容量素子に蓄積
    された電圧値に基づくフィードバック制御の動作を切り
    替えるためのスイッチング素子とを備えたことを特徴と
    するオペアンプのオフセットキャンセル回路。
  2. 【請求項２】 一対のカレントミラー部と、上記カレン
    トミラー部に接続された一対の第１の差動入力部とを備
    えたオペアンプ部のオフセットをキャンセルするオフセ
    ットキャンセル回路であって、 上記カレントミラー部に接続された一対の第２の差動入
    力部と、 上記第１の差動入力部の一方の入力ゲートと入力端子と
    の間に接続された第１のスイッチング素子と、 上記第１の差動入力部の一方の入力ゲートと出力端子と
    の間に接続された第２のスイッチング素子と、 上記第２の差動入力部の一方の入力ゲートと上記出力端
    子との間に接続された第３のスイッチング素子と、 上記第２の差動入力部の一方の入力ゲートに接続された
    容量素子とを備えたことを特徴とするオペアンプのオフ
    セットキャンセル回路。
  3. 【請求項３】 上記第２の差動入力部の一方の入力ゲー
    トに１つの端子が接続された上記容量素子のもう１つの
    端子をグランド側に接続したことを特徴とする請求項２
    に記載のオペアンプのオフセットキャンセル回路。
  4. 【請求項４】 上記第２の差動入力部の一方の入力ゲー
    トに１つの端子が接続された上記容量素子のもう１つの
    端子を電源側に接続したことを特徴とする請求項２に記
    載のオペアンプのオフセットキャンセル回路。
  5. 【請求項５】 上記第２の差動入力部の一方の入力ゲー
    トに２つの容量素子を接続し、上記第２の差動入力部の
    一方の入力ゲートに１つの端子が接続された一方の容量
    素子のもう１つの端子をグランド側に接続するととも
    に、上記第２の差動入力部の一方の入力ゲートに１つの
    端子が接続された他方の容量素子のもう１つの端子を電
    源側に接続したことを特徴とする請求項２に記載のオペ
    アンプのオフセットキャンセル回路。
  6. 【請求項６】 上記スイッチング素子のオン／オフを制
    御する制御信号の波形を整形する波形整形回路を備えた
    ことを特徴とする請求項１に記載のオペアンプのオフセ
    ットキャンセル回路。
  7. 【請求項７】 上記オペアンプ部は、上記カレントミラ
    ー部および上記第１の差動入力部とｐｎタイプが逆の第
    ２のカレントミラー部および第３の差動入力部を備え、
    上記第３の差動入力部の２つの入力ゲートが上記カレン
    トミラー部と上記第１の差動入力部との接続ノードに接
    続されていることを特徴とする請求項１に記載のオペア
    ンプのオフセットキャンセル回路。
  8. 【請求項８】 オペアンプ部と、当該オペアンプ部のオ
    フセットをキャンセルするオフセットキャンセル回路と
    を備え、上記オフセットキャンセル回路は、 上記オペアンプ部により増幅されるオフセットを含んだ
    電圧を蓄積し、蓄積された電圧に基づいて上記オペアン
    プ部の電圧値をフィードバック制御する容量素子と、 上記容量素子への電圧の蓄積および上記容量素子に蓄積
    された電圧値に基づくフィードバック制御の動作を切り
    替えるためのスイッチング素子とを備えたことを特徴と
    するオペアンプ。
  9. 【請求項９】 上記オペアンプ部は、一対のカレントミ
    ラー部と、上記カレントミラー部に接続された一対の第
    １の差動入力部とを備え、 上記オフセットキャンセル回路は、上記カレントミラー
    部に接続された一対の第２の差動入力部と、 上記第１の差動入力部の一方の入力ゲートと入力端子と
    の間に接続された第１のスイッチング素子と、 上記第１の差動入力部の一方の入力ゲートと出力端子と
    の間に接続された第２のスイッチング素子と、 上記第２の差動入力部の一方の入力ゲートと上記出力端
    子との間に接続された第３のスイッチング素子と、 上記第２の差動入力部の一方の入力ゲートに接続された
    容量素子とを備えたことを特徴とする請求項８に記載の
    オペアンプ。
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