JP5260462B2 - 出力増幅回路及びそれを用いた表示装置のデータドライバ - Google Patents

Description

本発明は、出力増幅回路及びそれを用いた表示装置のデータドライバに関する。

近時、液晶表示装置は、携帯電話機（モバイルフォン、セルラフォン）やノートＰＣ、モニタに加え、大画面液晶テレビとしての需要も拡大している。これらの液晶表示装置は、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。はじめに、図１２を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図１２には、液晶表示部の１画素に接続される主要な構成が等価回路によって模式的に示されている。

一般に、アクティブマトリクス駆動方式の液晶表示装置の表示パネル９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６７を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。なお１画素に対応した表示素子９６９は、画素電極９６４、対向基板電極９６７、液晶容量９６５及び補助容量９６６を備えている。

スイッチング機能を持つＴＦＴ９６３のオン・オフ（導通・非導通）を走査信号により制御し、ＴＦＴ９６３がオン（導通）となるときに、映像データ信号に対応した階調信号電圧が表示素子９６９の画素電極９６４に印加され、各画素電極９６４と対向基板電極９６７との間の電位差により液晶の透過率が変化し、ＴＦＴ９６３がオフ（非導通）とされた後も、該電位差を液晶容量９６５及び補助容量９６６で一定期間保持することで画像を表示するものである。

半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調信号電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。

なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。またゲートドライバ９７０及びデータドライバ９８０は表示コントローラー９５０で制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給され、映像データはデータドライバ９８０に供給される。なお現在では、映像データはデジタルデータが主流となっている。また、電源回路９４０は、それぞれに必要な電源電圧を供給する。

１画面分のデータの書き換えは、１フレーム期間（６０Ｈｚ駆動時は通常、約０．０１７秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧信号が供給される。なお、走査線で複数画素行を同時に選択したり、６０Ｈｚ以上のフレーム周波数で駆動される場合もある。

ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調信号電圧で駆動することが必要とされる。このため、データドライバ９８０は、映像データをアナログ電圧に変換するデコーダと、そのアナログ電圧をデータ線９６２に増幅出力する出力アンプよりなるデジタルアナログ変換回路（ＤＡＣ）を備えている。

モニタや液晶テレビなどの大画面表示装置の駆動方法は、高画質化が可能なドット反転駆動方式が採用されている。ドット反転駆動方式は、図１２の表示パネル９６０において、対向基板電極電圧ＶＣＯＭを一定電圧とし、隣接画素に保持される電圧極性が互いに逆極性となる駆動方式である。このため、隣り合うデータ線（９６２）に出力される電圧極性が対向基板電極電圧ＶＣＯＭに対して正極及び負極となる。なお、ドット反転駆動では、通常、１水平期間毎に、データ線の極性反転が行われるが、データ線負荷容量の増加やフレーム周波数が高くなる場合等では、２水平期間毎に極性反転を行うドット駆動方法も用いられる。

図１３（Ａ）は、データ線を駆動するデータドライバにおける出力増幅回路（出力回路）の構成を示す図である（特許文献１等参照）。図１３（Ｂ）は、図１３（Ａ）の動作を説明するためのタイミング図である。

入力端子Ｎ１に非反転入力端子が接続される差動段９００と、第１電源端子（ＶＤＤ）にソースが接続され、ゲートが差動段９００の第１の出力に接続されドレインが出力端子Ｎ３に接続されたｐＭＯＳトランジスタＭ９３と、ソースが第２電源端子（ＶＳＳ）に接続されゲートが差動段９００の第２出力（第１出力と同相信号が出力される）に接続され、ドレインが出力端子Ｎ３に接続されたｎＭＯＳトランジスタＭ９４とを備え、出力端子Ｎ３は差動段９００の反転入力端子に接続されている。出力増幅回路の出力端子Ｎ３と負荷（データ線）９０との間には出力スイッチＳＷ９０（トランスファゲート）が設けられている。

出力スイッチＳＷ９０は、入力端子Ｎ１に入力される入力信号（アナログデータ）の変化時点での遷移ノイズが、出力増幅回路で増幅されて負荷（データ線）９０に伝達され、表示の劣化が生じることを防ぐため、１データ期間の開始から所定期間（Ｔ１１）は、出力スイッチＳＷ９０をオフするように通常制御されている。図１３（Ｂ）の所定期間（Ｔ１１）にアナログデータ信号が遷移を完了し、出力期間（Ｔ１２）に出力スイッチＳＷ９０がオンし、入力信号Ｖｉｎに応じて出力増幅回路から出力される階調信号電圧で負荷（データ線）９０が駆動される。

図１４は、図１３（Ａ）の差動段９００の構成例をトランジスタレベルで示した図であり、ｎＭＯＳ差動対とｐＭＯＳ差動対の両方を備えた、フォールデッドカスコードＲａｉｌ−ｔｏ−Ｒａｉｌアンプ構成としたものである。差動段９００は、第１及び第２の電流源（Ｍ１３、Ｍ２３）で駆動される、ｎＭＯＳ差動対（Ｍ１１、Ｍ１２）、及び、ｐＭＯＳ差動対（Ｍ２１、Ｍ２３）を備え、ｎＭＯＳ及びｐＭＯＳ差動対の第１入力同士が入力端子（１）に接続され、第２入力同士が出力端子（２）に接続され、ｎＭＯＳ差動対の出力対に接続される第１のカスコードカレントミラー回路（Ｍ１４〜Ｍ１７）と、第１のカスコードカレントミラー回路の第１及び第２端子に一端がそれぞれ接続される第１浮遊電流源（Ｍ３１、Ｍ３２）及び第２浮遊電流源（Ｍ３２、Ｍ３４）と、第１及び第２浮遊電流源の他端に第１及び第２端子がそれぞれ接続され、ｐＭＯＳ差動対の出力対に接続される第２のカスコードカレントミラー回路（Ｍ２４〜Ｍ３７）と、を備えている。第１及び第２のカスコードカレントミラー回路の前記第２端子が差動段９００の第１及び第２出力とされる。

より詳細には、図１４を参照すると、差増段９００は、ソースが電源ＶＳＳに接続されゲートがバイアス端子ＢＮ１に接続されたｎＭＯＳトランジスタＭ１３（定電流源）と、
共通接続されたソースがｎＭＯＳトランジスタＭ１３のドレインに接続され、ゲートが入力端子１と出力端子２にそれぞれ接続されたｎＭＯＳトランジスタＭ１１、Ｍ１２（ｎＭＯＳ差動対）と、
ソースが電源ＶＤＤに接続されゲートにバイアス端子ＢＰ１に接続されたｐＭＯＳトランジスタＭ２３（定電流源）と、
共通接続されたソースがｐＭＯＳトランジスタＭ２３のドレインに接続され、ゲートが入力端子１と出力端子２にそれぞれ接続されたｐＭＯＳトランジスタＭ２１、Ｍ２２（ｐＭＯＳ差動対）と、
ソースが電源ＶＤＤに接続され、ゲート同士がされたｐＭＯＳトランジスタＭ１４、Ｍ１５と、
ソースがｐＭＯＳトランジスタＭ１４、Ｍ１５のドレインにそれぞれ接続され、ゲートがバイアス端子ＢＰ２に共通接続されたｐＭＯＳトランジスタＭ１６、Ｍ１７と、
ソースが電源ＶＳＳに接続され、ゲート同士がされたｎＭＯＳトランジスタＭ２４、Ｍ２５と、
ソースがｎＭＯＳトランジスタＭ２４、Ｍ２５のドレインにそれぞれ接続され、ゲートがバイアス端子ＢＮ２に共通接続されたｎＭＯＳトランジスタＭ２６、Ｍ２７と、
を備えている。

ｎＭＯＳトランジスタＭ１１とＭ１２のドレイン（ｎＭＯＳ差動対の出力）はｐＭＯＳトランジスタＭ１４、Ｍ１５（ｎＭＯＳ差動対の負荷回路）のドレインにそれぞれ接続されている。ｐＭＯＳトランジスタＭ２１とＭ２２のドレイン（ｐＭＯＳ差動対の出力）はｎＭＯＳトランジスタＭ２４、Ｍ２５（ｐＭＯＳ差動対の負荷回路）のドレインにそれぞれ接続されている。ｐＭＯＳトランジスタＭ１７のドレインは、ｐＭＯＳトランジスタＭ１４、Ｍ１５の共通ゲートに接続され、ｐＭＯＳトランジスタＭ１４〜Ｍ１７は第１のカスコード型カレントミラーを構成している。ｎＭＯＳトランジスタＭ２７のドレインはｎＭＯＳトランジスタＭ２４、Ｍ２５の共通ゲートに接続され、トランジスタＭ２４〜Ｍ２７は第２のカスコード型カレントミラーを構成している。

ｐＭＯＳトランジスタＭ１７のドレインとｎＭＯＳトランジスタＭ２７のドレイン間に並列に接続されたｎＭＯＳトランジスタＭ３２及びｐＭＯＳトランジスタＭ３１と、
ｐＭＯＳトランジスタＭ１６のドレインとｎＭＯＳトランジスタＭ２６のドレイン間に並列に接続されたｎＭＯＳトランジスタＭ３４及びｐＭＯＳトランジスタＭ３３と、を備えている。ｐＭＯＳトランジスタＭ３１のゲートはバイアス端子ＢＰ３に接続され、ｎＭＯＳトランジスタＭ３２のゲートはバイアス端子ＢＮ３に接続され、ｐＭＯＳトランジスタＭ３３のゲートはバイアス端子ＢＰ４に接続され、ｎＭＯＳトランジスタＭ３４のゲートはバイアス端子ＢＮ４に接続されている。ｐＭＯＳトランジスタＭ３１、ｎＭＯＳトランジスタＭ３２、ｐＭＯＳトランジスタＭ３３、ｎＭＯＳトランジスタＭ３４はそれぞれ浮遊電流源を構成している。

ｐＭＯＳトランジスタＭ１４、Ｍ１６の接続ノード（ｎＭＯＳ差動対の出力）と出力端子２間には、容量Ｃ３（位相補償容量）が挿入され、ｎＭＯＳトランジスタＭ２４、Ｍ２６の接続ノード（ｐＭＯＳ差動対の出力）と出力端子２間には、容量Ｃ４が接続されている。

出力段１１０は、電源ＶＤＤにソースが接続され、ゲートがｐＭＯＳトランジスタＭ１６のドレイン（第１のカスコード型カレントミラー回路の前記第２端子）に接続されたｐＭＯＳトランジスタＭ９３と、電源ＶＳＳにソースが接続され、ゲートがｎＭＯＳトランジスタＭ２６のドレイン（第２のカスコード型カレントミラー回路の前記第２端子）に接続されたｎＭＯＳトランジスタＭ９４と、を備えている。ｐＭＯＳトランジスタＭ９３とｎＭＯＳトランジスタＭ９４のドレインの接続ノードは出力ノード２を構成し、ｎＭＯＳ差動対のｎＭＯＳトランジスタＭ１２のゲートとｐＭＯＳ差動対のｐＭＯＳトランジスタＭ２２のゲートに接続されている。図１４の差動段９００と出力段１００はボルテージフォロワを構成している。

特許文献２には、オフセットキャンセルアンプとして図１５に示すような構成が開示されている。図１５を参照すると、差動回路１０は、ソースが共通接続され差動対をなすｎＭＯＳトランジスタＭ３、Ｍ４と、ｎＭＯＳトランジスタＭ３、Ｍ４の共通ソースに接続されたｎＭＯＳトランジスタＭ９（電流源）と、ｎＭＯＳトランジスタＭ３、Ｍ４のドレインにドレインがそれぞれ接続されたｐＭＯＳトランジスタＭ１、Ｍ２からなるカレントミラー回路を備えている。ソースが電源端子ＶＤＤに接続され、ｎＭＯＳトランジスタＭ４のドレインに、ゲートが接続されたｐＭＯＳトランジスタＭ７を有し、ｐＭＯＳトランジスタＭ７のドレインＮ１は、スイッチＳＷ２を介してトランジスタＭ３のゲートにフィードバックされる。ソースが電源端子ＧＮＤに接続され、ドレインがｐＭＯＳトランジスタＭ７のドレインＮ１に接続され、ゲートにバイアス電圧ＶＢＢを受けるｎＭＯＳトランジスタＭ１０（プルダウン用の電流源トランジスタ）を備えている。ソースが電源端子ＶＤＤに接続されドレインが出力端子ＯＵＴに接続されたｐＭＯＳトランジスタＭ１１とソースが電源端子ＶＳＳに接続されドレインが出力端子ＯＵＴに接続されたｎＭＯＳトランジスタＭ１２と、トランジスタＭ７のゲートとトランジスタＭ１１のゲート間に接続されゲートが制御信号ＣＯＮに接続されたｐＭＯＳトランジスタＭ１３と、トランジスタＭ１２のゲートとトランジスタＭ１０のゲート間に接続されゲートが制御信号ＣＯＮの反転信号（インバータＩＮＶ２の出力）に接続されたｐＭＯＳトランジスタＭ１５と、電源端子ＶＤＤにソースが接続され、ドレインがトランジスタＭ１１のゲートに接続され、ゲートに制御信号ＣＯＮをインバータＩＮＶ１で反転した信号を入力するｐＭＯＳトランジスタＭ１４と、電源端子ＧＮＤにソースが接続され、ドレインがトランジスタＭ１２のゲートに接続され、制御信号ＣＯＮをインバータＩＮＶ２で反転した信号をさらにインバータＩＮＶ３で反転した信号を入力するｎＭＯＳトランジスタＭ１６と、を備えている。

入力段差動対トランジスタＭ３、Ｍ４には、オフセット状態を記憶するオフセットキャンセル回路１１が接続される。オフセットキャンセル回路１１は、入力電圧ＩＮにオフセット電圧ΔＶが加算された電圧（ＩＮ＋ΔＶ）を記憶する。

オフセットキャンセル回路１１は、差動対トランジスタＭ３、Ｍ４に対して並列にオフセットキャンセル用のトランジスタＭ５、Ｍ６（ｎＭＯＳ）と、トランジスタＭ５、Ｍ６の共通接続されたソースに接続された電流源トランジスタＭ８（ｎＭＯＳ）と、トランジスタＭ５のゲートに接続されたオフセットキャンセル用容量Ｃ１とを備えている。３つの電流源トランジスタＭ８、Ｍ９、Ｍ１０のゲートには、所定のバイアス電圧ＶＢＢが印加されている。

オフセットキャンセル期間で、スイッチＳＷ２をオフ（非導通）、スイッチＳＷ１、ＳＷ３をオン（導通）にして、トランジスタＭ３、Ｍ４、Ｍ６のゲートに入力電圧ＩＮを印加する。このとき、オフセットキャンセル回路１１内のトランジスタＭ５のゲートＮ２は、スイッチＳＷ３を介してトランジスタＭ７のドレインＮ１がフィードバックされ、入力電圧ＩＮに対するボルテージフォロワ構成となる。この結果、容量Ｃ１には、入力電圧ＩＮに、オフセット電圧ΔＶが加算された電圧（ＩＮ＋ΔＶ）が記憶される。

その後のオペアンプ動作期間では、スイッチＳＷ２をオンとし、スイッチＳＷ１、ＳＷ３をオフにして、トランジスタＭ３のゲートに、出力トランジスタＭ７のドレインＮ１をフィードバックさせる。オフセットキャンセル回路１１は、トランジスタＭ５、Ｍ６のゲートの電圧が維持される。その結果、トランジスタＭ３のゲートは、入力電圧ＩＮになった状態で安定し、トランジスタＭ７のドレインＮ１には、入力電圧ＩＮが生成される。

さらに、トランジスタＭ１１（ｐＭＯＳ）とトランジスタＭ１２（ｐＭＯＳ）（第２出力段）とが、トランジスタＭ７とトランジスタＭ１０（第１出力段）に並列に接続され、トランジスタＭ１１のゲートに、スイッチトランジスタＭ１３、Ｍ１４（共にｐＭＯＳ）が設けられ、更に、第２の出力電流源トランジスタＭ１２のゲートにスイッチトランジスタＭ１５、Ｍ１６（共にｎＭＯＳ）が接続されている。これらのスイッチトランジスタＭ１２、Ｍ１４、Ｍ１５、Ｍ１６は、制御信号ＣＯＮとインバータＩＮＶ１、２、３によるその反転制御信号によりそれぞれオン・オフ制御される。

このオペアンプ回路では、オフセットキャンセル期間終了時に、トランジスタＭ１１及びトランジスタＭ１２を、トランジスタＭ７とトランジスタＭ１０から切り離すと共に、そのゲートを、電源ＶＤＤ及びグランドＧＮＤに接続して、非動作状態にする。即ち、制御信号ＣＯＮをＬｏｗレベルからＨｉｇｈレベルに切り替えることで、トランジスタＭ１３、Ｍ１５が共にオフになり、トランジスタＭ１４、Ｍ１６が共にオンになる。その後、スイッチＳＷ４がオンになり、オペアンプ動作期間に入る。その結果、その後のオペアンプ動作期間において、トランジスタＭ１１に対する差動回路１０の出力による制御動作が停止し、トランジスタＭ１１は非活性状態になる。出力電流源トランジスタＭ１２も同様に非活性状態になる。

図１６は、図１５の回路の出力部の動作を示す図である。オフセットキャンセル期間には、スイッチＳＷ２、ＳＷ４はオフ、スイッチＳＷ１、ＳＷ３はオンし、トランジスタＭ１３、Ｍ１５はオン、Ｍ１４、Ｍ１６はオフとされ、第２出力段（Ｍ１１、Ｍ１２）は活性化する。出力トランジスタＭ７のドレインノードＮ１が入力電圧ＩＮからオフセット電圧ΔＶだけずれた電圧に駆動され、容量Ｃ１には、入力電圧ＩＮ＋ΔＶで充電される。オペアンプ動作期間には、スイッチＳＷ２、ＳＷ４はオン、スイッチＳＷ１、ＳＷ３はオフし、第２出力段（Ｍ１１、Ｍ１２）は非活性状態となる。第２出力段（Ｍ１１、Ｍ１２）は、オフセットキャンセル期間に活性化され、第２出力段（Ｍ１１、Ｍ１２）のそれぞれのゲートには、第１出力段（Ｍ７、Ｍ１０）のそれぞれのゲートに供給されるのと同じ信号が供給される。これにより出力端子ＯＵＴに接続される負荷容量（不図示）が、オフセットキャンセル期間に第２出力段（Ｍ１１、Ｍ１２）により入力電圧ＩＮ付近まで駆動されることで、負荷容量の駆動速度を速めること（出力電圧の応答特性の向上）ができるとしている。最終的な負荷容量の駆動電圧（出力電圧）は、オフセット電圧ΔＶがキャンセルされた電圧（ＩＮ）が、オペアンプ動作期間に、第１出力段（Ｍ７、Ｍ１０）から出力される。

特開２００７−４７３４２号公報 特開２００３−６０４５３号公報

以下に本発明による分析を与える。

液晶ＴＶの大型化によりデータ線負荷が増大し、高精細化によりデータ駆動期間も短縮傾向にある。ドライバの負荷駆動速度の向上と、低消費電力化が求められている。

図１３の出力増幅回路で大型高精細ＬＣＤパネルを駆動する場合、負荷９０の容量が大となり、また、１データ期間は短くなる。

このため、出力スイッチＳＷ９０のオン抵抗により負荷容量の駆動速度不足が懸念される。

また、出力スイッチＳＷ９０を介して充放電が行われるため、出力スイッチＳＷ９０のオン抵抗で電力消費や発熱も増加する。これに対して、出力スイッチＳＷ９０のオン抵抗を下げるには、出力スイッチＳＷ９０のサイズを大とする必要があり、面積増となる。

一方、オフセットキャンセルアンプで大型高精細ＬＣＤパネルを駆動する場合、オフセット電圧がキャンセルされた高精度な出力電圧で駆動できるが、オフセットキャンセル期間が必要で、実質的に負荷容量を駆動するオペアンプ動作期間が短くなり、駆動速度が不足する場合がある。

図１５のオフセットキャンセルアンプでは、オフセットキャンセル期間にも第２出力段（Ｍ１１、Ｍ１２）により負荷容量を駆動できるものの、大きい負荷容量に対しては十分な駆動能力は得られない。この理由を以下に説明する。

オフセットキャンセル期間で、第１出力段（Ｍ７、Ｍ１０）は負荷容量とは切断されており（ＳＷ４がオフ）、容量Ｃ１を駆動する。容量Ｃ１は、オフセット電圧ΔＶを含む電圧を保持できればよく、アンプ面積の増加を防ぐためにも、小さい容量値で構成される。したがって、オフセットキャンセル期間の第１出力段（Ｍ７、Ｍ１０）の駆動能力は、容量Ｃ１を充放電できる能力でしかない。

このため、第１出力段（Ｍ７、Ｍ１０）のそれぞれのゲートに印加される電圧の変化（ゲート・ソース間電圧の増加）は小さい。

第２出力段（Ｍ１１、Ｍ１２）のそれぞれのゲートに供給される電圧は、第１出力段（Ｍ７、Ｍ１０）のそれぞれのゲートに印加される電圧と同じであることから、大きな負荷容量に対しては十分な駆動能力は得られず、駆動速度の向上に寄与しない。

したがって、本発明の目的は、出力オフセットを補正して高精度出力が可能な出力増幅回路において、駆動速度の向上を可能とし、消費電力を削減可能とした出力増幅回路及びそれを用いた表示装置のデータドライバを提供することにある。

本発明は、前記課題を解決するため、概略以下の構成とされる。

本発明によれば、入力対の第１の入力に基準電圧を入力し、入力対の第２の入力と第１、第２の出力を有する差動段と、
前記差動段の前記第１及び第２の出力に第１及び第２の入力が接続された第１出力段と、
負荷に接続された出力と、第１及び第２の入力を有する第２出力段と、
一端が前記差動段の入力対の前記第２の入力に接続された容量素子と、
制御回路と、
を備え、
前記制御回路は、
前記差動段の前記第１及び第２の出力と前記第２出力段の前記第１及び第２の入力間を非導通状態とし、且つ、前記第１出力段の出力と前記第２出力段の出力間を非導通状態とし、且つ、前記第１出力段の出力と前記差動段の前記第２の入力間を導通状態とし、且つ、前記容量素子の他端とに前記入力端子間を導通状態とし、前記容量素子の前記他端の電圧が入力端子からの入力電圧とされる第１接続形態と、
前記差動段の前記第１及び第２の出力と前記第２出力段の前記第１及び第２の入力間を導通状態とし、且つ、前記第１出力段の出力と前記第２出力段の出力を導通状態とし、且つ、前記第１出力段の出力と前記差動段の前記第２の入力間を非導通状態とし、且つ、前記容量素子の前記他端と前記入力端子間を非導通とし、且つ、前記第１出力段の出力と前記容量素子の前記他端間を導通状態としてなる第２接続形態と、
切替える出力増幅回路が提供される。本発明によれば、この出力増幅回路を備えたデータドライバ、及び表示装置が提供される。

本発明によれば、出力オフセットを補正して高精度出力が可能な増幅器において、駆動速度の向上を図り、消費電力の削減を図ることができる。

本発明の一実施形態の構成を示す図である。 本発明の一実施形態の動作を説明する図である。 本発明の第１の実施例の構成を示す図である。 本発明の第１の実施例の動作を説明する図である。 本発明の第２の実施例の構成を示す図である。 本発明の第２の実施形態の構成を示す図である。 本発明の第２の実施形態の動作の一例を説明する図である。 本発明の第２の実施形態の動作の別の例を説明する図である。 本発明の第３の実施形態の構成を説明する図である。 本発明の第４の実施形態の構成を説明する図である。 有機ＥＬ表示装置を説明する図である。 液晶表示装置を説明する図である。 （Ａ）、（Ｂ）は特許文献１記載の回路の構成と動作を説明する図である。 図１３（Ａ）の構成を示す図である。 特許文献２記載の回路の構成を示す図である。 図１５の回路の動作を説明する図である。

本発明の実施形態について以下に説明する。本発明に係る出力増幅回路は、一形態において、入力電圧（Ｖａ）を受ける入力端子（８）と、第１の入力に基準電圧（Ｖｒｅｆ）を入力する差動段（１００）と、差動段（１００）の第１及び第２の出力（４、６）を受ける第１出力段（１１０）と、負荷（９０）に出力（３）が接続された第２出力段（１２０）と、一端が差動段（１００）の第２の入力（１０）に接続された容量素子（Ｃ１）と、第１、第２の接続形態を切り替えを制御する制御回路（５００、５１０、５２０）とを備えている。

制御回路は、第１接続形態では、
スイッチ（ＳＷ１１、ＳＷ１２）をオフして差動段（１００）の第１及び第２の出力（４、６）と第２出力段（１２０）の第１及び第２の入力（５、７）間を非導通状態とし、且つ、
スイッチ（ＳＷ１０）をオフとして第１出力段（１１０）の出力（２）と第２出力段（１２０）の出力（３）間を非導通状態とし、且つ、
スイッチ（ＳＷ３２）をオンして、第１出力段（１１０）の出力（２）と差動段（１００）の第２入力（１０）間を導通状態とし、且つ、
スイッチ（ＳＷ３１）をオンして、容量素子（Ｃ１）の他端（９）に入力端子（８）からの入力電圧（Ｖａ）が供給される。第１出力段（１１０）の出力（２）と容量素子（Ｃ１）の他端（９）との間のスイッチ（ＳＷ３３）はオフとされる。

制御回路は、第２の接続形態では、
スイッチ（ＳＷ１１、ＳＷ１２）をオンして差動段（１００）の第１及び第２の出力（４、６）と第２出力段の第１及び第２の入力（５、７）間を導通状態とし、且つ、
スイッチ（ＳＷ１０）をオンして第１出力段（１１０）の出力（２）と第２出力段（１２０）の出力（３）を導通状態とし、且つ、
スイッチ（ＳＷ３２）をオフして第１出力段（１１０）の出力（２）と差動段（１００）の第２入力（１０）間を非導通状態とし、且つ、
スイッチ（ＳＷ３１）をオフして容量素子（Ｃ１）の他端（９）と入力端子（８）とを非導通状態とし、且つ、
スイッチ（ＳＷ３３）をオンして第１出力段（１１０）の出力（２）と容量素子（Ｃ１）の他端（９）間を導通状態とする。

１データに対応した入力電圧を受け前記負荷を駆動するのに必要な期間は、第１の期間（ｆｉｒｓｔ ｔｉｍｅ ｉｎｔｅｒｖａｌ）（Ｔ１）とこれに続く第２の期間（ｓｅｃｏｎｄ ｔｉｍｅ ｉｎｔｅｒｖａｌ）（Ｔ２）とを有する。第１の期間（Ｔ１）では、第１の接続形態とし、第１出力段（１１０）を活性とし、スイッチ（ＳＷ１０、ＳＷ１１、ＳＷ１２）をオフ（非導通）とし、第１出力段（１１０）の出力ノード（２）を負荷（９０）と切断する。

第１の期間（Ｔ１）に、差動段（１００）と第１出力段（１１０）を動作させ、スイッチ（ＳＷ３１）をオン（導通）し、スイッチ（ＳＷ３２）をオン（導通）し、スイッチ（ＳＷ３３）をオフ（非導通）し、容量素子（Ｃ１）に、第１の入力端子（１）の電圧（Ｖｒｅｆ）に出力オフセット（Ｖｏｆｆ）を加算した電圧（Ｖｒｅｆ＋Ｖｏｆｆ）（ノード１０の電圧）と、入力端子（８）の入力電圧（Ｖａ）との電圧差｛Ｖａ−（Ｖｒｅｆ＋Ｖｏｆｆ）｝の電荷を蓄積する。

第２の期間（Ｔ２）では、第２の接続形態とし、スイッチ（ＳＷ１１、ＳＷ１２）をオン（導通）し、第２出力段（１２０）の第１及び第２の入力（５、７）を差動段（１００）の第１及び第２の出力（４、６）に接続して活性化し、スイッチ（ＳＷ１０）をオン（導通）し、負荷（９０）を、第１出力段（１１０）の出力ノード（２）に接続し、第１出力段（１１０）及び第２出力段（１２０）にて駆動する。また、第２の期間（Ｔ２）では、スイッチ（ＳＷ３２）とスイッチ（ＳＷ３１）をオフ（非導通）し、スイッチ（ＳＷ３３）をオン（導通）させる。スイッチ（ＳＷ３１）がオフ（非導通）であるため、容量素子（Ｃ１）の他端（９）は、入力端子（８）から切り離され、容量素子（Ｃ１）の端子間電圧｛Ｖａ−（Ｖｒｅｆ＋Ｖｏｆｆ）｝に、スイッチ（ＳＷ３２）がオフする前の端子（１０）の電圧（Ｖｒｅｆ＋Ｖｏｆｆ）を加えた電圧に対応した電圧（したがって、入力電圧（Ｖａ））となる。第１出力段（１１０）の出力ノード（２）に接続された出力ノード（３）の電圧（Ｖｏ）は、出力オフセットのない電圧（Ｖａ）に対応した電圧となる。

本発明において、第２出力段（１２０）は、出力電圧（Ｖｏ）が電圧（Ｖａ）に到達した時に、動作を停止する構成としてもよい。第２出力段（１２０）の出力トランジスタ（不図示）の閾値電圧を第１出力段（１１０）の出力トランジスタ（不図示）の閾値電圧よりも絶対値が大となるように設定してもよい。あるいは、第１出力段（１１０）の出力信号をレベルシフトして第２出力段（１２０）の出力トランジスタの入力信号として供給するようにしてもよい。あるいは、第２出力段（１２０）において、ピーク検出等により出力電圧が入力電圧に到達した時、第２出力段（１２０）を非活性化させる回路を組み込んでもよい。

本発明によれば、出力スイッチ（ＳＷ１０）のオン抵抗の影響を受けない第２出力段（１２０）により負荷（９０）の駆動速度を向上させるとともに、出力スイッチ（ＳＷ１０）を介して負荷（９０）を駆動する駆動電流が削減されることにより、消費電力を削減する（出力スイッチのオン抵抗での消費分を削減）。また、出力オフセットをキャンセルした高精度な電圧出力が可能である。

＜実施形態１＞
図１は、本発明に係る出力増幅回路の一実施形態の構成を示す図である。図１を参照すると、本実施形態においては、差動段１００と、第１出力段１１０と、第２出力段１２０と、差動段１００の第１及び第２出力４、６と、第２出力段１２０の第１及び第２入力間にそれぞれ接続されるスイッチＳＷ１１、ＳＷ１２と、第１出力段１１０の出力ノード２と第２出力段１２０の出力ノード３間に接続されるスイッチＳＷ１０と、入力端子８とノード９の間に接続されたスイッチＳＷ３１と、ノード９と差動段１００の反転入力端子１０間に接続された容量Ｃ１と、第１出力段１１０の出力ノード２と差動段１００の反転入力端子１０間に接続されたスイッチＳＷ３２と、第１出力段１１０の出力ノード２とノード９間に接続されたスイッチＳＷ３３と、スイッチのオン・オフの制御を行う制御信号を発生する制御信号発生回路５００を備えている。なお、差動段１００は、少なくとも、定電流源と差動対と負荷回路を含む。また、中間段を備えた出力増幅回路では、差動段１００は該中間段も含む。

第１出力段１１０の出力ノード２は、スイッチＳＷ３２、ＳＷ３３を介して、差動段１００の反転入力端子（−）と容量Ｃ１との接続点（ノード１０）、容量Ｃ１とスイッチＳＷ３１の接続点（ノード９）に接続されており、差動段１００の非反転入力端子（＋）はノード１に接続され、基準電圧Ｖｒｅｆ（定電圧）が入力される。また、第２出力段１２０の出力ノード３は、負荷９０（データ線）に接続されている。

特に制限されないが、本実施例において、出力増幅回路は、アクティブマトリクス型表示パネルのデータ線を駆動し、負荷９０は、例えば図１２のデータ線９６２に対応する。なお、図１において、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２、第２出力段１２０内の図示されないスイッチは、出力増幅回路の接続形態を制御する接続制御回路（第１のスイッチ部）５１０を構成し、制御信号発生回路５００からの制御信号によって導通・非導通が制御される。また、スイッチＳＷ３１、ＳＷ３２、ＳＷ３３は、出力増幅回路の接続形態を制御する第２のスイッチ部（接続制御回路）５２０を構成し、制御信号発生回路５００からの制御信号によってオン（導通）・オフ（非導通）が制御される。第２出力段１２０の活性、非活性の制御も、制御信号発生回路５００からの制御信号によって制御される。

図２は、図１の出力増幅回路の動作の一例を示すタイミング波形図である。図２では、１データ期間（ＴＤ）に第１及び第２の期間Ｔ１、Ｔ２が含まれる。第１の期間Ｔ１に、第１出力段１１０を活性、第２出力段１２０を非活性とし、スイッチＳＷ１０をオフとして、負荷９０と切断する。第１の期間Ｔ１に、差動段１００及び第１出力段１１０を動作させ、スイッチＳＷ３１、ＳＷ３２をそれぞれオン、オフとして、出力オフセットを含むノード１０の電圧（Ｖｒｅｆ＋Ｖｏｆｆ）と入力端子８の入力電圧Ｖａとの電圧差を容量Ｃ１に蓄積する。

第２の期間Ｔ２に、スイッチＳＷ１１、ＳＷ１２をオンとして第２出力段１２０の入力を差動段１００の出力に接続して活性化して、スイッチＳＷ１０をオンとして、第１出力段１１０、第２出力段１２０により同時に負荷９０を駆動するとともに、出力オフセットのない入力電圧Ｖａに対応した電圧が出力される。

＜実施例１＞
図３は、本発明の第１の実施例の構成を示す図である。図３には、図１の第１出力段１１０、第２出力段１２０の回路構成が示されている。図３を参照すると、第１出力段１１０は、電源ＶＤＤと電源ＶＳＳ間に直列に接続されたｐＭＯＳトランジスタＭ１とｎＭＯＳトランジスタＭ２を備えている。ｐＭＯＳトランジスタＭ１のソースとゲートとドレインは、電源ＶＤＤと、差動段１００の第１の出力４と、出力ノード２とにそれぞれ接続されている。ｎＭＯＳトランジスタＭ２のソースとゲートとドレインは、電源ＶＳＳと、差動段１００の第２の出力６と、出力ノード２とにそれぞれ接続されている。

第２出力段１２０は、電源ＶＤＤと電源ＶＳＳ間に直列に接続されたｐＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ４を備え、さらにスイッチＳＷ１３、ＳＷ１４を備えている。ｐＭＯＳトランジスタＭ３のソースは電源ＶＤＤに接続され、ゲート（第２出力段１２０の第１の入力５）はスイッチＳＷ１３を介して電源ＶＤＤに接続され、スイッチＳＷ１１を介して差動段１００の出力４に接続され、ドレインは、出力ノード３に接続される。ｎＭＯＳトランジスタＭ４のソースは電源ＶＳＳに接続され、ゲート（第２出力段１２０の第２の入力７）はスイッチＳＷ１４を介して電源ＶＳＳに接続され、スイッチＳＷ１２を介して、差動段１００の出力６に接続され、ドレインは出力ノード３に接続される。

ｐＭＯＳトランジスタＭ３、ｎＭＯＳトランジスタＭ４は、好ましくは、ｐＭＯＳトランジスタＭ１、ｎＭＯＳトランジスタＭ２に対して、それぞれ閾値電圧の絶対値が大とされ、出力電圧安定時に、ｐＭＯＳトランジスタＭ３の充電作用、ｎＭＯＳトランジスタＭ４の放電作用が停止するように設定される。差動段１００の出力６と電源電位ＶＳＳ間の電圧は、ｎＭＯＳトランジスタＭ２、Ｍ４のゲート・ソース間電圧を与える。ｎＭＯＳトランジスタＭ４の閾値電圧がｎＭＯＳトランジスタＭ２の閾値電圧よりも大である場合、出力電圧安定時の差動段１００の出力６の電位は、ｎＭＯＳトランジスタＭ４はオフし、ｎＭＯＳトランジスタＭ２はオン状態を維持するようなＶＳＳ寄りの電位となる。

差動段１００の出力４と電源電位ＶＤＤ間の電圧は、ｐＭＯＳトランジスタＭ１、Ｍ３のゲート・ソース間電圧を与える。ｐＭＯＳトランジスタＭ３の閾値電圧の絶対値が、ｐＭＯＳトランジスタＭ１の閾値電圧の絶対値よりも大である場合、出力電圧安定時の差動段１００の出力４の電位は、ｐＭＯＳトランジスタＭ３はオフし、ｐＭＯＳトランジスタＭ１はオン状態を維持するようなＶＤＤ寄りの電位となる。

図４は、図３の回路のスイッチの動作を説明する図である。図４のＴ１、Ｔ２は、図２のＴ１、Ｔ２と同一である。第１の期間Ｔ１でスイッチＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ３３がオフ、ＳＷ１３、ＳＷ１４、ＳＷ３１、ＳＷ３２がオンとなる。第２出力手段１２０のトランジスタＭ３、Ｍ４もオフし、出力増幅回路は、負荷９０から切断される。第１の期間Ｔ１では、図２の第１の期間Ｔ１と同様に、差動段１００及び第１出力段（Ｍ１、Ｍ２）を動作させ、出力オフセットを含むノード１０の電圧（Ｖｒｅｆ＋Ｖｏｆｆ）と入力端子８の入力電圧Ｖａとの電圧差を容量Ｃ１に蓄積する。

第２の期間Ｔ２では、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ３３がオン、ＳＷ１３、ＳＷ１４、ＳＷ３１、ＳＷ３２がオフとなる。第１出力段（Ｍ１、Ｍ２）、第２出力段（Ｍ３、Ｍ４）は、差動段１００の差動出力４、６を受け、負荷９０を駆動する。第２の期間Ｔ２では、図２の第２の期間Ｔ２と同様に、差動段１００、第１出力段（Ｍ１、Ｍ２）、第２出力段（Ｍ３、Ｍ４）を動作させ、第１出力段（Ｍ１、Ｍ２）及び第２出力段（Ｍ３、Ｍ４）により、同時に負荷９０を駆動するとともに、出力オフセットのない入力電圧Ｖａに対応した電圧が出力される。なお、第１出力段（Ｍ１、Ｍ２）は、出力スイッチＳＷ１０を介して負荷９０を駆動するが、第２出力段（Ｍ３、Ｍ４）は、出力スイッチＳＷ１０を介さずに、負荷９０を駆動する。第２出力段（Ｍ３、Ｍ４）の各トランジスタを、駆動能力が十分高いトランジスタサイズに設定することで、負荷９０は出力スイッチのオン抵抗の影響を受けない第２出力段（Ｍ３、Ｍ４）によって高速に駆動される。出力電圧が安定状態に近づくと、第２出力段（Ｍ３、Ｍ４）の作用は停止し、第１出力段（Ｍ１、Ｍ２）の作用のみとなる。第１出力段（Ｍ１、Ｍ２）の駆動能力は、出力安定状態近傍で負荷９０を駆動する能力があればよく、第１出力段（Ｍ１、Ｍ２）のトランジスタサイズは小さくすることが可能である。

本実施例において、差動段１００は、図１４の差動段９００（フォールデッドカスコードＲａｉｌ−Ｔｏ−Ｒａｉｌ差動回路）で構成してもよいことは勿論である。

本実施例によれば、駆動速度を向上し、出力スイッチのオン抵抗で消費される消費電力を削減することができる。また出力オフセットのない高精度な電圧出力が可能である。

＜実施例２＞
次に本発明の第２の実施例について説明する。図５は、本発明の第２の実施例の構成を示す図である。図５を参照すると、本実施形態は、図３の構成において、差動段１００の出力４と第２出力段１２０の入力５間に、スイッチＳＷ１1と直列に第１のレベルシフト回路ＬＳ１を備え、差動段１００の出力６と第２出力段の入力７間に、スイッチＳＷ１２と直列に第２のレベルシフト回路ＬＳ２を備えている。なお本実施例では、第１出力段（Ｍ１、Ｍ２）と第２出力段（Ｍ３、Ｍ４）のそれぞれのトランジスタの閾値電圧に関して、同一導電型のトランジスタ同士の閾値電圧は同一であってもよい。その他の構成は、図３と同一である。以下では、図３を参照して説明した第１の実施例との相違点について説明し、同一部分の説明は省略する。

スイッチＳＷ１１がオンのとき（図４の第２の期間Ｔ２）、第１のレベルシフト回路ＬＳ１により、ノード５はノード４よりも高電位とされ、スイッチＳＷ１２がオンのとき（図４の第２の期間Ｔ２）、第２のレベルシフト回路ＬＳ２により、ノード７はノード６よりも低電位とされる。出力電圧の安定時に、第２出力段１２０のｐＭＯＳトランジスタＭ３の充電、ｎＭＯＳトランジスタＭ４の放電の作用は停止するように、第１及び第２のレベルシフト回路（ＬＳ１、ＬＳ２）の電圧シフト量が設定される。本実施例における第１及び第２のレベルシフト回路（ＬＳ１、ＬＳ２）の作用は、図３における第１出力段（Ｍ１、Ｍ２）に対して第２出力段（Ｍ３、Ｍ４）のそれぞれのトランジスタの閾値電圧の絶対値が高く設定されるのと同じ作用をもつ。

前記第１の実施例と同様、本実施例においても、駆動速度を向上し、消費電力を削減することができる。また出力オフセットのない高精度な電圧出力が可能である。

＜実施形態２＞
次に本発明の第２の実施形態について説明する。図６は、本発明の第２の実施形態の構成を示す図である。図６を参照すると、差動段１００、第１出力段１１０、第２出力段１２０、容量Ｃ１、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ３１、ＳＷ３２、ＳＷ３３は、図１に示した前記第１の実施形態と同一である。本実施形態では、差動段１０１、第１出力段１１１、容量Ｃ２、スイッチＳＷ２０、ＳＷ２１、ＳＷ２２、ＳＷ４１、ＳＷ４２、ＳＷ４３が追加されている。

非反転入力端子（＋）にノード１からの基準電圧Ｖｒｅｆを入力する差動段１０１の第１及び第２の出力１４、１６は、スイッチＳＷ２１、ＳＷ２２を介して、第２出力段１２０の第１及び第２の入力５、７に接続される。また、差動段１０１の差動出力１４、１６は、第１出力段１１１の差動入力に接続される。第１出力段１１１の出力ノード１２は、スイッチＳＷ２０を介して出力ノード３に接続される。また、第１出力段１１１の出力ノード１２は、スイッチＳＷ４２、ＳＷ４３を介して、差動段１０１の反転入力端子２０、ノード１９、すなわち、容量Ｃ２の両端にそれぞれ接続される。入力端子１８はスイッチＳＷ４１を介してノード１９に接続される。本実施形態は、２組の第１出力段１１０、１１１と、第２出力段１２０を１つ備え、
・１組目の差動段１００と第１出力段１１０、及び、第２出力段１２０による負荷９０の駆動、
・２組目の差動段１０１と第１出力段１１１、及び、第２出力段１２０による負荷９０の駆動、
を切り替えて行う。

図７は、図６の動作の一例を説明するためのタイミング図である。図７では、スイッチ制御の異なる第１及び第２のデータ期間（ＴＤ１、ＴＤ２）を示しており、各データ期間のそれぞれに第１及び第２の期間Ｔ１、Ｔ２が含まれる。データ期間ＴＤ１では、２組目の差動段１０１と第１出力段１１１、及び、第２出力段１２０により負荷９０が駆動される。データ期間ＴＤ１において、第１の期間Ｔ１に、スイッチＳＷ４１、ＳＷ４２がオン（導通）、スイッチＳＷ２０、ＳＷ２１、ＳＷ２２、ＳＷ４３がオフ（非導通）とされ、基準電圧Ｖｒｅｆに第２の出力オフセット（Ｖｏｆｆ２）を加算した電圧がノード２０に印加され、容量Ｃ２の端子間に、入力端子１８の入力電圧Ｖａ２とノード２０の電圧（Ｖｒｅｆ＋Ｖｏｆｆ２）との電圧差を蓄積する。第２出力段１２０は非活性とされ、出力増幅回路は負荷９０から切断される。

第２の期間Ｔ２に、スイッチＳＷ４１、ＳＷ４２はオフ（非導通）し、スイッチＳＷ４３がオン（導通）し、スイッチＳＷ２１、ＳＷ２２、ＳＷ２０がオン（導通）することで、出力ノード３を、第１出力段１１１と活性化された第２出力段１２０とで駆動する。出力ノード３より出力される電圧は、第２の出力オフセット（Ｖｏｆｆ２）がキャンセルされ、入力電圧Ｖａ２に対応した電圧が出力される。

なお、データ期間ＴＤ１では、１組目の差動段１００と第１出力段１１０は、負荷９０の駆動には寄与せず、容量Ｃ１への電荷蓄積の作用のみを行う。すなわち、データ期間ＴＤ１において、第１の期間Ｔ１に、スイッチＳＷ３２はオン（導通）とされ、スイッチＳＷ３１、ＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ３３はオフ（非導通）とされ、基準電圧Ｖｒｅｆに第１の出力オフセット（Ｖｏｆｆ１）を加算した電圧が、ノード１０に印加される。第２の期間Ｔ２に、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ３３がオフ（非導通）とされ、スイッチＳＷ３２、ＳＷ３１はオン（導通）とされ、容量Ｃ１の端子間に、入力端子８の入力電圧Ｖａ１とノード１０の電圧（Ｖｒｅｆ＋Ｖｏｆｆ１）との電圧差が蓄積される。

データ期間ＴＤ２では、１組目の差動段１００と第１出力段１１０、及び、第２出力段１２０により負荷９０が駆動される。データ期間ＴＤ２において、第１の期間Ｔ１に、スイッチＳＷ３１、ＳＷ３２がオン（導通）、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ３３がオフ（非導通）とされ、データ期間ＴＤ１の第２の期間Ｔ２のスイッチ状態が継続される。したがって、容量Ｃ１には、入力端子８の入力電圧Ｖａ１とノード１０の電圧（Ｖｒｅｆ＋Ｖｏｆｆ１）の電圧差が蓄積されている。第２出力段１２０は非活性とされ、出力増幅回路は負荷９０から切断される。

第２の期間Ｔ２に、スイッチＳＷ３１、ＳＷ３２はオフし、スイッチＳＷ３３がオンし、スイッチＳＷ１１、ＳＷ１２、ＳＷ１０がオンすることで、出力ノード３を、第１出力段１１０と活性化された第２出力段１２０とで駆動する。出力ノード３より出力される電圧は、第１の出力オフセット（Ｖｏｆｆ１）がキャンセルされ、入力電圧Ｖａ１に対応した電圧が出力される。

なお、データ期間ＴＤ２では、２組目の差動段１０１と第１出力段１１１は、負荷９０の駆動には寄与せず、容量Ｃ２への電荷蓄積の作用のみを行う。すなわち、データ期間ＴＤ２において、第１の期間Ｔ１に、スイッチＳＷ４２はオン（導通）とされ、スイッチＳＷ４１、ＳＷ２０、ＳＷ２１、ＳＷ２２、ＳＷ４３はオフ（非導通）とされ、基準電圧Ｖｒｅｆに第２の出力オフセット（Ｖｏｆｆ２）を加算した電圧がノード２０に印加される。第２の期間Ｔ２に、スイッチＳＷ２０、ＳＷ２１、ＳＷ２２、ＳＷ４３がオフ（非導通）とされ、スイッチＳＷ４２、ＳＷ４１はオン（導通）とされ、容量Ｃ２の端子間に、入力端子１８の入力電圧Ｖａ２とノード２０の電圧（Ｖｒｅｆ＋Ｖｏｆｆ２）との電圧差が蓄積される。この状態は、データ期間ＴＤ２に続く次のデータ期間（不図示）の第１の期間Ｔ１に引き継がれる。

図８は、図６の動作の別の例を説明するためのタイミング図である。図８では、スイッチ制御の異なる第１及び第２のデータ期間（ＴＤ１、ＴＤ２）を示している。図８では、データ期間の開始直後に、出力増幅回路と負荷９０とを切断しないで駆動する制御とされる。図１３（Ｂ）において、ドット反転駆動では、遷移ノイズを防ぐため、１データ期間の開始から所定期間は、通常、出力スイッチをオフするように制御されていると説明した。

しかし、近年、表示装置の大画面化、高解像度化によるデータ線容量の大幅増加や、動画対応等の表示品質を上げるため駆動周波数を高くする場合において、同一極性の水平期間を連続し、極性反転の周期を下げて（例えば１フレーム毎極性反転）駆動する方法も採用されている。これは、同一極性が連続するデータ期間では、極性反転が伴うデータ期間より駆動電圧振幅が小さく、駆動周波数が高くても、データ線の電圧書込率（目的電圧に対する実際の電圧到達率）を確保することができるためである。

また、データ線の電圧書込率を更に上げるため、遷移ノイズ防止期間を縮小したり、あるいは無くす傾向にある。これは、駆動電圧振幅が低下することで、遷移ノイズも多少減少することや、多少の遷移ノイズよりデータ線の電圧書込率低下の方が表示への影響が大きい等の理由による。このような出力増幅回路と負荷９０とを切断しないで駆動する場合の動作例として、図８を参照して説明する。

図８では、前後２つのデータ期間ＴＤ１、ＴＤ２が、それぞれ、第１及び第２の期間Ｔ１、Ｔ２の作用を果たしている。すなわち、２組目の差動段１０１と、第１出力段１１１が、データ期間ＴＤ１の１つ前のデータ期間（不図示）で第１の期間Ｔ１の作用を行い、データ期間ＴＤ１で、第２の期間Ｔ２の作用を行う。また１組目の差動段１００と第１出力段１１０が、データ期間ＴＤ１で第１の期間Ｔ１の作用を行い、データ期間ＴＤ２で第２の期間Ｔ２の作用を行う。第２出力段１２０は各データ期間において活性とされ、データ期間ＴＤ１で２組目の第１出力段１１１と共に負荷９０を駆動し、データ期間ＴＤ２で１組目の第１出力段１１０と共に負荷９０を駆動する。以下、データ期間ＴＤ１、ＴＤ２の作用について具体的に説明する。

データ期間ＴＤ１では、図６の２組目の差動段１０１と第１出力段１１１、及び、第２出力段１２０により負荷９０が駆動される。なお、データ期間ＴＤ１の１つ前のデータ期間で、後述するデータ期間ＴＤ２と同じスイッチ制御が行われ、基準電圧Ｖｒｅｆに第２の出力オフセット（Ｖｏｆｆ２）を加算した電圧がノード２０に印加され、容量Ｃ２の端子間に、前記１つ前のデータ期間の入力データに応じた入力端子１８の入力電圧Ｖａ２とノード２０の電圧（Ｖｒｅｆ＋Ｖｏｆｆ２）との電圧差が蓄積されている。

データ期間ＴＤ１に、スイッチＳＷ４１、ＳＷ４２はオフ（非導通）し、スイッチＳＷ４３がオン（導通）し、スイッチＳＷ２１、ＳＷ２２、ＳＷ２０がオンし、出力ノード３を、第１出力段１１１と第２出力段１２０とで駆動する。出力ノード３より出力される電圧は、データ期間ＴＤ１の１つ前のデータ期間に容量Ｃ２に蓄積された電圧によって第２の出力オフセット（Ｖｏｆｆ２）がキャンセルされ、入力電圧Ｖａ２に対応した電圧が出力される。

また、データ期間ＴＤ１では、１組目の差動段１００と第１出力段１１０は、負荷９０の駆動には寄与せず、容量Ｃ１への電荷蓄積の作用のみを行う。すなわち、データ期間ＴＤ１に、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ３３がオフ（非導通）とされ、スイッチＳＷ３２、ＳＷ３１はオン（導通）とされ、基準電圧Ｖｒｅｆに第１の出力オフセット（Ｖｏｆｆ１）を加算した電圧が、ノード１０に印加され、容量Ｃ１の端子間に、データ期間ＴＤ１の入力データに応じた入力端子８の入力電圧Ｖａ１とノード１０の電圧（Ｖｒｅｆ＋Ｖｏｆｆ１）との電圧差が蓄積される。

次のデータ期間ＴＤ２では、１組目の差動段１００と第１出力段１１０、及び、第２出力段１２０により負荷９０が駆動される。データ期間ＴＤ２に、スイッチＳＷ３１、ＳＷ３２はオフ（非導通）し、スイッチＳＷ３３がオンし（導通）、スイッチＳＷ１１、ＳＷ１２、ＳＷ１０がオン（導通）し、出力ノード３を、第１出力段１１０と第２出力段１２０とで駆動する。出力ノード３より出力される電圧は、データ期間ＴＤ１に容量Ｃ１に蓄積された電圧によって第１の出力オフセット（Ｖｏｆｆ１）がキャンセルされ、入力電圧Ｖａ１に対応した電圧が出力される。

また、データ期間ＴＤ２では、２組目の差動段１０１と第１出力段１１１は、負荷９０の駆動には寄与せず、容量Ｃ２への電荷蓄積の作用のみを行う。すなわち、データ期間ＴＤ２に、スイッチＳＷ２０、ＳＷ２１、ＳＷ２２、ＳＷ４３はオフとされ、スイッチＳＷ４２、ＳＷ４１はオンとされ、基準電圧Ｖｒｅｆに第２の出力オフセット（Ｖｏｆｆ２）を加算した電圧がノード２０に印加され、容量Ｃ２の端子間に、データ期間ＴＤ２の入力のデータに応じた入力端子１８の入力電圧とノード２０の電圧（Ｖｒｅｆ＋Ｖｏｆｆ２）との電圧差が蓄積される。この容量Ｃ２に蓄積された電圧は、データ期間ＴＤ２に続く次のデータ期間（不図示）に引き継がれる。

以上、図６の出力増幅回路による図７及び図８の制御に基づく２つの動作例を説明したが、図６においても、出力スイッチＳＷ１０、ＳＷ２０のオン抵抗の影響を受けない第２出力段１２０により負荷９０の駆動速度を向上させるとともに、出力スイッチＳＷ１０又はＳＷ２０を介して負荷９０を駆動する駆動電流が削減されることにより消費電力を削減することができる（出力スイッチのオン抵抗での消費分を削減）。また、出力オフセットをキャンセルした高精度な電圧出力が可能である。

なお、図３及び図５の構成も、図６に適用できる。すなわち、第２出力段１２０の出力トランジスタ（不図示）の閾値電圧を、１組目の第１出力段１１０及び２組目の第１出力段１１１の出力トランジスタ（不図示）の閾値電圧よりも、絶対値が大となるように設定してもよい（但し、同一導電型のトランジスタ同士の閾値電圧に関する）。あるいは、図５の第１及び第２のレベルシフト回路（ＬＳ１、ＬＳ２）を第２出力段１２０の入力の前段に設けてもよい。これにより、第２出力段１２０を、出力電圧変化時に、第１出力段１１０又は１１１と共に負荷９０を高速駆動させ、出力安定時には、停止させることができる。

また、図６の出力増幅回路による図７及び図８の制御に基づく２つの動作例の別の特徴は、容量Ｃ１又はＣ２の電圧を蓄積する期間が約１データ期間確保できる点である。そのため、図７では、各データ期間の第１の期間Ｔ１は、容量Ｃ１又はＣ２の電圧蓄積期間に関係なく、遷移ノイズを防止する必要最小限の期間に設定できる。図１の出力増幅回路の図２の制御例や、図３の出力増幅回路の図４の制御例では、各データ期間の第１の期間Ｔ１は容量Ｃ１の電圧蓄積期間を考慮しなければならない。

図８に示した制御の例では、各データ期間毎に、第１及び第２の期間Ｔ１、Ｔ２を設けないため、制御信号数が削減され、制御が容易となる。但し、図６の出力増幅回路は、差動段と第１出力段及び容量を２組備え、スイッチ数も増加するため、面積はやや増加する。

特に制限されないが、図６の出力増幅回路の構成は、容量の電圧蓄積期間を十分確保できるため、シリアルＤＡＣ（デジタルアナログ変換器）の出力増幅回路（サンプルホールドアンプ）に用いて好適とされる。なお、シリアルＤＡＣは、一端間にスイッチが接続され、他端間が共通接続された同一容量の２つの容量素子を設けて、一方の容量の前記一端に入力デジタル信号のビットに応じて所定の電圧を印加して前記一方の容量に電荷を蓄積し、前記スイッチをオン、オフ制御することで、２つの容量間で電荷再分配を行い、シリアルの全ビットを順次走査した時点で他方の容量に入力デジタル信号の値に対応して時分割多重された電圧が蓄積されるというものである。

例えば図６において、容量Ｃ１と電荷再分配を行う容量Ｃ３を入力端子８とノード１０間に追加し、データ期間ＴＤ１に、スイッチＳＷ３１を電荷再分配を行うスイッチとして制御してシリアルＤＡＣの出力アナログ電圧を、容量Ｃ１にサンプル・ホールドする構成としてもよい。また、容量Ｃ２と電荷再分配を行う容量Ｃ４を入力端子１８とノード２０間に追加し、データ期間ＴＤ２に、スイッチＳＷ４１を、電荷再分配を行うスイッチとして制御し、シリアルＤＡＣの出力アナログ電圧を、容量Ｃ２にサンプル・ホールドする構成としてもよい。このときＳＷ３１、ＳＷ４１以外の図６の各スイッチの制御は、図７又は図８と同様でよい。約１データ期間をシリアルデータの全ビットを順次走査して容量Ｃ１又はＣ２に電圧を蓄積する期間に割当てることで、シリアルＤＡＣの出力増幅回路も実現できる。なおシリアルＤＡＣは入力デジタル信号のビット数が増加しても面積に影響しないため、図６の出力増幅回路が差動段と第１出力段を２組備えていても、シリアルＤＡＣと図６の出力増幅回路を組み合わせた多ビットドライバでは面積は小さくできる。

＜実施形態３＞
図９は、前記した出力増幅回路を備えた液晶表示装置のデータドライバの構成を示す図であり、データドライバの要部をブロックにて示したものである。

図９を参照すると、このデータドライバは、ラッチアドレスセレクタ８０１と、ラッチ８０２と、レベルシフタ８０３と、参照電圧発生回路８０４と、正極デコーダ８０５Ｐ、負極デコーダ８０５Ｎと、出力増幅回路８０６と、制御信号発生回路５００と、出力増幅回路８０６で駆動される負荷（データ線）９０を備えている。出力増幅回路８０６は、図１（図３、図５を含む）、図６を参照して説明した出力増幅回路を備えている。

ラッチアドレスセレクタ８０１は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ８０２は、ラッチアドレスセレクタ８０１で決定されたタイミングに基づいて、映像デジタルデータをラッチし、タイミング制御信号のタイミングに応じて一斉にレベルシフタ８０３を介してデコーダ（正極デコーダ８０５Ｐ、負極デコーダ８０５Ｎ）にデータを出力する。ラッチアドレスセレクタ８０１及びラッチ８０２はロジック回路であり、一般に低電圧（０Ｖ〜３．３Ｖ）で構成される。

参照電圧発生回路８０４は、正極参照電圧群及び負極参照電圧群を生成する。正極デコーダ８０５Ｐは、正極参照電圧群が供給され、入力されたデータに対応した参照電圧を選択して、正極参照電圧として出力する。負極デコーダ８０５Ｎは、負極参照電圧群が供給され、入力されたデータに対応した参照電圧を選択して、負極参照電圧として出力する。各出力増幅回路８０６は、正極デコーダ８０５Ｐ及び負極デコーダ８０５Ｎからそれぞれ出力された参照電圧を入力し、制御信号発生回路５００からの制御信号によりオフセットキャンセルして演算増幅した出力電圧で負荷（データ線）９０を駆動する。液晶表示装置のデータ線は通常隣接間で電圧極性が異なるため、正極デコーダ８０５Ｐ、負極デコーダ８０５Ｎからの正極参照電圧、負極参照電圧は、極性信号に基づき、隣接する負荷（データ線）９０を駆動する２つの出力増幅回路８０６にストレート出力するか、交差出力するかが切り替えられる。極性信号は制御信号発生回路５００で出力増幅回路８０６の制御信号とともに生成される。

制御信号発生回路５００は、複数の出力増幅回路８０６に共通に設けられ、出力増幅回路８０６の各スイッチのオン、オフを制御する複数の制御信号を発生する。制御信号発生回路５００からの複数の制御信号により、図１、図６の出力増幅回路における接続形態（第１及び第２の期間Ｔ１、Ｔ２）の切替を行う。

図９のデータドライバにおいては、出力増幅回路８０６は出力スイッチを介さずに負荷（データ線）９０を駆動できる第２出力段１２０を設けており、大容量データ線負荷に対しても高速駆動及び消費電力や発熱の削減を実現することができる。また出力オフセットのない高精度な電圧出力が可能である。

＜実施形態４＞
図１（図３、図５を含む）、図６を参照して説明した出力増幅回路は、図９の液晶表示装置のデータドライバだけでなく、有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置のデータドライバにも応用できる。はじめに図１１を参照して、アクティブマトリクス駆動方式の有機ＥＬ表示装置の典型的な構成について概説しておく。なお、有機ＥＬ表示装置の駆動には、データ線に階調に対応した電流信号を供給する電流プログラム法と、データ線に階調に対応した電圧信号を供給する電圧プログラム法とがあるが、本発明は、電圧プログラム法に応用できる。図１１には、有機ＥＬ表示部の１画素に接続される主要な構成が等価回路によって模式的に示されている。図１１において、図１２を参照して説明した液晶表示装置と構成的に異なるのは表示素子９６９であり、他の要素は図１２の要素と基本的に同じである。

図１１の有機ＥＬ表示装置の表示パネル９６０には、スイッチング機能を持つ薄膜トランジスタ（ＴＦＴ）９６３及び有機ＥＬ素子に供給する電流を制御する薄膜トランジスタ（ＴＦＴ）９９２、２つの薄膜電極層に挟まれた有機膜からなる有機ＥＬ素子９９１がマトリックス状に配置される。ＴＦＴ９９２と有機ＥＬ素子９９１は、電源端子９９４とカソード電極９９３との間に直列形態で接続されており、ＴＦＴ９９２の制御端子電圧を保持する補助容量９９５を更に備える。なお、１画素に対応した表示素子９６９は、ＴＦＴ９９２、有機ＥＬ素子９９１、電源端子９９４、カソード電極９９３及び補助容量９９５で構成される。

スイッチング機能を持つＴＦＴ９６３のオン（導通）・オフ（非導通）を、走査信号により制御し、ＴＦＴ９６３がオン（導通）となるときに、映像データ信号に対応した階調信号電圧がＴＦＴ９９２の制御端子に印加され、階調信号電圧に対応した電流が、ＴＦＴ９９２から有機ＥＬ素子９９１に供給され、電流に応じて有機ＥＬ素子９９１が発光することで表示が行われる。図１１において、表示素子９６９の構成以外は、図１２の液晶表示装置の構成とほぼ同じであり、その他の説明は省略する。なお図１１では、ＴＦＴ９６３、９９２はｎチャネル型トランジスタの例を示すが、ｐチャネル型トランジスタで構成することも可能である。

図１０は、図１、図６の出力増幅回路を備えた有機ＥＬ表示装置のデータドライバの構成を示す図であり、データドライバの要部をブロック図にて示したものである。図１０のデータドライバは、ラッチアドレスセレクタ８０１、ラッチ８０２、レベルシフタ８０３及び出力増幅回路８０６の構成が、図９のデータドライバのものと同じである。図１０において、参照電圧発生回路８０４とデコーダ８０５が、図９の参照電圧発生回路８０４とデコーダ８０５と異なる。

有機ＥＬ表示装置の駆動では、液晶の駆動で必要とされる極性反転駆動は必要ない。したがって、デコーダ８０５に極性はなく、出力毎に同一のデコーダを設けることができる。

参照電圧発生回路８０４は、階調数に対応した参照電圧群を生成し、各デコーダ８０５に供給する。

デコーダ８０５は、入力されたデータに対応した参照電圧を選択して出力増幅回路８０６へ出力する。

なお、有機ＥＬ素子をＲ、Ｇ、Ｂごと異なる有機材料で構成する場合、階調信号電圧がＲ、Ｇ、Ｂで大きく異なる場合がある。その場合には、参照電圧発生回路８０４でＲ、Ｇ、Ｂごとに参照電圧を生成して、Ｒ、Ｇ、Ｂのそれぞれに対応するデコーダ８０５に供給し、デコーダ８０５で入力データに対応した参照電圧を選択して出力増幅回路８０６へ出力する構成としてもよい。

出力増幅回路８０６は、入力された参照電圧に基づき、制御信号発生回路５００からの制御信号によりオフセットキャンセルして演算増幅した出力電圧で負荷（データ線）９０を駆動する。

図１０のデータドライバにおいても、図９と同様に、大容量データ線負荷に対しても高速駆動及び消費電力や発熱の削減を実現することができる。また出力オフセットのない高精度な電圧出力が可能である。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ ノード（基準電圧端子）
２、１２ 出力（第１出力段１１０、１１１の出力ノード）
３ （第２出力段１２０の出力ノード）
４、１４ ノード（差動段１００、１０１の第１出力）
５ ノード（第２出力段１２０の第１入力ノード）
６、１６ ノード（差動段１００の第２出力）
７ ノード（第２出力段の第２入力ノード）
８、１８ 入力端子
９、１９ ノード
１０、２０ ノード（反転入力端子）
９０、負荷（データ線）
１００、１０１ 差動段
１１０、１１１ 第１出力段
１２０ 第２出力段
５００ 制御信号発生回路
５１０、５１１、５２０、５２１ スイッチ部
８０１ ラッチアドレスセレクタ
８０２ ラッチ
８０３ レベルシフタ
８０４ 参照電圧発生回路
８０５ デコーダ
８０５Ｐ 正極デコーダ
８０５Ｎ 負極デコーダ
８０６ 出力増幅回路
９４０ 電源回路
９５０ 表示コントローラー
９６０ 表示パネル
９６１ 走査線
９６２ データ線
９６３、９９２ 薄膜トランジスタ（ＴＦＴ）
９６４ 画素電極
９６５ 液晶容量
９６６、９９５ 補助容量
９６７ 対向基板電極
９６９ 表示素子
９７０ ゲートドライバ
９８０ データドライバ
９９１ 有機ＥＬ素子
９９３ カソード電極
９９４ 電源端子

Claims (20)

1. 入力電圧を受ける入力端子と、
   入力対の第１の入力に基準電圧を入力し、入力対の第２の入力と第１、第２の出力を有する差動段と、
   前記差動段の前記第１及び第２の出力に第１及び第２の入力が接続された第１出力段と、
   負荷に接続された出力と、第１及び第２の入力を有する第２出力段と、
   一端が前記差動段の入力対の前記第２の入力に接続された容量素子と、
   制御回路と、
   を備え、
   前記制御回路は、
   前記差動段の前記第１及び第２の出力と前記第２出力段の前記第１及び第２の入力間を非導通状態とし、且つ、前記第１出力段の出力と前記第２出力段の出力間を非導通状態とし、且つ、前記第１出力段の出力と前記差動段の前記第２の入力間を導通状態とし、且つ、前記容量素子の他端とに前記入力端子間を導通状態とし、前記容量素子の前記他端に前記入力端子からの前記入力電圧が供給される第１接続形態と、
   前記差動段の前記第１及び第２の出力と前記第２出力段の前記第１及び第２の入力間を導通状態とし、且つ、前記第１出力段の出力と前記第２出力段の出力を導通状態とし、且つ、前記第１出力段の出力と前記差動段の前記第２の入力間を非導通状態とし、且つ、前記容量素子の前記他端と前記入力端子間を非導通とし、且つ、前記第１出力段の出力と前記容量素子の前記他端間を導通状態としてなる第２接続形態と、
   を切替える、ことを特徴とする出力増幅回路。
2. 前記制御回路は、
   前記第１接続形態において、前記第２出力段を非活性状態とし、
   前記第２接続形態において、前記第２出力段を活性状態とする、ことを特徴とする請求項１記載の出力増幅回路。
3. 前記入力電圧に応じて前記負荷を駆動するのに必要な期間が、
   第１期間と、
   前記第１期間の後の第２期間と、
   を含み、
   前記第１期間には、前記第１接続形態とされ、
   前記第２期間には、前記第２接続形態とされる、ことを特徴とする請求項１又は２に記載の出力増幅回路。
4. 前記差動段の前記第１及び第２の出力と、前記第２出力段の前記第１及び第２の入力と、の間にそれぞれ接続された第１及び第２のスイッチと、
   前記第１出力段の出力と前記第２出力段の出力との間に接続された第３のスイッチと、
   前記入力端子と前記容量素子の前記他端との間に接続された第４のスイッチと、
   前記第１出力段の出力と前記差動段の前記第２の入力との間に接続された第５のスイッチと、
   前記第１出力段の出力と前記容量素子の前記他端との間に接続された第６のスイッチと、
   を備えている、ことを特徴とする請求項１乃至３のいずれか１項に記載の出力増幅回路。
5. 前記制御回路は、
   前記第１の接続形態では、前記第１、第２、第３、第６のスイッチをともにオフ状態とし、前記第４、第５のスイッチをオン状態とし、
   前記第２接続形態では、前記第１、第２、第３、第６のスイッチをともにオン状態とし、前記第４、第５のスイッチをオフ状態とする、ことを特徴とする請求項４記載の出力増幅回路。
6. 入力電圧を受ける入力端子と、
   出力電圧を出力する出力端子と、
   非反転入力端子に基準電圧を入力し、反転入力端子と第１、第２の出力を有する差動段と、
   前記差動段の前記第１及び第２の出力に第１及び第２の入力が接続された第１出力段と、
   第１及び第２の入力を有し、出力が前記出力端子に接続された第２出力段と、
   前記差動段の前記第１及び第２の出力と、前記第２出力段の前記第１及び第２入力との間にそれぞれ接続された第１及び第２のスイッチと、
   前記第１出力段の出力と前記第２出力段の出力との間に接続された第３のスイッチと、
   一端が前記差動段の前記反転入力端子に接続された容量素子と、
   前記入力端子と前記容量素子の他端との間に接続された第４のスイッチと、
   前記第１出力段の出力と前記容量素子の前記一端との間に接続された第５のスイッチと、
   前記第１出力段の出力と前記容量素子の前記他端との間に接続された第６のスイッチと、
   前記第１乃至第６のスイッチのオン・オフを制御する制御回路と、
   を備えた出力増幅回路。
7. 前記出力増幅回路が前記入力電圧に応じた出力電圧を前記出力端子より出力する１出力期間に第１及び第２の期間を含み、
   前記制御回路は、前記第１の期間では、前記第１、第２、第３、第６のスイッチをともにオフ状態とし、前記第４、第５のスイッチをオン状態とし、
   前記第２の期間では、前記第１、第２、第３、第６のスイッチをともにオン状態とし、前記第４、第５のスイッチをオフ状態とする、ことを特徴とする請求項６記載の出力増幅回路。
8. 前記第１出力段が、
   第１電源電位を与える第１電源端子と、第２電源電位を与える第２電源端子の間に直列に接続された第１及び第２のトランジスタを備え、
   前記第１及び第２のトランジスタの制御端子は前記第１出力段の前記第１及び第２の入力をなし、前記差動段の前記第１及び第２出力にそれぞれ接続され、
   前記第２出力段が、
   前記第１電源端子と前記第２電源端子間に直列に接続された第３及び第４のトランジスタを備え、
   前記第３及び第４のトランジスタの制御端子は、前記第２出力段の前記第１及び第２の入力をなし、
   前記第１及び第２のトランジスタの接続点は前記第１出力段の出力ノードをなし、
   前記第３及び第４のトランジスタの接続点は前記第２出力段の出力ノードをなし、
   前記第１のスイッチは、前記第１のトランジスタの制御端子と前記第３のトランジスタの制御端子との間に接続され、
   前記第２のスイッチは、前記第２のトランジスタの制御端子と前記第４のトランジスタの制御端子との間に接続され、
   前記第３のスイッチは、前記第１及び第２のトランジスタの接続点と、前記第３及び第４のトランジスタの接続点との間に接続されることを特徴とする請求項６記載の出力増幅回路。
9. 前記第１電源端子と前記第３のトランジスタの制御端子との間に接続された第７のスイッチを備え、前記第７のスイッチが導通状態のとき、前記第３のトランジスタをオフ状態とし、
   前記第２電源端子と前記第４のトランジスタの制御端子との間に接続された第８のスイッチを備え、前記第８のスイッチが導通状態のとき、前記第８のトランジスタをオフ状態とする、ことを特徴とする請求項８に記載の出力増幅回路。
10. 前記出力増幅回路が前記入力電圧に応じた出力電圧を前記出力端子より出力する１出力期間に第１及び第２の期間を含み、
    前記制御回路は、前記第１の期間では、前記第１乃至第３、前記第６のスイッチはともにオフ状態とし、且つ、前記第４、第５、第７及び第８のスイッチをともにオン状態として前記第３、及び第４のトランジスタをオフ状態とし、
    前記第２の期間では、前記第１乃至第３、前記第６のスイッチはともにオン状態とし、且つ、前記第４、第５、第７及び第８のスイッチをともにオフ状態とする、ことを特徴とする請求項９記載の出力増幅回路。
11. 前記第２出力段の前記第３及び第４のトランジスタの閾値電圧の絶対値は、前記第１出力段の前記第１及び第２のトランジスタの閾値電圧の絶対値よりも大とされる、ことを特徴とする請求項８又は９記載の出力増幅回路。
12. 前記第１出力段の前記第１のトランジスタの制御端子と前記差動段の第１出力との接続点と、前記第２出力段の前記第３のトランジスタの制御端子との間に、前記第１のスイッチと直列に、第１のレベルシフト回路を備え、
    前記第１出力段の前記第２のトランジスタの制御端子と前記差動段の第２出力との接続点と、前記第２出力段の前記第４のトランジスタの制御端子との間に、前記第２のスイッチと直列に、第２のレベルシフト回路を備えている、ことを特徴とする請求項８又は９記載の出力増幅回路。
13. 前記第２出力段の出力電圧が前記容量素子の他端に与えられた前記入力電圧に対応した電圧に達すると、前記第２出力段は活性状態から非活性状態となる、ことを特徴とする請求項１１又は１２記載の出力増幅回路。
14. 第１組をなす前記入力端子と、前記差動段と、前記第１出力段と、前記容量素子と、に加え、
    第２組をなす入力端子と、差動段と、第１出力段と、容量素子とを備え、
    前記第２組の前記差動段は入力対の第１の入力に前記基準電圧が入力され、前記第２組の容量素子は一端が前記第２組の前記差動段の入力対の第２の入力に接続され、
    前記第２出力段は、前記第１、第２の組に対して共通に１つ備えており 前記制御回路は、
    前記第１組の前記差動段の前記第１及び第２の出力と前記第２出力段の前記第１及び第２の入力間を非導通状態とし、且つ、前記第１組の前記第１出力段の出力と前記第２出力段の出力間を非導通状態とし、且つ、前記第１組の前記第１出力段の出力と前記第１組の前記差動段の前記第２の入力間を導通状態とし、且つ、前記第１組の前記容量素子の前記他端と前記第１組の前記入力端子間を導通状態とし、前記第１組の前記容量素子の前記他端に前記第１組の前記入力端子からの前記入力電圧が供給される前記第１接続形態と、
    前記第１組の前記差動段の前記第１及び第２の出力と前記第２出力段の前記第１及び第２の入力間を導通状態とし、且つ、前記第１組の前記第１出力段の出力と前記第２出力段の出力を導通状態とし、且つ、前記第１組の前記第１出力段の出力と前記第１組の前記差動段の前記第２の入力間を非導通状態とし、且つ、前記第１組の前記容量素子の前記他端と前記第１組の前記入力端子間を非導通とし、且つ、前記第１組の前記第１出力段の出力と前記第１組の前記容量素子の前記他端間を導通状態としてなる前記第２接続形態と、に加えて、
    前記第２組の前記差動段の前記第１及び第２の出力と前記第２出力段の前記第１及び第２の入力間を非導通状態とし、且つ、前記第２組の前記第１出力段の出力と前記第２出力段の出力間を非導通状態とし、且つ、前記第２組の前記第１出力段の出力と前記第２組の前記差動段の前記第２の入力間を導通状態とし、且つ、前記第２組の前記容量素子の前記他端と前記第２組の前記入力端子間を導通状態とし、前記第２組の前記容量素子の前記他端に前記第２組の前記入力端子からの前記入力電圧が供給される第３接続形態と、
    前記第２組の前記差動段の前記第１及び第２の出力と前記第２出力段の前記第１及び第２の入力間を導通状態とし、且つ、前記第２組の前記第１出力段の出力と前記第２出力段の出力を導通状態とし、且つ、前記第２組の前記第１出力段の出力と前記第２組の前記差動段の前記第２の入力間を非導通状態とし、且つ、前記第２組の前記容量素子の前記他端と前記第２組の前記入力端子間を非導通とし、且つ、前記第２組の前記第１出力段の出力と前記第２組の前記容量素子の前記他端間を導通状態としてなる第４接続形態と、
    を切替え可能とされる、ことを特徴とする請求項１又は２記載の出力増幅回路。
15. 前記第１組の前記差動段と前記第１出力段と前記容量素子が前記第２の接続形態で、活性化された前記第２出力段とともに動作するとき、前記第２組の前記差動段と前記第１出力段と前記容量素子は前記第３の接続形態とされ、
    前記第２組の前記差動段と前記第１出力段と前記容量素子が前記第４の接続形態で、活性化された前記第２出力段とともに動作するとき、前記第１組の前記差動段と前記第１出力段と前記容量素子は前記第１の接続形態とされる、ことを特徴とする請求項１４記載の出力増幅回路。
16. 第１組をなす前記入力端子と、前記差動段と、前記第１出力段と、前記容量素子と、に加え、
    第２組をなす入力端子と、差動段と、第１出力段と、容量素子とを備え、
    前記第２組の前記差動段は非反転入力端子に前記基準電圧が入力され、前記第２組の容量素子は一端が前記第２組の前記差動段の反転入力端子に接続され、
    前記第２出力段は、前記第１、第２の組に対して共通に１つ備えており、
    前記第１組の前記差動段の前記第１及び第２出力と、前記第２出力段の前記第１及び第２の入力と、の間にそれぞれ接続された前記第１及び第２のスイッチと、
    前記第１組の前記第１出力段の出力と前記第２出力段の出力との間に接続された前記第３のスイッチと、
    前記第１組の前記入力端子と前記第１組の前記容量素子の前記他端との間に接続された前記第４のスイッチと、
    前記第１組の前記第１出力段の出力と前記第１組の前記容量素子の前記一端との間に接続された前記第５のスイッチと、
    前記第１組の前記第１出力段の出力と前記第１組の前記容量素子の前記他端との間に接続された前記第６のスイッチと、に加えて、
    前記第２組の前記差動段の第１及び第２出力と、前記第２出力段の第１及び第２の入力と、の間にそれぞれ接続された第７及び第８のスイッチと、
    前記第２組の前記第１出力段の出力と前記第２出力段の出力との間に接続された第９のスイッチと、
    前記第２組の前記入力端子と前記第２組の前記容量素子の前記他端との間に接続された第１０のスイッチと、
    前記第２組の前記第１出力段の出力と前記第２組の前記容量素子の前記一端との間に接続された第１１のスイッチと、
    前記第２組の前記第１出力段の出力と前記第２組の前記容量素子の前記他端との間に接続された第１２のスイッチと、
    を備えたことを特徴とする請求項６記載の出力増幅回路。
17. 前記制御回路は、
    前記第２組の前記入力端子の入力電圧に応じて前記負荷を駆動する期間が第１及び第２の期間を含み、
    前記第１の期間では、前記第１、第２、第３、第６のスイッチと前記第４のスイッチをともにオフ状態とし、前記第５のスイッチをオン状態とし、前記第７、第８、第９、第１２のスイッチをともにオフ状態とし、前記第１０、第１１のスイッチをオン状態とし、
    前記第２の期間では、前記第１、第２、第３、第６のスイッチをともにオフ状態とし、前記第４、第５のスイッチをオン状態とし、前記第７、第８、第９、第１２のスイッチをともにオン状態とし、前記第１０、第１１のスイッチをオフ状態とし、
    前記第１組の前記入力端子の前記入力電圧に応じて前記負荷を駆動する期間が第３及び第４の期間を含み、
    前記第３の期間では、前記第１、第２、第３、第６のスイッチをともにオフ状態とし、前記第４、第５のスイッチをオン状態とし、前記第７、第８、第９、第１２のスイッチと前記第１０のスイッチをともにオフ状態とし、前記第１１のスイッチをオン状態とし、
    前記第４の期間では、前記第１、第２、第３、第６のスイッチをともにオン状態とし、前記第４、第５のスイッチをオフ状態とし、前記第７、第８、第９、第１２のスイッチをともにオフ状態とし、前記第１０、第１１のスイッチをオン状態とする、ことを特徴とする請求項１６記載の出力増幅回路。
18. 前記制御回路は、
    前記第１、第２、第３、第６のスイッチと前記第１０、第１１のスイッチをオフ状態とし、且つ、前記第７、第８、第９、第１２のスイッチと前記第４、第５のスイッチをオン状態とする第１の期間と
    前記第１、第２、第３、第６のスイッチと前記第１０、第１１のスイッチをオン状態とし、且つ、前記第７、第８、第９、第１２のスイッチと前記第４、第５のスイッチをオフ状態とする第２の期間と、
    を交互に繰り返す、ことを特徴とする請求項１６記載の出力増幅回路。
19. データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備えた表示装置の前記データ線を負荷として駆動するデータドライバであって、請求項１乃至１８のいずれか１項に記載の出力増幅回路を備えたデータドライバ。
20. 一の方向に互いに平行に延在された複数本のデータ線と、
    前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
    前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の表示素子と、
    を備え、
    ドレイン及びソースの一方の入力が対応する前記表示素子の端子に接続され、前記ドレイン及びソースの他方の入力が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている複数のトランジスタを有し、
    前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
    前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
    を備え、
    前記データドライバは、請求項１９に記載の前記データドライバよりなる、ことを特徴とする表示装置。

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