JP4275166B2 - データドライバ及び表示装置 - Google Patents

Description

本発明は、データドライバ及びそれを用いた表示装置に関する。

近時、液晶表示装置は、携帯電話機（モバイルフォン、セルラフォン）やノートＰＣ、モニターに加え、大画面液晶テレビとしての需要も拡大している。これらの液晶表示装置は、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。はじめに、図６を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図６には、液晶表示部の１画素に接続される主要な構成が、等価回路によって模式的に示されている。

一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６７を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。

スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像データ信号に対応した階調信号電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６７との間の電位差により液晶の透過率が変化し、ＴＦＴ９６３がオフとされた後も該電位差を液晶容量９６５及び補助容量９６６で一定期間保持することで画像を表示するものである。

半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調信号電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。

なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。またゲートドライバ９７０及びデータドライバ９８０は表示コントローラー９５０で制御され、それぞれ必要なクロックＣＬＫ、制御信号、電源電圧等が表示コントローラー９５０より供給され、映像データはデータドライバ９８０に供給される。なお現在では、映像データはデジタルデータが主流となっている。

１画面分のデータの書き換えは、１フレーム期間（通常、約０．０１７秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧信号が供給される。

なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調電圧信号で駆動することが必要とされる。このため、データドライバ９８０は、映像データをアナログ電圧に変換するデコーダと、そのアナログ電圧をデータ線９６２に増幅出力する出力アンプよりなるデジタルアナログ変換回路（ＤＡＣ）を備えている。

液晶テレビなどの大画面表示装置の駆動方法は、高画質化が可能なドット反転駆動方式が採用されている。ドット反転駆動方式は、図６の表示パネル９６０において、対向基板電極電圧ＶＣＯＭを一定電圧とし、隣接画素に保持される電圧極性が互いに逆極性となる駆動方式である。このため、隣り合うデータ線（９６２）に出力される電圧極性が対向基板電極電圧ＶＣＯＭに対して正極及び負極となる。ドット反転駆動方式におけるデータドライバ９８０は、正極と負極の階調信号電圧を出力しなければならないため、データドライバの出力アンプには、液晶印加電圧（階調電圧と対向基板電極電圧との電位差）の最大値の約２倍の電位差をとる、少なくとも２つの電圧源が供給される。

図７は、ドット反転駆動を行うデータドライバの２出力分の出力回路(正極アンプ、負極アンプ、出力スイッチ回路)の典型的な構成の一例を示す図である。図７では、隣り合う２本のデータ線が、図６のドライバ出力端子Ｐ１、Ｐ２に接続される。図７の出力回路は、正極アンプ９１、負極アンプ９２及び出力スイッチ回路３０を備えている。正極アンプ９１は、高位電圧源ＶＤＤ２及び低位電圧源ＶＳＳが供給され、正極参照電圧Ｖ１１に基づいてアンプ出力端子Ｎ１１に正極階調電圧Ｖｏｕｔ１を増幅出力する。負極アンプ９２は、高位電圧源ＶＤＤ２及び低位電圧源ＶＳＳが供給され、負極参照電圧Ｖ２１に基づいてアンプ出力端子Ｎ１２に負極階調電圧Ｖｏｕｔ２を増幅出力する。対向基板電極電圧ＶＣＯＭは、高位電圧源電圧ＶＤＤ２と低位電圧源ＶＳＳの中間付近の電圧とされる。

正極アンプ９１は、低位電圧源ＶＳＳに第１端子が接続された電流源Ｍ１５と、共通ソースが電流源Ｍ１５の第２端子に接続されたＮｃｈ差動対（Ｍ１１、Ｍ１２）と、Ｎｃｈ差動対（Ｍ１１、Ｍ１２）の出力対と高位電圧源ＶＤＤ間に接続されるカレントミラー（Ｍ１３、Ｍ１４）と、カレントミラーの出力端（ＮｃｈトランジスタＭ１２のドレインとＰｃｈトランジスタＭ１４のドレインの接続点）がゲートに接続され、高位電源ＶＤＤ２とアンプ出力端子Ｎ１１との間に接続された増幅トランジスタＭ１６と、低位電圧源ＶＳＳとアンプ出力端子Ｎ１１との間に接続された電流源Ｍ１７と、を備えている。正極アンプ９１は、Ｎｃｈ差動対（Ｍ１１、Ｍ１２）の非反転入力端（トランジスタＭ１２のゲート）に正極参照電圧Ｖ１１が入力され、Ｎｃｈ差動対（Ｍ１１、Ｍ１２）の反転入力端（トランジスタＭ１１のゲート）がアンプ出力端子Ｎ１１に接続されたボルテージフォロワ構成とされる。正極参照電圧Ｖ１１は、電圧ＶＣＯＭと高位電圧源ＶＤＤ２間の電圧信号であるため、図７の正極アンプ９１は単一極性の差動対による単純な構成で省面積で実現できる。

負極アンプ９２は、正極アンプ９１と逆極性の構成とされ、高位電圧源ＶＤＤ２に第１端子が接続された電流源Ｍ２５と、共通ソースが電流源Ｍ２５の第２端子に接続されたＰｃｈ差動対（Ｍ２１、Ｍ２２）と、Ｐｃｈ差動対（Ｍ２１、Ｍ２２）の出力対と低位電圧源ＶＳＳ間に接続されるカレントミラー（Ｍ２３、Ｍ２４）と、カレントミラーの出力端（ＰｃｈトランジスタＭ２２のドレインとＮｃｈトランジスタＭ２４のドレインの接続点）がゲートに接続され、低位電圧源ＶＳＳとアンプ出力端子Ｎ１２との間に接続された増幅トランジスタＭ２６と、高位電圧源ＶＤＳ２とアンプ出力端子Ｎ２１との間に接続された電流源Ｍ２７と、を備えている。負極アンプ９２は、Ｐｃｈ差動対（Ｍ２１、Ｍ２２）の非反転入力端（トランジスタＭ２２のゲート）に負極参照電圧Ｖ２１が入力され、Ｐｃｈ差動対（Ｍ２１、Ｍ２２）の反転入力端（トランジスタＭ２３のゲート）がアンプ出力端子Ｎ１２に接続されたボルテージフォロワ構成とされる。負極参照電圧Ｖ２１は、電圧ＶＣＯＭと低位電圧源ＶＳＳ間の電圧信号であるため、単一極性の差動対による単純な構成で省面積で実現できる。

出力スイッチ回路３０は、制御信号Ｓ１、Ｓ２により制御されるスイッチを備え、制御信号Ｓ１により制御されるスイッチＳＷ１１、ＳＷ２２がオンのとき、アンプ出力端子Ｎ１１、Ｎ１２とドライバ出力端子Ｐ１、Ｐ２がそれぞれ接続され、ドライバ出力端子Ｐ１、Ｐ２に、正極アンプ９１及び負極アンプ９２の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２がそれぞれ出力される。

また制御信号Ｓ２により制御されるスイッチＳＷ１２、ＳＷ２１がオンのとき、アンプ出力端子Ｎ１１、Ｎ１２とドライバ出力端子Ｐ２、Ｐ１がそれぞれ接続され、ドライバ出力端子Ｐ２、Ｐ１に、正極アンプ９１及び負極アンプ９２の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２がそれぞれ出力される。

また、近時のドット反転駆動方式では、消費電力を削減する目的で、データ線方向の画素列の電圧極性を、Ｎ個分だけ同一極性とする駆動方法（Ｎ水平期間毎のドット反転駆動）も行われつつある。この場合、隣り合うデータ線の電圧極性は互いに逆極性であるが、同一データ線に出力されるＮ個分の電圧極性が同一となる。

１水平期間毎のドット反転駆動では、同一データ線に正極参照信号と負極参照信号が交互に出力されるため、
正極参照信号出力時は、常に、充電動作、
負極参照信号出力時は、常に、放電動作
となる。

Ｎ水平期間毎のドット反転駆動では、同一データ線にＮ個分の同極性の階調信号が出力されるため、
正極参照信号出力時でも、放電動作が必要とされ、
負極参照信号出力時でも、充電動作が必要とされる。

すなわち正極アンプ９１、負極アンプ９２はそれぞれ十分な充電能力と放電能力の両方が必要となる。

図７の正極アンプ９１、負極アンプ９２は、それぞれ放電作用、充電作用を電流源Ｍ１７及び電流源Ｍ２７で行うため、それぞれの放電能力、充電能力は通常弱い。電流源Ｍ１７、Ｍ２７のそれぞれの放電能力、充電能力を高めるには、電流源の電流値を大きくすればよいが、アンプ静消費電力が増加するという問題を生じる。一方、アンプ静消費電力を抑えることができ、正極アンプ９１、負極アンプ９２のそれぞれの放電能力、充電能力が高いアンプ構成として、例えば後記特許文献１のＡＢ級出力回路を利用することができる。

図８は、後記特許文献１のＡＢ級出力回路の構成を示す図である。出力段が、高位電圧源ＶＤＤと出力端子ＮＤ１間に接続されたＰｃｈトランジスタＭ８５と出力端子ＮＤ１と低位電圧源ＶＳＳ間に接続されたＮｃｈトランジスタＭ８６で構成され、出力端子ＮＤ１に対して高い充電能力と放電能力を有する。ＰｃｈトランジスタＭ８５のゲートＮＰ１は、入力信号Ｖｉｎを受けたドライバ８９の出力に接続され、充電動作を行う。ＮｃｈトランジスタＭ８６のゲートＮＮ１には、中間段（Ｍ８１、Ｍ８２）を介して、入力信号Ｖｉｎの変化が伝達され、放電動作を行う。中間段は、Ｐｃｈ及びＮｃｈ浮遊電流源Ｍ８１、Ｍ８２と、電流源Ｍ８３、Ｍ８４で構成され、Ｐｃｈ及びＮｃｈ浮遊電流源Ｍ８１、Ｍ８２は、バイアス電圧ＢＰ８、ＢＮ８がゲートにそれぞれ入力され、トランジスタＭ８５、Ｍ８６のゲート（ＮＰ１、ＮＮ１）間に接続される。電流源Ｍ８３は、高位電源ＶＤＤとＰｃｈトランジスタＭ８５のゲートＮＰ１間に接続され、電流源Ｍ８４は、低位電源ＶＳＳとＮｃｈトランジスタＭ８６のゲートＮＮ１間に接続される。浮遊電流源Ｍ８１、Ｍ８２の合計電流が、電流源Ｍ８３及びＭ８４のそれぞれとほぼ等しい電流に設定される。

図８のＡＢ級出力回路の動作について説明する。入力電圧Ｖｉｎに応じて、端子ＮＰ１が低電位側に変化すると、ＰｃｈトランジスタＭ８５は充電動作を行う。このとき、Ｎｃｈ浮遊電流源Ｍ８２の電流は変化しないが、Ｐｃｈ浮遊電流源Ｍ８１の電流は減少するため、端子ＮＮ１は低電位側に変化して、ＮｃｈトランジスタＭ８６の放電動作は停止される。したがって、図８のＡＢ級出力回路は、高速充電動作が可能である。

一方、入力電圧Ｖｉｎに応じて、端子ＮＰ１が高電位側に変化すると、ＰｃｈトランジスタＭ８５の充電動作は停止される。このとき、Ｎｃｈ浮遊電流源Ｍ８２の電流は変化しないが、Ｐｃｈ浮遊電流源Ｍ８１の電流は増加するため、端子ＮＮ１は高電位側に変化して、ＮｃｈトランジスタＭ８６は放電動作を行う。したがって、図８のＡＢ級出力回路は、高速放電動作が可能である。

浮遊電流源Ｍ８１、Ｍ８２の合計電流と、電流源Ｍ８３及びＭ８４との電流の関係が維持されれば、それぞれの電流値を十分小さくすることができる。

また、特許文献１を引用した後記特許文献２より、ドライバ８９はＮｃｈ差動対で構成することが可能である。この場合、図８は図７の正極アンプ９１と置き換えることが可能である。

また、図８において、ドライバ８９の出力端を端子ＮＮ１に接続するように構成し、さらにドライバ８９をＰｃｈ差動対で構成すれば、図７の負極アンプ９２と置き換えることも可能である。

特公平６−９１３７９号公報（第１図） 特開２００５−１２４１２０号公報（第１図）

液晶テレビは、近年大画面化が急速に進み、大きいものでは５０型に近いサイズも開発されている。大画面化が進むと、データ線の容量も増大するため、充放電電力が増加する。データ線の駆動はデータドライバの出力アンプで行うため、高駆動能力の出力アンプが必要となり、出力アンプのアイドリング電流も増加して、出力アンプ自体の消費電力も増加する。

また、消費電力の増加は、ドライバＬＳＩの温度を上昇させるため、発熱の問題が生じる。特に１個当たりの出力ピン数の多いドライバＬＳＩでは発熱は深刻な問題となりつつある。

したがって、本発明が解決しようとする課題は、ドライバＬＳＩの消費電力を削減するデータドライバを提供することにある。

また、本発明が解決しようとする他の課題は、省面積（低コスト）の表示装置のデータドライバを提供することにある。

さらに、本発明が解決しようとする他の課題は、上記データドライバを用いることにより、低消費電力、低コストの表示装置を提供することにある。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明の一のアスペクトに係るデータドライバは、複数の正極参照電圧の中から選択された、少なくとも一つの電圧を受ける第１の入力段と、前記第１の入力段の出力を受け第１のアンプ出力端に電圧を増幅出力する第１の出力段とを含む正極アンプと、
複数の負極参照電圧の中から選択された、少なくとも一つの電圧を受ける第２の入力段と、前記第２の入力段の出力を受け第２のアンプ出力端に電圧を増幅出力する第２の出力段と、を含む負極アンプと、
制御信号により、前記第１及び第２のアンプ出力端を、第１及び第２のドライバ出力端子に、ストレート接続するか、交差接続する切替えを行う出力スイッチ回路と、
を備え、電圧源として、高位電圧源及び低位電圧源に加え、前記高位電圧源と前記低位電圧源の間の電位の中位電圧源が供給され、前記正極アンプにおいて、前記第１の入力段には、前記高位電圧源及び前記低位電圧源が供給され、
前記第１の出力段には、前記高位電圧源及び前記中位電圧源が供給され、
前記負極アンプにおいて、前記第２の入力段には、前記高位電圧源及び前記低位電圧源が供給され、前記第２の出力段には、前記中位電圧源及び前記低位電圧源が供給される。

本発明に係るデータドライバは、互いに異なる電位の複数の正極参照電圧を出力する正極参照電圧発生回路と、
前記複数の正極参照電圧の中から、入力された第１のデジタル信号に応じた参照電圧を少なくとも一つ選択して出力する正極デコーダと、
前記正極デコーダで選択された、少なくとも一つの参照電圧を受ける第１の差動部と、前記第１の差動部の出力を受け第１のアンプ出力端に電圧を増幅出力する第１の出力段と、を含む正極アンプと、
互いに異なる電位の複数の負極参照電圧を出力する負極参照電圧発生回路と、
前記複数の負極参照電圧の中から、入力された第２のデジタル信号に応じた参照電圧を少なくとも一つ選択して出力する負極デコーダと、
前記負極デコーダで選択された、少なくとも一つの参照電圧を受ける第２の差動部と、前記第２の差動部の出力を受け第２のアンプ出力端に電圧を増幅出力する第２の出力段と、を含む負極アンプと、
制御信号により、前記第１及び第２のアンプ出力端を、第１及び第２のドライバ出力端子に、ストレート接続するか、交差接続する切替えを行う出力スイッチ回路と、
を備え、電圧源として、
高位電圧源及び低位電圧源に加え、前記高位電圧源と前記低位電圧源の間の電位の中位電圧源が供給され、
前記正極アンプにおいて、
前記第１の差動部には前記高位電圧源及び前記低位電圧源が供給され、
前記第１の差動部を除いた、少なくとも前記第１の出力段には、前記高位電圧源及び前記中位電圧源が供給され、
前記負極アンプにおいて、
前記第２の差動部には、前記高位電圧源及び前記低位電圧源が供給され、
前記第２の差動部を除いた、少なくとも前記第２の出力段には、前記中位電圧源及び前記低位電圧源が供給される。

本発明に係るデータドライバにおいて、好ましくは、前記正極アンプの前記第１の差動部には、前記正極デコーダで選択された、前記高位電圧源と前記中位電圧源の範囲の参照電圧が入力され、前記負極アンプの前記第２の差動部には、前記負極デコーダで選択された、前記低位電圧源と前記中位電圧源の範囲の参照電圧が入力される。

本発明に係るデータドライバにおいて、前記正極デコーダが、前記高位電圧源及び前記中位電圧源で駆動され、前記負極デコーダが、前記中位電圧源及び前記低位電圧源で駆動される構成としてもよい。

本発明に係るデータドライバの前記正極アンプにおいて、
前記第１の差動部は、前記低位電圧源に接続された第１の電流源と、前記第１の電流源で駆動され、非反転入力端に前記正極デコーダで選択された参照電圧を受ける第１導電型の第１の差動対と、前記第１の差動対の出力対と前記高位電圧源との間に接続された第１の負荷回路と、を備えている。前記第１の出力段は、前記第１の差動対の出力対と第１の負荷回路との接続ノードの１つに制御端子が接続され、前記高位電圧源と第１のアンプ出力端との間に接続された第１の充電用トランジスタと、前記第１のアンプ出力端と前記中位電圧源との間に接続された第１の放電用トランジスタと、を備え、前記第１の差動対の反転入力端は、前記第１のアンプ出力端に接続されている。
本発明に係るデータドライバの前記負極アンプにおいて、
前記第２の差動部は、前記高位電圧源に接続された第２の電流源と、前記第２の電流源で駆動され、非反転入力端に前記負極デコーダで選択された参照電圧を受ける第２導電型の第２の差動対と、前記第２の差動対の出力対と前記低位電圧源との間に接続された第２の負荷回路と、を備えている。前記第２の出力段は、前記第２の差動対の出力対と前記第２の負荷回路との接続ノードの１つに制御端子が接続され、前記低位電圧源と第２のアンプ出力端との間に接続された第２の放電用トランジスタと、前記第２のアンプ出力端と中位電圧源との間に接続された第２の充電用トランジスタと、を備え、前記第２の差動対の反転入力端は、前記第２のアンプ出力端に接続されている構成としてもよい。

本発明に係るデータドライバの前記正極アンプにおいて、
前記第１の差動部は、前記低位電圧源に接続される複数の電流源よりなる第１の電流源群と、前記第１の電流源群でそれぞれ駆動され、非反転入力端に前記正極デコーダで選択された複数の参照電圧をそれぞれ受ける、第１導電型の複数の差動対よりなる第１の差動対群と、共通接続された前記第１の差動対群の出力対と前記高位電圧源との間に接続された第１の負荷回路と、を備え、前記第１の出力段は、共通接続された前記第１の差動対群の出力対と前記第１の負荷回路との接続ノードの１つに制御端子が接続され、前記高位電圧源と第１のアンプ出力端との間に接続された第１の充電用トランジスタと、前記第１のアンプ出力端と前記中位電圧源との間に接続された第１の放電用トランジスタと、を備え、前記第１の差動対群の反転入力端は、前記第１のアンプ出力端に共通接続されている。
本発明に係るデータドライバの前記負極アンプにおいて、
前記第２の差動部は、前記高位電圧源に接続される複数の電流源よりなる第２の電流源群と、前記第２の電流源群でそれぞれ駆動され、非反転入力端に前記負極デコーダで選択された複数の参照電圧をそれぞれ受ける、第２導電型の複数の差動対よりなる第２の差動対群と、共通接続された前記第２の差動対群の出力対と低位電圧源との間に接続された第２の負荷回路と、を備え、前記第２の出力段は、共通接続された前記第２の差動対群の出力対と前記第２の負荷回路との接続ノードの１つに制御端子が接続され、前記低位電圧源と第２のアンプ出力端との間に接続された第２の放電用トランジスタと、前記第２のアンプ出力端と前記中位電圧源との間に接続された第２の充電用トランジスタと、
を備え、前記第２の差動対群の反転入力端は、前記第２のアンプ出力端に共通接続されている、構成としてもよい。

本発明に係るデータドライバの前記正極アンプにおいて、
前記第１の差動部は、前記低位電圧源に接続された第１の電流源と、前記第１の電流源で駆動され、非反転入力端に前記正極デコーダで選択された参照電圧を受ける第１導電型の第１の差動対と、前記第１の差動対の出力対と前記高位電圧源との間に接続された第１の負荷回路と、を備え、前記第１の出力段は、
前記第１の差動対の出力対と前記第１の負荷回路との接続ノードの１つに制御端子が接続され、前記高位電圧源と第１のアンプ出力端との間に接続された第１の充電用トランジスタと、前記第１のアンプ出力端子と前記中位電圧源との間に接続された第１の放電用トランジスタと、を備え、前記第１のアンプ出力端は、前記第１の差動対の反転入力端に接続されている。
前記正極アンプは、さらに、前記第１の充電用トランジスタの制御端子と前記高位電圧源間に接続された第３の電流源と、前記第１の放電用トランジスタの制御端子と前記中位電圧源間に接続された第４の電流源と、前記第１の充電用トランジスタの制御端子と前記第１の放電用トランジスタの制御端子との間に接続され、制御端子にバイアス電圧をそれぞれ受ける第１、第２導電型の第１、第２の浮遊電流源トランジスタと、を含む第１の中間段を備えている。
本発明に係るデータドライバの前記負極アンプにおいて、
前記第２の差動部は、前記高位電圧源に接続された第２の電流源と、前記第２の電流源で駆動され、非反転入力端に前記負極デコーダで選択された参照電圧を受ける第２導電型の第２の差動対と、前記第２の差動対の出力対と前記低位電圧源間に接続された第２の負荷回路と、を備え、前記第２の出力段は、前記第２の差動対の出力対と前記第２の負荷回路との接続ノードの１つに制御端子が接続され、前記低位電圧源と第２のアンプ出力端との間に接続された第２の放電用トランジスタと、前記第２のアンプ出力端と前記中位電圧源との間に接続された第２の充電用トランジスタと、を備え、前記第２のアンプ出力端は、前記第２の差動対の反転入力端に接続されている。
前記負極アンプは、さらに、前記第２の放電用トランジスタの制御端子と低位電圧源間に接続された第５の電流源と、前記第２の充電用トランジスタの制御端子と前記中位電圧源間に接続された第６の電流源と、前記第２の放電用トランジスタの制御端子と前記第２の充電用トランジスタの制御端子との間に接続され、制御端子にバイアス電圧をそれぞれ受ける第１、第２導電型の第３、第４の浮遊電流源トランジスタと、を含む第２の中間段を備えている。

本発明に係るデータドライバにおいて、前記第１の充電用トランジスタの制御端子と前記高位電圧源との間に接続され、第１のバイアス電圧でバイアスされる第１の補助トランジスタと、前記第２の放電用トランジスタの制御端子と前記低位電圧源との間に接続され、第２のバイアス電圧でバイアスされる第２の補助トランジスタと、を備えた構成としてもよい。

本発明に係るデータドライバにおいて、前記出力スイッチ回路は、前記第１及び第２のドライバ出力端子をそれぞれ所定電圧にプリチャージするプリチャージ回路を備えている。

本発明に係るデータドライバにおいて、前記プリチャージ回路は、前記第１及び第２のアンプ出力端が、前記第１及び第２のドライバ出力端子にストレート接続される場合には、その直前に、前記第１のドライバ出力端子を前記中位電圧源の電圧以上に、前記第２のドライバ出力端子を前記中位電圧源の電圧以下にそれぞれプリチャージし、
前記第１及び第２のアンプ出力端が、前記第１及び第２のドライバ出力端子に交差接続される場合には、その直前に、前記第２のドライバ出力端子を前記中位電圧源の電圧以上に、前記第１のドライバ出力端子を前記中位電圧源の電圧以下にそれぞれプリチャージする構成としてもよい。

本発明に係るデータドライバにおいて、前記出力スイッチ回路は、前記第１のアンプ出力端に第１端子が共通に接続され、前記第１及び第２のドライバ出力端子に第２端子がそれぞれ接続された第１、第２のスイッチを備え、前記第２のアンプ出力端に第１端子が共通に接続され、前記第１及び第２のドライバ出力端子に第２端子がそれぞれ接続された第３、第４のスイッチを備えている。
前記プリチャージ回路は、前記第１、第４のスイッチがオンとなる直前に、前記第１のドライバ出力端子を、前記中位電圧源の電圧以上にプリチャージし、第２のドライバ出力端子を、前記中位電圧源の電圧以下にプリチャージし、前記第２、第３のスイッチがオンとなる直前に、前記第２のドライバ出力端子を、前記中位電圧源の電圧以上にプリチャージし、前記第１のドライバ出力端子の電圧を、前記中位電圧源の電圧以下にプリチャージする、構成としてもよい。

本発明に係るデジタルアナログ変換回路においては、それぞれに入力される第１及び第２のデジタル信号に対応した第１及び第２のアナログ電圧に変換し、第１の端子と第２の端子にそれぞれ出力する、第１及び第２のデジタルアナログ変換部を備え、前記第１のデジタルアナログ変換部は、正極参照電圧発生回路からの複数の正極参照電圧の中から、前記第１のデジタル信号に応じた少なくとも一つの正極参照電圧を選択して出力する正極デコーダと、前記正極デコーダで選択された、前記少なくとも一つの正極参照電圧を受ける第１の差動部と、前記第１の差動部の出力を受け前記第１の端子に電圧を増幅出力する第１の出力段と、を含む正極アンプと、を備えている。
前記第２のデジタルアナログ変換部は、負極参照電圧発生回路からの複数の負極参照電圧の中から、前記第２のデジタル信号に応じた少なくとも１つの負極参照電圧を選択して出力する負極デコーダと、前記負極デコーダで選択された、前記少なくとも一つの負極参照電圧を受ける第２の差動部と、前記第２の差動部の出力を受け前記第２の端子に電圧を増幅出力する第２の出力段と、を含む負極アンプと、を備えている。さらに、制御信号により、前記第１及び第２のデジタルアナログ変換部の前記第１及び第２の端子を、第１、第２の出力端子にストレート接続するか、交差接続する切替えを行う出力スイッチ回路を備えている。電圧源として、高位電圧源及び低位電圧源に加え、前記高位電圧源と前記低位電圧源の間の電位の中位電圧源が供給され、前記正極アンプにおいて、前記第１の差動部には前記高位電圧源及び前記低位電圧源が供給され、
前記第１の差動部を除いた、少なくとも前記第１の出力段には、前記高位電圧源及び前記中位電圧源が供給され、前記負極アンプにおいて、前記第２の差動部には、前記高位電圧源及び前記低位電圧源が供給され、前記第２の差動部を除いた、少なくとも前記第２の出力段には、前記中位電圧源及び前記低位電圧源が供給される。

本発明によれば、第１、第２の出力端子に接続される第１、第２のデータ線を駆動する上記データドライバを具備した表示装置が提供される。

本発明によれば、前記中位電圧源を、表示パネルの対向基板電極電圧ＶＣＯＭ付近の電圧としている。

本発明によれば、差動部以外の正極アンプの負極アンプに供給する電源電圧の電位差は、従来構成の１／２とされており、正極アンプ、負極アンプの消費電力を削減することができる。
また、本発明によれば、省面積、低コストを実現可能とする表示装置のデータドライバを提供することができる。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。図１は、本発明の第１の実施形態の構成を示す図である。図１には、ドット反転駆動を行う液晶駆動用のデータドライバの２出力分のＤＡＣ（デジタルアナログ変換回路）の構成が示されている。図１を参照すると、本実施例のデータドライバは、正極参照電圧発生回路１２、正極デコーダ１１、正極アンプ１０、負極参照電圧発生回路２２、負極デコーダ２１、負極アンプ２０、出力スイッチ回路３０を備えている。これらの回路は、概略以下のように動作する。

正極参照電圧発生回路１２は、少なくとも２個のガンマ電圧ＶＧ１（＋）、ＶＧ２（＋）が入力され、その分圧等により必要数の正極参照電圧を出力する。正極参照電圧発生回路１２は、複数組の正極デコーダ１１、正極アンプ１０に対して１つ設ける構成としてもよい。

正極デコーダ１１は、正極参照電圧発生回路１２から出力される正極参照電圧の中から、入力される第１の映像デジタルデータに応じた少なくとも１つ（複数可）の参照電圧を選択出力する。

正極アンプ１０は、正極デコーダ１１で選択された少なくとも１つの参照電圧に基づいて、アンプ出力端子Ｎ１１に正極階調電圧Ｖｏｕｔ１を増幅出力する。

負極参照電圧発生回路２２は、少なくとも２個のガンマ電圧ＶＧ１（−）、ＶＧ２（−）が入力され、その分圧等により必要数の負極参照電圧を出力する。負極参照電圧発生回路２２は、複数組の負極デコーダ２１、負極アンプ２０に対して１つ設ける構成としてもよい。

負極デコーダ２１は、負極参照電圧発生回路２２から出力される負極参照電圧の中から、入力される第２の映像デジタルデータに応じた少なくとも１つ（複数可）の参照電圧を選択出力する。

負極アンプ２０は、負極デコーダ２１で選択された少なくとも１つの参照電圧に基づいて、アンプ出力端子Ｎ１２に負極階調電圧Ｖｏｕｔ２を増幅出力する。

出力スイッチ回路３０は、図７で説明した出力スイッチ回路３０と同一構成とされ、制御信号Ｓ１、Ｓ２により、正極アンプ１０及び負極アンプ２０の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２をドライバ出力端子Ｐ１、Ｐ２に切替えて出力する。

図１のＤＡＣの特徴は、高位電圧源ＶＤＤ２及び低位電圧源ＶＳＳに加え、対抗基板電圧ＶＣＯＭ付近の中位電圧源ＶＤＤ１を備え、３つの電圧源を、正極アンプ１０、負極アンプ２０にそれぞれ供給している点である。

正極アンプ１０は、差動部１０Ａを除いて、高位電圧源ＶＤＤ２及び中位電圧源ＶＤＤ１が供給され、差動部１０Ａには高位電圧源ＶＤＤ２及び低位電圧源ＶＳＳが供給される。

負極アンプ２０は、差動部２０Ａを除いて中位電圧源ＶＤＤ１及び低位電圧源ＶＳＳが供給され、差動部２０Ａには、高位電圧源ＶＤＤ２及び低位電圧源ＶＳＳが供給される。

差動部１０Ａ以外の正極アンプ１０、及び、差動部２０Ａ以外の負極アンプ２０のそれぞれに供給する電圧源の電位差は、（ＶＤＤ２−ＶＤＤ１）、（ＶＤＤ１−ＶＳＳ）、但しＶＤＤ１≒ＶＣＯＭとされ、これらの電位差は、従来（液晶印加電圧の最大値の２倍）の１／２とされており、正極アンプ１０、負極アンプ２０の消費電力を削減することができる。

一方、正極アンプ１０、及び、負極アンプ２０の差動部１０Ａ、２０Ａに供給する電圧源の電位差は、（ＶＤＤ２−ＶＳＳ）とされ、従来（液晶印加電圧の最大値の２倍）と同じとすることで、正極アンプ１０の差動部１０Ａは、Ｎｃｈ差動対のみで構成することができ、負極アンプ２０の差動部２０Ａは、Ｐｃｈ差動対のみで構成することができる。

この点ついて、更に詳しく説明すれば、正極アンプ１０の場合、差動部１０ＡのＮｃｈ差動対は、入力信号が、低位電圧源ＶＳＳから閾値電圧までの電圧信号のときは、オフとなるため、正常動作しないが、図１の構成では、入力信号は、ＶＣＯＭ付近から高位電圧源ＶＤＤ２の間の電圧信号（正極参照電圧）で、Ｎｃｈ差動対の閾値電圧よりも、常に高い電圧信号しか入力されない。このため、正極アンプ１０の差動部１０ＡをＮｃｈ差動対のみで構成しても、正常動作可能である。

負極アンプ２０についても同様に、差動部２０ＡのＰｃｈ差動対は、入力信号が、高位電圧源ＶＤＤ２から閾値電圧までの電圧信号のときは、オフとなるため、正常動作しないが、図１の構成では、入力信号は、ＶＣＯＭ付近から低位電源ＶＳＳの間の電圧信号（負極参照電圧）で、高位電圧源ＶＤＤ２からＰｃｈ差動対の閾値電圧を差し引いた電位よりも、常に低い電圧信号しか入力されない。このため、負極アンプ２０の差動部２０ＡをＰｃｈ差動対のみで構成しても、正常動作可能である。

このように、図１の正極アンプ１０及び負極アンプ２０は、それぞれ、単一極性の差動対で構成できるため省面積化も可能である。

なお、差動部１０Ａ、２０Ａの消費電力について説明すると、一般的に、アンプを安定動作させるためにはアイドリング電流（静消費電流）が必要とされ、正極アンプ１０及び負極アンプ２０の各アンプ内部のアイドリング電流の割合は、出力段のアイドリング電流が、差動部のアイドリング電流の数倍となるように設計するのが一般的である。例えば、図７の正極アンプ９１において、差動部の電流源Ｍ１５の電流値が１ｕＡのとき、出力段の電流源Ｍ１７の電流値を５〜７ｕＡで設計すると安定動作が得られやすい。図７の負極アンプ９２においても同様である。もちろん、差動部と出力段の最適な電流比はアンプ構成や素子サイズ、素子特性等によって異なるが、一般的に差動部に比べて出力段のアイドリング電流の方が大きくなる。

したがって、正極アンプ１０及び負極アンプ２０の各アンプ全体の消費電流のうち、差動部１０Ａ、２０Ａが占める割合は比較的小さく、本発明のように、差動部１０Ａ、２０Ａの電圧源の電位差が、差動部以外のアンプ構成要素部（出力段等）に供給する電圧源の電位差よりも大きい構成としても、消費電力の増加はわずかである。

また、一般的には、正極アンプ１０は、高位電圧源ＶＤＤ２及び中位電圧源ＶＤＤ１を供給して、Ｒａｉｌ ｔｏ Ｒａｉｌアンプで構成することもできるが、その場合、差動部１０Ａは、Ｐｃｈ及びＮｃｈの両極性の差動対が必要となり、構成も複雑となり、このため、面積の増加や差動対を駆動する電流の増加が生じる。

特に、後に説明される図３に示すような、同極性の差動対を複数持つ構成の出力アンプでは、両極性の差動対を備えることは大幅な面積増となる。

そこで、本実施例においては、差動部１０Ａは、単一極性の差動対で動作可能な構成としている。負極アンプ２０についても同様である。

また、図１のＤＡＣにおいて、正極デコーダ１１は、高位電圧源ＶＤＤ２及び中位電圧源ＶＤＤ１を供給する構成としてもよい。負極デコーダ２１は、中位電圧源ＶＤＤ１及び低位電圧源ＶＳＳを供給する構成としてもよい。

中位電圧源ＶＤＤ１を利用することで、正極デコーダ１１、負極デコーダ２１を、低電圧トランジスタで構成して省面積化を図ることができる。ただし、この場合、正極及び負極の参照電圧が中位電圧源ＶＤＤ１付近の電圧を有する場合、正極デコーダ１１、負極デコーダ２１は、単一極性トランジスタでは構成できず、少なくとも部分的にＰｃｈとＮｃｈのＣＭＯＳ構成とする必要がある。

正極デコーダ１１及び負極デコーダ２１の供給電圧源を、高位電圧源ＶＤＤ２及び低位電圧源ＶＳＳとする場合には、正極デコーダ１１、負極デコーダ２１は、それぞれ、単一極性のトランジスタで構成することも可能である。すなわち、正極デコーダ１１は、高電圧のＰｃｈパストランジスタのみで構成することができ、負極デコーダ２１は、高電圧のＮｃｈパストランジスタのみで構成することができる。

次に、本実施例における、電圧源について説明する。

図１に示した実施例では、データドライバのＤＡＣの電圧源として、高位電圧源ＶＤＤ２、中位電圧源ＶＤＤ１、低位電圧源ＶＳＳを供給する場合について説明した。この３つの電圧源の大小関係は、相対的に保たれていればよく、電圧源の絶対値をシフトさせることも可能である。

一般的には、低位電圧源ＶＳＳをＧＮＤとして用いるが、中位電圧源ＶＤＤ１をＧＮＤとして、低位電圧源ＶＳＳを負電圧源として用いてもよい。

ただし、この場合、図６のデータドライバ９８０から供給される階調信号がＧＮＤに対して正電圧（正極性）と負電圧（負極性）となるため、ゲートドライバ９７０から出力される走査信号の電圧レベル（ローレベル、ハイレベル）や対抗基板電極電圧も、それに応じて負側へシフトさせる。以下、実施例に即して説明する。

図２は、図１の２つのＤＡＣの正極アンプ１０、負極アンプ２０及び出力スイッチ回路３０の一実施例の構成を示す図である。

図２を参照すると、
正極アンプ１０は、
第１端子が低位電圧源ＶＳＳに接続された電流源Ｍ１５と、
共通ソースが電流源Ｍ１５の第２端子に接続されたＮｃｈ差動対（Ｍ１１、Ｍ１２）とを有する差動部１０Ａと、
Ｎｃｈ差動対（Ｍ１１、Ｍ１２）の出力対と高位電圧源ＶＤＤ２間に接続されたＰｃｈカレントミラー（Ｍ１３、Ｍ１４）と、
Ｐｃｈカレントミラー（Ｍ１３、Ｍ１４）の出力端（Ｍ１２とＭ１４の接続点）がゲートに接続され、高位電圧源ＶＤＤ２とアンプ出力端子Ｎ１１との間に接続された充電作用の増幅トランジスタＭ１６と、
アンプ出力端子Ｎ１１と中位電圧源ＶＤＤ１との間に接続された放電作用の電流源Ｍ１７と、
を備えている。Ｎｃｈ差動対（Ｍ１１、Ｍ１２）の入力対の非反転入力端（Ｍ１２のゲート）には正極参照電圧Ｖ１１が入力され、反転入力端（Ｍ１１のゲート）はアンプ出力端子Ｎ１１に接続される。なお、電流源Ｍ１５、Ｍ１７は、ゲートにバイアス電圧を印加したトランジスタで構成できる。

なお、本実施例では、ドレインが高位電圧源ＶＤＤ２に接続され、ソースが増幅トランジスタＭ１６のゲート（ノードＮ１３）に接続され、ゲートにバイアス電圧ＶＢＮが印加されるＮｃｈトランジスタＭ３１をオプションとして備えている。

負極アンプ２０は、
第１端子が高位電圧源ＶＤＤ２に接続された電流源Ｍ２５と、
共通ソースが電流源Ｍ２５の第２端子に接続されたＰｃｈ差動対（Ｍ２１、Ｍ２２）とを有する差動部２０Ａと、
Ｐｃｈ差動対（Ｍ２１、Ｍ２２）の出力対と低位電圧源ＶＳＳ間に接続されたＮｃｈカレントミラー（Ｍ２３、Ｍ２４）と、
Ｎｃｈカレントミラー（Ｍ２３、Ｍ２４）の入力端（Ｍ２２とＭ２４の接続点）がゲートに接続され、アンプ出力端子Ｎ１２と低位電圧源ＶＳＳとの間に接続された放電作用の増幅トランジスタＭ２６と、
中位電圧源ＶＤＤ１とアンプ出力端子Ｎ１２との間に接続された充電作用の電流源Ｍ２７と、
を備えている。Ｐｃｈ差動対（Ｍ２１、Ｍ２２）の入力対の非反転入力端（Ｍ２２のゲート）には負極参照電圧Ｖ２１が入力され、反転入力端（Ｍ２１のゲート）はアンプ出力端子Ｎ１２に接続される。なお、電流源Ｍ２５、Ｍ２７は、ゲートにバイアス電圧を印加したトランジスタで構成できる。

また、ドレインが低位電圧源ＶＳＳに接続されソースがトランジスタＭ２６のゲート（ノードＮ１４）に接続されゲートにバイアス電圧ＶＢＰが印加されるＰｃｈトランジスタＭ４１をオプションとして備えている。

出力スイッチ回路３０は、図７で説明した出力スイッチ回路３０と同一機能を少なくとも備え、制御信号Ｓ１、Ｓ２により正極アンプ１０及び負極アンプ２０の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２をドライバ出力端子Ｐ１、Ｐ２に切替えて出力する。

図２において、正極アンプ１０、負極アンプ２０とも、差動部の電圧源の電位差（ＶＤＤ２−ＶＳＳ）に対して、出力段の電圧源の電位差（ＶＤＤ２−ＶＤＤ１、ＶＤＤ１−ＶＳＳ）は差動部の１／２としている。

アンプの消費電流の大部分が出力段に流れるため、出力段の電圧源の電位差を１／２としたことにより、アンプの消費電力を約１／２とすることができる。

また、図２において、正極アンプ１０及び負極アンプ２０を低電圧トランジスタで構成する場合について説明する。説明を簡単にするため、高位電圧源ＶＤＤ２が８Ｖ、中位電源ＶＤＤ１が０Ｖ、低位電圧源ＶＳＳが−８Ｖである例に即して説明する。

図２において、正極アンプ１０及び負極アンプ２０の構成素子のうち、１６Ｖ耐圧トランジスタで構成しなければならないのは、
正極アンプ１０の差動部１０Ａ、及び、
負極アンプ２０の差動部２０Ａ
である。それ以外のトランジスタは、８Ｖ耐圧トランジスタで構成することができる。なお、出力スイッチ回路３０の構成素子は１６Ｖ耐圧トランジスタで構成しなければならない。

出力スイッチ回路３０は、プリチャージ回路３１を備えている。プリチャージ回路３１は、差動部を除くアンプ構成素子を低電圧素子（８Ｖ耐圧）で構成する場合に、低電圧素子に耐圧以上の電圧が印加されるのを防ぐ回路として備える。プリチャージ回路３１は、制御信号Ｓ３によって活性化が制御され、スイッチＳＷ１１、ＳＷ２２がオンとなる直前に、ドライバ出力端子Ｐ１の電圧を、中位電圧源ＶＤＤ１以上にプリチャージし、ドライバ出力端子Ｐ２の電圧を、中位電圧源ＶＤＤ１以下にプリチャージする。

また、プリチャージ回路３１は、スイッチＳＷ１２、ＳＷ２１がオンとなる直前に、ドライバ出力端子Ｐ１の電圧を中位電源ＶＤＤ１以下にプリチャージし、ドライバ出力端子Ｐ２の電圧を中位電源ＶＤＤ１以上にプリチャージする。なお、アンプに低電圧素子を用いない場合には、プリチャージ回路３１を備えてなくてもよい。

また、トランジスタＭ３１、Ｍ４１は、低電圧素子（８Ｖ耐圧）で構成したトランジスタＭ１４、Ｍ１６、Ｍ２４、Ｍ２６について、増幅トランジスタＭ１６、Ｍ２６のゲートＮ１３、Ｎ１４の電位変動による耐圧範囲の逸脱を防ぐための補助トランジスタである。

補助トランジスタＭ３１は、ノードＮ１３が中位電圧源ＶＤＤ１の電圧以下となるときにオンとなり、充電作用により、ノードＮ１３の電位を中位電圧源ＶＤＤ１の電圧以上となるように制御する。また、補助トランジスタＭ３１は、ノードＮ１３が高位電圧源ＶＤＤ２と中位電圧源ＶＤＤ１の間で変化するときはオフとなる。

同様に、補助トランジスタＭ４１は、ノードＮ１４が中位電圧源電圧ＶＤＤ１の電圧以上となるときにオンとなり、放電作用により、ノード１４の電位を中位電圧源ＶＤＤ１の電圧以下となるように制御する。

以上の構成により、差動部１０Ａ、２０Ａを除く正極アンプ１０及び負極アンプ２０を構成するトランジスタを低電圧素子で構成でき、省面積化を図ることができる。

図３は、図１の２出力ＤＡＣの正極アンプ１０、負極アンプ２０及び出力スイッチ回路３０の第２の実施例を示す図である。なお、図３において、図２と同一の要素には同一の素子番号が付されている。

図３を参照すると、正極アンプ１０は、差動部１０Ａのみが図２と異なっており、それ以外は図２と同一構成である。以下、差動部１０Ａについてのみ説明する。差動部１０Ａは、一端を低位電圧源ＶＳＳに接続された電流源Ｍ１５−１、Ｍ１５−２、…、Ｍ１５−ｎでそれぞれ駆動されるｎ個（ｎは１以上の整数）のＮｃｈ差動対（Ｍ１１−１、Ｍ１２−１）、（Ｍ１１−２、Ｍ１２−２）、…、（Ｍ１１−ｎ、Ｍ１２−ｎ）を備える。ｎ個のＮｃｈ差動対の出力対は、第１出力同士、第２出力同士が共通接続され、負荷回路をなすＰｃｈカレントミラー（Ｍ１３、Ｍ１４）と接続される。

各差動対の入力対の非反転入力端をなす第１端子群（Ｍ１２−１、Ｍ１２−２、…、Ｍ１２−ｎ）のゲートには、ｎ個の正極参照電圧Ｖ１１、Ｖ１２、…、Ｖ１ｎがそれぞれ入力され、各差動対の入力対の反転入力端をなす第２端子群（Ｍ１１−１２１、Ｍ１１−２、…、Ｍ１１−ｎ）のゲートは、アンプ出力端子Ｎ１１に共通に接続される。

また負極アンプ２０も、差動部２０Ａのみが図２と異なっており、それ以外は図２と同一構成である。以下、差動部２０Ａについてのみ説明する。差動部２０Ａは、一端を高位電圧源ＶＤＤ２に接続された電流源Ｍ２５−１、Ｍ２５−２、…、Ｍ２５−ｎでそれぞれ駆動されるｎ個（ｎは１以上の整数）のＰｃｈ差動対（Ｍ２１−１、Ｍ２２−１）、（Ｍ２１−２、Ｍ２２−２）、…、（Ｍ２１-ｎ、Ｍ２２−ｎ）を備える。ｎ個のＰｃｈ差動対の出力対は、第１出力同士、第２出力同士が共通接続され、負荷回路をなすＮｃｈカレントミラー（Ｍ２３、Ｍ２４）と接続される。

各差動対の入力対の非反転入力端をなす第１端子群（Ｍ２２−１、Ｍ２２−２、…、Ｍ２２−ｎ）のゲートにはｎ個の負極参照電圧Ｖ２１、Ｖ２２、…、Ｖ２ｎがそれぞれ入力され、各差動対の入力対の反転入力端をなす第２端子群（Ｍ２１−１、Ｍ２１−２、…、Ｍ２１−ｎ）のゲートは、アンプ出力端子Ｎ１２に共通に接続される。

正極アンプ１０及び負極アンプ２０の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２は、それぞれ次式（１）、（２）で表される。

Ｖｏｕｔ１＝（Ｖ１１＋Ｖ１２＋…＋Ｖ１ｎ）／ｎ …（１）
Ｖｏｕｔ２＝（Ｖ２１＋Ｖ２２＋…＋Ｖ２ｎ）／ｎ …（２）

（１）式は、ｎ個の電圧Ｖ１１〜Ｖ１ｎの平均値となり、（２）式は、ｎ個の電圧Ｖ２１〜Ｖ２ｎの平均値となる。

なお、正極アンプ１０及び負極アンプ２０を図３の構成としたとき、図１の正極デコーダ１１は、入力される第１の映像デジタルデータに応じて、正極参照電圧から、重複も含めてｎ個の電圧を選択し、電圧Ｖ１１〜Ｖ１ｎとして出力する構成とされる。また、負極デコーダ２１は、入力される第２の映像デジタルデータに応じて、負極参照電圧から、重複も含めてｎ個の電圧を選択し、電圧Ｖ２１〜Ｖ２ｎとして出力する構成とされる。

また出力スイッチ回路３０は、図２と同一構成であるため、説明は省略する。

図３において、正極アンプ１０、負極アンプ２０とも、差動部１０Ａ、２０Ａの電圧源の電位差に対して、出力段の電圧源の電位差を１／２としている。

これにより、正極アンプ１０、負極アンプ２０の各アンプにおいて、アンプの消費電流の大部分が出力段に流れるため、消費電力も約１／２とすることができる。

次に図３に示した構成の省面積効果について以下に説明する。

図３の正極アンプ１０及び負極アンプ２０は、同一極性の差動対をｎ個備え、各差動対に入力されるｎ個の参照電圧を演算することで、少ない参照電圧数で多数の階調信号電圧を生成することができるため、図１の参照電圧発生回路１２、２２、及びデコーダ１１、２１の回路規模を削減し、ＤＡＣの省面積化を図ることができる。

特に、同一極性の差動対を複数個備えた場合、ＮｃｈとＰｃｈの両極性の差動対を備えたRail to Railアンプでは、ＮｃｈとＰｃｈの差動対を複数備えるため、差動部の面積が著しく増大する。

それに対して、本実施例では、差動部を、単一極性のみで構成できるため面積増加を抑えることができる。

また、図３においても、図２と同様に、正極アンプ１０及び負極アンプ２０の構成素子のうち、差動部１０Ａ及び２０Ａを除くトランジスタを低電圧トランジスタで構成し、省面積化を図ることができる。

なお、正極アンプ１０及び負極アンプ２０を低電圧トランジスタを含んで構成する場合は、図２と同様に、出力スイッチ回路３０は、プリチャージ回路３１を備える。

また、本実施例においても、トランジスタＭ１４、Ｍ１６、Ｍ２４、Ｍ２６の耐圧範囲の逸脱を防ぐため、補助トランジスタＭ３１、Ｍ４１を備えてもよい。

補助トランジスタＭ３１、Ｍ４１の作用は、図２と同様であるため、その説明は省略する。

図４は、図１の２出力ＤＡＣの正極アンプ１０、負極アンプ２０及び出力スイッチ回路３０の第３の実施例を示す図である。図４において、図２の要素と同一構成の要素には同一の参照番号が付されている。

図４を参照すると、正極アンプ１０は、差動入力段、中間段、出力段を備えている。正極アンプ１０の差動入力段は、
第１端子が低位電圧源ＶＳＳに接続された電流源Ｍ１５と、
共通ソースが電流源Ｍ１５の第２端子に接続されたＮｃｈ差動対（Ｍ１１、Ｍ１２）とを有する差動部１０Ａと、
Ｎｃｈ差動対（Ｍ１１、Ｍ１２）の出力対と高位電源ＶＤＤ２間に接続されたＰｃｈカレントミラー（Ｍ１３、Ｍ１４）と、
を備えている。Ｎｃｈ差動対（Ｍ１１、Ｍ１２）の入力対の非反転入力端（Ｍ１２のゲート）には正極参照電圧Ｖ１１が入力され、反転入力端（Ｍ１１のゲート）はアンプ出力端子Ｎ１１に接続される。

正極アンプ１０の増幅段は、Ｐｃｈカレントミラー（Ｍ１３、Ｍ１４）の入力端（Ｍ１２とＭ１４の接続点）がゲートに接続され、高位電圧源ＶＤＤ２とアンプ出力端子Ｎ１１との間に接続された充電作用の増幅トランジスタＭ１６と、
アンプ出力端子Ｎ１１と中位電圧源ＶＤＤ１との間に接続された放電作用の増幅トランジスタＭ１８と、
を備えている。

正極アンプ１０の中間段は、浮遊電流源Ｍ５１、Ｍ５２と、電流源Ｍ５３、Ｍ５４とを備えている。浮遊電流源Ｍ５１は、バイアス電圧ＢＰ１がゲートに入力され、増幅トランジスタＭ１６のゲートＮ１３にソースが接続され、増幅トランジスタＭ１８のゲート端子Ｎ１５にドレインが接続されたＰｃｈトランジスタＭ５１からなる。浮遊電流源Ｍ５２は、バイアス電圧ＢＮ１がゲートに入力され、増幅トランジスタＭ１６のゲート端子Ｎ１３にドレインが接続され、増幅トランジスタＭ１８のゲート端子Ｎ１５にソースが接続されたＮｃｈトランジスタＭ５２からなる。

電流源Ｍ５３は、高位電圧源ＶＤＤ２と増幅トランジスタＭ１６のゲート端子Ｎ１３間に接続される。電流源Ｍ５４は、中位電圧源ＶＤＤ１と増幅トランジスタＭ１８のゲート端子Ｎ１５間に接続される。

浮遊電流源Ｍ５１、Ｍ５２の合計電流が、電流源Ｍ５３及びＭ５４のそれぞれとほぼ等しい電流に設定される。

負極アンプ２０は、差動入力段、中間段、出力段を備えている。負極アンプ２０の差動入力段は、第１端子が高位電圧源ＶＤＤ２に接続された電流源Ｍ２５と、
共通ソースが電流源Ｍ２５の第２端子に接続されたＰｃｈ差動対（Ｍ２１、Ｍ２２）とを有する差動部２０Ａと、
Ｐｃｈ差動対（Ｍ２１、Ｍ２２）の出力対と低位電圧源ＶＳＳ間に接続されるＮｃｈカレントミラー（Ｍ２３、Ｍ２４）と、
を備えている。Ｐｃｈ差動対（Ｍ２１、Ｍ２２）の入力対の非反転入力端（Ｍ２２のゲート）には負極参照電圧Ｖ２１が入力され、反転入力端（Ｍ２１のゲート）はアンプ出力端子Ｎ１２に接続される。

負極アンプ２０の増幅段は、Ｎｃｈカレントミラー（Ｍ２３、Ｍ２４）の入力端（Ｍ２２とＭ２４の接続点）がゲートに接続され、アンプ出力端子Ｎ１２と低位電圧源ＶＳＳとの間に接続された放電作用の増幅トランジスタＭ２６と、
中位電源ＶＤＤ１とアンプ出力端子Ｎ１２との間に接続された充電作用の増幅トランジスタＭ２８と、
を備えている。

負極アンプ２０の中間段は、浮遊電流源Ｍ６１、Ｍ６２と、電流源Ｍ６３、Ｍ６４を備えている。浮遊電流源Ｍ６１は、バイアス電圧ＢＰ２がゲートに入力され、増幅トランジスタＭ２６のゲート端子Ｎ１４にドレインが接続され、増幅トランジスタＭ２８のゲート端子Ｎ１６にソースが接続されたＰｃｈトランジスタＭ６１からなる。浮遊電流源Ｍ６２は、バイアス電圧ＢＮ２がゲートに入力され、増幅トランジスタＭ２６のゲート端子Ｎ１４にソースが接続され、増幅トランジスタＭ２８のゲート端子Ｎ１６にドレインが接続されたＮｃｈトランジスタＭ６２からなる。

電流源Ｍ６３は、中位電圧源ＶＤＤ１と増幅トランジスタＭ２８のゲートＮ１６間に接続される。電流源Ｍ６４は、増幅トランジスタＭ２６のゲートＮ１４と低位電圧源ＶＳＳ間に接続される。

浮遊電流源Ｍ６１、Ｍ６２の合計電流が、電流源Ｍ６３及びＭ６４のそれぞれとほぼ等しい電流に設定される。

図４の正極アンプ１０及び負極アンプ２０は、図８のＡＢ級出力回路を応用したもので、図８のドライバ８９を差動部とカレントミラーに置き換えたものである。

また、正極アンプ１０及び負極アンプ２０の中間段及び出力段の電源電圧の電位差を差動部１０Ａ、２０Ａの電源電圧の電位差の１／２としている。

正極アンプ１０及び負極アンプ２０の各アンプの消費電流の大部分が出力段に流れるため、消費電力も約１／２とすることができる。

また、図８のＡＢ級出力回路が有する高速充電動作と高速放電動作の特徴（段落［００２１］、［００２２］参照）を、図４の正極アンプ１０及び負極アンプ２０もそれぞれ有する。

また図４においても、図２と同様に、正極アンプ１０及び負極アンプ２０の構成素子のうち、差動部１０Ａ及び２０Ａを除くトランジスタを低電圧トランジスタで構成し、省面積化を図ることができる。

なお、正極アンプ１０及び負極アンプ２０を低電圧トランジスタを含んで構成する場合は、図２と同様に、出力スイッチ回路３０は、プリチャージ回路３１を備える。

また、トランジスタＭ１４、Ｍ１６、Ｍ２４、Ｍ２６の耐圧範囲逸脱を防ぐため、補助トランジスタＭ３１、Ｍ４１を備えてもよい。補助トランジスタＭ３１、Ｍ４１の作用は図２と同様であるためその説明は省略する。

以上、図２乃至図４を参照して、図１の２出力ＤＡＣに好適な正極アンプ１０、負極アンプ２０及び出力スイッチ回路３０の各実施例を示したが、図２乃至図４のそれぞれの構成を適宜組み合わせたアンプも適用できることは勿論である。例えば図３の正極アンプ１０に図４の中間段（Ｍ５１、Ｍ５２、Ｍ５３、Ｍ５４）、負極アンプ２０の中間段（Ｍ６１、Ｍ６２、Ｍ６３、Ｍ６４）を備えてもよい。

図５は、図１〜図４のＤＡＣ又はアンプを備えたドット反転駆動用データドライバの構成を示す図である。図５は、データドライバの要部をブロックにて示したものである。

図５を参照すると、このデータドライバは、ラッチアドレスセレクタ８１と、ラッチ８２と、レベルシフタ８３と、参照電圧発生回路４０と、正極及び負極デコーダ１１、２１と、正極及び負極アンプ１０、２０と、出力スイッチ回路３０を含んで構成される。

ラッチアドレスセレクタ８１は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ８２は、ラッチアドレスセレクタ８１で決定されたタイミングに基づいて、映像デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）に応じて、一斉に、レベルシフタ８３を介してデコーダ（正極デコーダ１１、負極デコーダ２１）にデータを出力する。ラッチアドレスセレクタ８１及びラッチ８２はロジック回路であり、一般に低電圧（０Ｖ〜３．３Ｖ）で構成される。

参照電圧発生回路４０は、正極参照電圧発生回路１２及び負極参照電圧発生回路２２を備える。正極デコーダ１１は、正極参照電圧発生回路１２の参照電圧が供給され、入力されたデータに対応した、重複も含むｎ個（ｎは１以上の整数）の参照電圧を選択して、正極参照電圧Ｖ１１〜Ｖ１ｎとして出力する。負極デコーダ２１は、負極参照電圧発生回路２２の参照電圧が供給され、入力されたデータに対応した、重複も含むｎ個（ｎは１以上の整数）の参照電圧を選択して、負極参照電圧Ｖ２１〜Ｖ２ｎとして出力する。正極及び負極アンプ１０、２０は、正極デコーダ１１及び負極デコーダ２１からそれぞれ出力されたｎ個の参照電圧を入力し、演算増幅して出力電圧を出力スイッチ回路３０に供給する。出力スイッチ回路３０は、偶数個のドライバ出力端子Ｐ１、Ｐ２、…、Ｐｓの２端子毎に設けられ、正極及び負極アンプ１０、２０の出力電圧を、制御信号Ｓ１、Ｓ２に応じて前記、２端子へ切り替え出力する。

図５のデータドライバは、図１〜図４で説明した特徴及び効果を備えており、低消費電力、省面積化（低コスト化）が実現できる。図５のデータドライバを図６の液晶表示装置のデータドライバ９８０に用いれば液晶表示装置の低消費電力、低コスト化を実現できる。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施形態の構成を示す図である。 本発明の第１の実施例の構成を示す図である。 本発明の第２の実施例の構成を示す図である。 本発明の第３の実施例の構成を示す図である。 本発明の第４の実施例の構成を示す図である。 液晶表示部の構成を模式的に示す図である。 ドット反転駆動を行うデータドライバの２出力分の出力回路を示す図である。 特許文献１のＡＢ級出力回路の構成を示す図である。

符号の説明

１０ 正極アンプ
１０Ａ 差動部
１１ 正極デコーダ
１２ 正極参照電圧発生回路
２０ 負極アンプ
２０Ａ 差動部
２１ 負極デコーダ
２２ 負極参照電圧発生回路
３０ 出力スイッチ回路
３１ プリチャージ回路
８１ ラッチアドレスセレクタ
８２ ラッチ
８３ レベルシフタ
８９ ドライバ
９１ 正極アンプ
９２ 負極アンプ
９５０ 表示コントローラー
９６０ 表示部
９６１ 走査線
９６２ データ線
９６３ 薄膜トランジスタ（ＴＦＴ）
９６４ 画素電極
９６５ 液晶容量
９６６ 補助容量
９６７ 対向基板電極
９７０ ゲートドライバ
９８０ データドライバ
ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２ スイッチ

Claims (12)

1. 互いに異なる電位の複数の正極参照電圧を出力する正極参照電圧発生回路と、
   前記複数の正極参照電圧の中から、入力された第１のデジタル信号に応じた参照電圧を少なくとも一つ選択して出力する正極デコーダと、
   前記正極デコーダで選択された、少なくとも一つの参照電圧を受ける第１の差動部と、前記第１の差動部の出力を受け第１のアンプ出力端に電圧を増幅出力する第１の出力段と
   、を含む正極アンプと、
   互いに異なる電位の複数の負極参照電圧を出力する負極参照電圧発生回路と、
   前記複数の負極参照電圧の中から、入力された第２のデジタル信号に応じた参照電圧を少なくとも一つ選択して出力する負極デコーダと、
   前記負極デコーダで選択された、少なくとも一つの参照電圧を受ける第２の差動部と、前記第２の差動部の出力を受け第２のアンプ出力端に電圧を増幅出力する第２の出力段と
   、を含む負極アンプと、
   制御信号により、前記第１及び第２のアンプ出力端を、第１及び第２のドライバ出力端子に、ストレート接続するか、交差接続する切替えを行う出力スイッチ回路と、
   を備え、
   電圧源として、
   高位電圧源及び低位電圧源に加え、前記高位電圧源と前記低位電圧源の間の電位の中位電圧源が供給され、
   前記正極アンプにおいて、
   前記第１の差動部には前記高位電圧源及び前記低位電圧源が供給され、
   前記第１の差動部を除いた、少なくとも前記第１の出力段には、前記高位電圧源及び前記中位電圧源が供給され、
   前記負極アンプにおいて、
   前記第２の差動部には、前記高位電圧源及び前記低位電圧源が供給され、
   前記第２の差動部を除いた、少なくとも前記第２の出力段には、前記中位電圧源及び前記低位電圧源が供給され、
   前記正極アンプにおいて、
   前記第１の差動部は、
   前記低位電圧源に接続された第１の電流源と、
   前記第１の電流源で駆動され、非反転入力端に前記正極デコーダで選択された参照電圧を受ける第１導電型の第１の差動対と、
   前記第１の差動対の出力対と前記高位電圧源との間に接続された第１の負荷回路と、
   を備え、
   前記第１の出力段は、
   前記第１の差動対の出力対と第１の負荷回路との接続ノードの１つに制御端子が接続され、前記高位電圧源と第１のアンプ出力端との間に接続された第１の充電用トランジスタと、
   前記第１のアンプ出力端と前記中位電圧源との間に接続された第１の放電用トランジスタと、
   前記第１の充電用トランジスタの制御端子と前記高位電圧源との間に接続され、第１のバイアス電圧でバイアスされる第１の補助トランジスタと、
   を備え、
   前記第１の差動対の反転入力端は、前記第１のアンプ出力端に接続され、
   前記負極アンプにおいて、
   前記第２の差動部は、
   前記高位電圧源に接続された第２の電流源と、
   前記第２の電流源で駆動され、非反転入力端に前記負極デコーダで選択された参照電圧を受ける第２導電型の第２の差動対と、
   前記第２の差動対の出力対と前記低位電圧源との間に接続された第２の負荷回路と、
   を備え、
   前記第２の出力段は、
   前記第２の差動対の出力対と前記第２の負荷回路との接続ノードの１つに制御端子が接続され、前記低位電圧源と第２のアンプ出力端との間に接続された第２の放電用トランジスタと、
   前記第２のアンプ出力端と前記中位電圧源との間に接続された第２の充電用トランジスタと、
   前記第２の放電用トランジスタの制御端子と前記低位電圧源との間に接続され、第２のバイアス電圧でバイアスされる第２の補助トランジスタと、
   を備え、
   前記第２の差動対の反転入力端は、前記第２のアンプ出力端に接続されている、ことを特徴とするデータドライバ。
2. 前記正極アンプにおいて、
   前記第１の差動部は、
   前記低位電圧源に接続され、前記第１の電流源を含む複数の電流源よりなる第１の電流源群と、
   前記第１の電流源群でそれぞれ駆動され、非反転入力端に前記正極デコーダで選択された複数の参照電圧をそれぞれ受ける、前記第１の差動対を含む第１導電型の複数の差動対よりなる第１の差動対群と、
   を備え、
   前記第１の負荷回路は、共通接続された前記第１の差動対群の出力対と前記高位電圧源との間に接続され、
   前記第１の差動対群の反転入力端は、前記第１のアンプ出力端に共通接続され、
   前記負極アンプにおいて、
   前記第２の差動部は、
   前記高位電圧源に接続され、前記第２の電流源を含む複数の電流源よりなる第２の電流源群と、
   前記第２の電流源群でそれぞれ駆動され、非反転入力端に前記負極デコーダで選択された複数の参照電圧をそれぞれ受ける、前記第２の差動対を含む第２導電型の複数の差動対よりなる第２の差動対群と、
   共通接続された前記第２の差動対群の出力対と低位電圧源との間に接続された第２の負荷回路と、
   を備え、
   前記第２の負荷回路は、共通接続された前記第２の差動対群の出力対と前記低位電圧源との間に接続され、
   前記第２の差動対群の反転入力端は、前記第２のアンプ出力端に共通接続されている、ことを特徴とする請求項１記載のデータドライバ。
3. 前記正極アンプは、
   前記第１の充電用トランジスタの制御端子と前記高位電圧源間に接続された第３の電流源と、
   前記第１の放電用トランジスタの制御端子と前記中位電圧源間に接続された第４の電流源と、
   前記第１の充電用トランジスタの制御端子と前記第１の放電用トランジスタの制御端子との間に接続され、制御端子にバイアス電圧をそれぞれ受ける第１、第２導電型の第１、第２の浮遊電流源トランジスタと、
   を含む第１の中間段をさらに備え、
   前記負極アンプは、
   前記第２の放電用トランジスタの制御端子と低位電圧源間に接続された第５の電流源と、
   前記第２の充電用トランジスタの制御端子と前記中位電圧源間に接続された第６の電流源と、
   前記第２の放電用トランジスタの制御端子と前記第２の充電用トランジスタの制御端子との間に接続され、制御端子にバイアス電圧をそれぞれ受ける第１、第２導電型の第３、第４の浮遊電流源トランジスタと、
   を含む第２の中間段をさらに備えている、ことを特徴とする請求項１記載のデータドライバ。
4. 前記正極アンプは、
   前記第１の充電用トランジスタの制御端子と前記高位電圧源間に接続された第３の電流源と、
   前記第１の放電用トランジスタの制御端子と前記中位電圧源間に接続された第４の電流源と、
   前記第１の充電用トランジスタの制御端子と前記第１の放電用トランジスタの制御端子との間に接続され、制御端子にバイアス電圧をそれぞれ受ける第１、第２導電型の第１、第２の浮遊電流源トランジスタと、
   を含む第１の中間段をさらに備え、
   前記負極アンプは、
   前記第２の放電用トランジスタの制御端子と前記低位電圧源間に接続された第５の電流源と、
   前記第２の充電用トランジスタの制御端子と前記中位電圧源間に接続された第６の電流源と、
   前記第２の放電用トランジスタの制御端子と前記第２の充電用トランジスタの制御端子との間に接続され、制御端子にバイアス電圧をそれぞれ受ける第１、第２導電型の第３、第４の浮遊電流源トランジスタと、
   を含む第２の中間段をさらに備えている、ことを特徴とする請求項２記載のデータドライバ。
5. 少なくとも前記第１及び第２の差動部と、前記出力スイッチ回路は、高電圧素子で構成され、
   前記第１及び第２の出力段は、前記高電圧素子よりも耐圧の低い素子で構成される、ことを特徴とする請求項１乃至４のいずれか一に記載のデータドライバ。
6. 少なくとも前記第１及び第２の差動部と、前記出力スイッチ回路は、高電圧素子で構成され、
   前記第１及び第２の中間段と、前記第１及び第２の出力段は、前記高電圧素子よりも耐圧の低い素子で構成される、ことを特徴とする請求項３又は４記載のデータドライバ。
7. 前記正極デコーダが、前記高位電圧源及び前記中位電圧源で駆動され、
   前記負極デコーダが、前記中位電圧源及び前記低位電圧源で駆動される、ことを特徴とする請求項１乃至４のいずれか一に記載のデータドライバ。
8. 前記出力スイッチ回路は、前記第１及び第２のドライバ出力端子をそれぞれ所定電圧にプリチャージするプリチャージ回路を備えている、ことを特徴とする請求項１乃至７のいずれか一に記載のデータドライバ。
9. 前記プリチャージ回路は、前記第１及び第２のアンプ出力端が、前記第１及び第２のドライバ出力端子にストレート接続される場合には、その直前に、前記第１のドライバ出力端子を前記中位電圧源の電圧以上に、前記第２のドライバ出力端子を前記中位電圧源の電圧以下にそれぞれプリチャージし、
   前記第１及び第２のアンプ出力端が、前記第１及び第２のドライバ出力端子に交差接続される場合には、その直前に、前記第２のドライバ出力端子を前記中位電圧源の電圧以上に、前記第１のドライバ出力端子を前記中位電圧源の電圧以下にそれぞれプリチャージする、ことを特徴とする請求項８記載のデータドライバ。
10. 前記出力スイッチ回路は、
    前記第１のアンプ出力端に第１端子が共通に接続され、前記第１及び第２のドライバ出力端子に第２端子がそれぞれ接続された第１、第２のスイッチを備え、
    前記第２のアンプ出力端に第１端子が共通に接続され、前記第１及び第２のドライバ出力端子に第２端子がそれぞれ接続された第３、第４のスイッチを備え、
    前記第１及び第２のドライバ出力端子をそれぞれ所定電圧にプリチャージするプリチャージ回路を備え、
    前記プリチャージ回路は、前記第１、第４のスイッチがオンとなる直前に、前記第１のドライバ出力端子を、前記中位電圧源の電圧以上にプリチャージし、第２のドライバ出力端子を、前記中位電圧源の電圧以下にプリチャージし、
    前記第２、第３のスイッチがオンとなる直前に、前記第２のドライバ出力端子を、前記中位電圧源の電圧以上にプリチャージし、前記第１のドライバ出力端子の電圧を、前記中位電圧源の電圧以下にプリチャージする、ことを特徴とする新請求項１乃至７のいずれか一に記載のデータドライバ。
11. 請求項１乃至１０のいずれか一に記載のデータドライバを備えた表示装置。
12. 前記中位電源電圧を、表示パネルの共通電圧ＶＣＯＭ付近の電圧としてなる、請求項１１記載の表示装置。

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