JP2010122510A - オペアンプ及び表示パネルの駆動装置 - Google Patents

オペアンプ及び表示パネルの駆動装置 Download PDF

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Abstract

【課題】回路のレイアウト面積を小さくすることができるオペアンプ及び表示パネルの駆動装置を提供する。
【解決手段】ソースアンプ１２１は、差動回路３００、カレントミラー回路２１０、出力回路２１２を含んで構成されている。差動回路３００は、高耐圧のＮＭＯＳトランジスタＮ１１Ａ、Ｎ１１Ｂがカレントミラー回路２１０と並列接続された差動対Ｎ１１と、ＮＭＯＳトランジスタＮ１３と、を含んで構成されている。シンクアンプは、差動回路３０２、カレントミラー回路２１６、及び出力回路２１８を含んで構成されている。差動回路３０２は、高耐圧のＰＭＯＳトランジスタＰ１２Ａ、Ｐ１２Ｂがカレントミラー回路２１６と並列接続された差動対Ｐ１２と、ＰＭＯＳトランジスタＰ１５と、を含んで構成されている。
【選択図】図６

Description

本発明は、オペアンプ及び表示パネルの駆動装置に係り、特に、液晶パネル等の表示パネルの駆動装置及びこの駆動装置に用いられるオペアンプに関するものである。
従来、表示パネル、例えば液晶パネルを駆動する場合には、液晶パネルに対して画像データの階調レベルに応じた電圧を印加して表示させる。この場合、液晶に対して印加する電圧は、液晶材料の特性劣化防止のために、一定周期的毎に印加する電圧を反転させる駆動方法を用いるのが一般的である。
例えば特許文献１には、高圧側アンプ及び低圧側アンプを備えた液晶用駆動回路が開示されている。
この特許文献１記載の発明によれば、高圧側アンプ及び低圧側アンプの電圧範囲が、アンプを高圧側と低圧側とで分担させない場合と比較して狭いため、消費電力を低減することができる。
このような駆動回路の一例を図７に示す。同図に示す表示パネルの駆動回路２００は、駆動回路の電源範囲の最高電圧であるＶＤＤを上限とし、ＶＤＤと前記電源範囲の最低電圧であるＶＳＳ（接地）との中間の電圧ＶＤＭを下限とする正極出力範囲の電圧を出力する高圧側アンプであるソースアンプ２０２、電圧ＶＳＳを下限とし電圧ＶＤＭを上限とする負極出力範囲の電圧を出力する低圧側アンプであるシンクアンプ２０４、スイッチ２０６を含んで構成されている。
ソースアンプ２０２は、差動回路２０８、カレントミラー回路２１０、及び出力回路２１２を含んで構成されている。
差動回路２０８は、ＰＭＯＳトランジスタＰ１Ａ、Ｐ１Ｂがカレントミラー回路２１０と並列接続された差動対Ｐ１と、ＮＭＯＳトランジスタＮ１Ａ、Ｎ１Ｂがカレントミラー回路２１０と並列接続された差動対Ｎ１と、ＰＭＯＳトランジスタＰ３と、ＮＭＯＳトランジスタＮ３と、を含んで構成されている。
ＮＭＯＳトランジスタＮ１Ａ及びＰＭＯＳトランジスタＰ１Ａのゲートには、画像データに応じた正極の輝度電位が入力信号電圧ＳＯＩＮ１として印加され、ＮＭＯＳトランジスタＮ１Ｂ及びＰＭＯＳトランジスタＰ１Ｂのゲートには、所定の入力信号電圧ＳＯＩＮ２が入力される。例えばＮＭＯＳトランジスタＮ１Ｂ及びＰＭＯＳトランジスタＰ１Ｂのゲートは、ソースアンプ２０２の出力端と接続され、この出力端からの出力信号電圧ＳＯＡＭＰが入力信号電圧ＳＯＩＮ２としてＮＭＯＳトランジスタＮ１Ｂ及びＰＭＯＳトランジスタＰ１Ｂのゲートに印加される。この場合、ソースアンプ２０２は、いわゆるボルテージフォロアとして機能する。
ＰＭＯＳトランジスタＰ３のゲートには所定のバイアス電圧ＢＩＡＳ１が印加され、ＰＭＯＳトランジスタＰ３のソースには電圧ＶＤＤが印加され、ＰＭＯＳトランジスタＰ３のドレインはＰＭＯＳトランジスタＰ１Ａ、Ｐ１Ｂの接続点Ａに接続されている。
ＮＭＯＳトランジスタＮ３のゲートには所定のバイアス電圧ＢＩＡＳ２が印加され、ＮＭＯＳトランジスタＮ３のドレインはＮＭＯＳトランジスタＮ１Ａ、Ｎ１Ｂの接続点Ｂに接続され、ＮＭＯＳトランジスタＮ３のソースには電圧ＶＤＭが印加される。
カレントミラー回路２１０は一般的な回路構成であるため説明は省略する。また、出力回路２１２は、ＰＭＯＳトランジスタＰ４、ＮＭＯＳトランジスタＮ４が直列接続された構成である。ＰＭＯＳトランジスタＰ４のソースには電圧ＶＤＤが印加され、ＮＭＯＳトランジスタＮ４のソースには電圧ＶＤＭが印加される。ここで、直列接続とは、ＰＭＯＳトランジスタＰ４のドレインとＮＭＯＳトランジスタＮ４のドレインとが接続されていることをいう。
一方、シンクアンプ２０４は、差動回路２１４、カレントミラー回路２１６、及び出力回路２１８を含んで構成されている。
差動回路２１４は、ＰＭＯＳトランジスタＰ２Ａ、Ｐ２Ｂがカレントミラー回路２１６と並列接続された差動対Ｐ２と、ＮＭＯＳトランジスタＮ２Ａ、Ｎ２Ｂがカレントミラー回路２１６と並列接続された差動対Ｎ２と、ＰＭＯＳトランジスタＰ５と、ＮＭＯＳトランジスタＮ５と、を含んで構成されている。
ＮＭＯＳトランジスタＮ２Ａ及びＰＭＯＳトランジスタＰ２Ａのゲートには、画像データに応じた負極の輝度電位が入力信号電圧ＳＩＩＮ１として印加され、ＮＭＯＳトランジスタＮ２Ｂ及びＰＭＯＳトランジスタＰ２Ｂのゲートには、所定の入力信号電圧ＳＩＩＮ２が入力される。例えばＮＭＯＳトランジスタＮ２Ｂ及びＰＭＯＳトランジスタＰ２Ｂのゲートは、シンクアンプ２０４の出力端と接続され、この出力端からの出力信号電圧ＳＩＡＭＰが入力信号電圧ＳＩＩＮ２としてＮＭＯＳトランジスタＮ２Ｂ及びＰＭＯＳトランジスタＰ２Ｂのゲートに印加される。この場合、シンクアンプ２０４は、いわゆるボルテージフォロアとして機能する。
ＰＭＯＳトランジスタＰ５のゲートには所定のバイアス電圧ＢＩＡＳ３が印加され、ＰＭＯＳトランジスタＰ５のソースには電圧ＶＤＭが印加され、ＰＭＯＳトランジスタＰ５のドレインはＰＭＯＳトランジスタＰ２Ａ、Ｐ２Ｂの接続点Ｃに接続されている。
ＮＭＯＳトランジスタＮ５のゲートには所定のバイアス電圧ＢＩＡＳ４が印加され、ＮＭＯＳトランジスタＮ５のドレインはＮＭＯＳトランジスタＮ２Ａ、Ｎ２Ｂの接続点Ｄに接続され、ＮＭＯＳトランジスタＮ５のソースには電圧ＶＳＳが印加される（接地される）。
カレントミラー回路２１６は一般的な回路構成であるため説明は省略する。また、出力回路２１８は、ＰＭＯＳトランジスタＰ６、ＮＭＯＳトランジスタＮ６が直列接続された構成である。ＰＭＯＳトランジスタＰ６のソースには電圧ＶＤＭが印加され、ＮＭＯＳトランジスタＮ６のソースには電圧ＶＳＳが印加される。
特開平１０−６２７４４号公報
しかしながら、図７に示したような駆動回路２００では、図８（Ａ）に示すように、ソースアンプ２０２の差動対Ｐ１の入力許容範囲２２０、差動対Ｎ１の入力許容範囲２２２が、ソースアンプ２０２の入出力範囲２２４に対して狭い。このため、図７に示す駆動回路２００のように、差動回路２０８を差動対Ｐ１、Ｎ１の２つの差動対で構成し、ソースアンプ２０２の出力電圧を電源電圧いっぱいまで取り出すことが可能な所謂レイル・ツー・レイル（ｒａｉｌ ｔｏ ｒａｉｌ）型にせざるを得ない。
シンクアンプ２０４についても同様に、図８（Ｂ）に示すように、シンクアンプ２０４の差動対Ｐ２の入力許容範囲２２６、差動対Ｎ２の入力許容範囲２２８が、シンクアンプ２０４の入出力範囲２３０に対して狭い。このため、図７に示す駆動回路２００のように、差動回路２１４を差動対Ｐ２、Ｎ２の２つの差動対で構成し、シンクアンプ２０４の出力電圧を電源電圧いっぱいまで取り出すことが可能なレイル・ツー・レイル型にせざるを得ない。
なお、ソースアンプ２０２の差動回路２０８の入力許容範囲は、図８（Ａ）に示すように電圧ＶＤＭから電圧ＶＤＤの範囲にあるため、差動回路２０８の２つの差動対を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、中耐圧のＭＯＳトランジスタで構成することができる。
また、シンクアンプ２０４についても同様に、シンクアンプ２０４の差動回路２１４の入力許容範囲は、図８（Ｂ）に示すように電圧ＶＳＳから電圧ＶＤＤの範囲にあるため、差動回路２１４の２つの差動対を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、中耐圧のＭＯＳトランジスタで構成することができる。
このように、各アンプの差動回路をレイル・ツー・レイル型にすると、各アンプの差動回路を中耐圧のＭＯＳトランジスタで構成できるものの、各アンプに２つの差動対が必要となるため、レイアウト面積が大きくなってしまう、という問題があった。
本発明は、上述した課題を解決するために提案されたものであり、回路のレイアウト面積を小さくすることができるオペアンプ及び表示パネルの駆動装置を提供することを目的とする。
上記目的を達成するために、請求項１記載のオペアンプの発明は、予め定めた電源範囲の上限である最高電圧又は前記電源範囲の下限である最低電圧と、前記最高電圧と前記最低電圧との間の中間電圧と、により定まる電圧範囲の電圧を出力する出力回路と、表示パネルの表示セルを駆動するための駆動信号が入力される第１のＭＯＳトランジスタと、所定の入力信号が入力される第２のＭＯＳトランジスタと、が並列接続され、差動入力許容範囲が前記出力回路の電圧範囲よりも広い差動回路と、を備えたことを特徴とする。
この発明によれば、差動回路が第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタから成る差動対を１段設けた構成であり、その差動入力許容範囲が出力回路の電圧範囲よりも広い構成となっている。このため、差動入力許容範囲が出力回路の電圧範囲よりも狭い差動対を２段設けた構成よりも回路のレイアウト面積を小さくすることができる。
なお、請求項２に記載したように、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタがＮＭＯＳトランジスタであり、前記差動入力許容範囲は、前記最高電圧が上限で且つ前記最低電圧と前記中間電圧との間の所定電圧が下限である範囲とすることができる。
また、請求項３に記載したように、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタがＰＭＯＳトランジスタであり、前記差動入力許容範囲は、前記最高電圧と前記中間電圧との間の所定電圧が上限で且つ前記最低電圧が下限である範囲とすることができる。
また、請求項４に記載したように、前記差動回路と前記出力回路との間にカレントミラー回路をさらに備えた構成とすることが好ましい。
この場合、請求項５に記載したように、前記カレントミラー回路の電圧範囲が、前記出力回路と同一であることが好ましい。
請求項６記載の発明の表示パネルの駆動回路は、予め定めた電源範囲の上限である最高電圧と、当該最高電圧と前記電源範囲の下限である最低電圧との間の第１の中間電圧と、の間の電圧を出力する高電圧側出力回路と、表示パネルの表示セルを駆動するための高電圧側駆動信号が入力される第１のＮＭＯＳトランジスタと、所定の第１の入力信号が入力される第２のＮＭＯＳトランジスタと、が並列接続され、前記最高電圧が上限で且つ前記最低電圧と前記第１の中間電圧との間の所定電圧が下限である差動入力許容範囲を有する高電圧側差動回路と、を備えた高電圧側オペアンプと、前記最低電圧と、前記最高電圧と前記最低電圧との間の第２の中間電圧と、の間の電圧を出力する低電圧側出力回路と、表示パネルの表示セルを駆動するための低電圧側駆動信号が入力される第１のＰＭＯＳトランジスタと、所定の第２の入力信号が入力される第２のＰＭＯＳトランジスタと、が並列接続され、前記最高電圧と前記第２の中間電圧との間の所定電圧が上限で且つ前記最低電圧が下限である差動入力許容範囲を有する低電圧側差動回路と、を備えた低電圧側オペアンプと、を備えたことを特徴とする。
この発明によれば、高電圧側差動回路が第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタから成る差動対を１段設けた構成であり、その差動入力許容範囲が高電圧側出力回路の電圧範囲よりも広い構成となっている。また、低電圧側差動回路が第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタから成る差動対を１段設けた構成であり、その差動入力許容範囲が低電圧側出力回路の電圧範囲よりも広い構成となっている。このため、各差動回路について、差動入力許容範囲が出力回路の電圧範囲よりも狭い差動対を２段設けた構成とするよりも回路のレイアウト面積を小さくすることができる。
なお、請求項７記載したように、前記第１の中間電圧が、前記第２の中間電圧よりも低いことが好ましい。
また、請求項８に記載したように、前記高電圧側差動回路と前記高電圧側出力回路との間に高電圧側カレントミラー回路を備えると共に、前記低電圧側差動回路と前記低電圧側出力回路との間に低高電圧側カレントミラー回路をさらに備えた構成とすることが好ましい。
また、請求項９に記載したように、前記高電圧側カレントミラー回路の電圧範囲が、前記高電圧側出力回路と同一であると共に、前記低電圧側カレントミラー回路の電圧範囲が、前記低電圧側出力回路と同一であることが好ましい。
以上説明したように本発明によれば、回路のレイアウト面積を小さくすることができる、という効果を奏する。
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
図１は、本発明に係る表示パネルの駆動装置としてのソースドライバを備えた液晶表示装置の概略構成を示す図である。
図１に示すように、液晶表示装置は、駆動制御部１０、走査ドライバ部１１、ソースドライバ部１２、及びカラーＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ）液晶パネルとしての表示パネル２０から構成される。
表示パネル２０には、液晶層（図示せず）を駆動すべく、それぞれが２次元画面の水平方向に伸張するｍ個の走査ラインＳ１〜Ｓｍと、それぞれが２次元画面の垂直方向に伸張するｎ個のソースライン（赤色ソースラインＲ１〜Ｒｎ／３、緑色ソースラインＧ１〜Ｇｎ／３、青色ソースラインＢ１〜Ｂｎ／３）とが形成されている。更に、走査ライン及びソースラインの各交叉部の領域（破線にて囲まれた領域）には、１画素（赤色画素、緑色画素、又は青色画素）を担う表示セルが形成されている。各表示セルには、走査ラインを介して上記走査ドライバ部１１から供給された走査パルスに応じてオン状態になるトランジスタ（図示せず）が含まれている。このトランジスタは、そのオン状態時において、ソースラインを介して上記ソースドライバ部１２から供給された画素駆動電位を、液晶層を挟む電極各々（図示せず）の内の一方の電極に印加する。尚、液晶層を挟む電極各々の内の他方の電極には所定の基準電位ＶＣＯＭが固定印加されている。各表示セルは、上記画素駆動電位及び基準電位ＶＣＯＭによる電圧に対応した輝度表示を行う。
駆動制御部１０は、入力映像信号に基づき、各フレーム毎の駆動タイミングを表すフレーム同期信号、及び各種駆動制御信号（後述する）を生成し、これらを走査ドライバ部１１及びソースドライバ部１２に供給する。更に、駆動制御部１０は、入力映像信号に基づき、各画素毎の輝度レベルを例えばそれぞれ８ビットにて表す画素データＰＤを順次生成し、これを６個ずつ、ソースドライバ部１２に供給する。
すなわち、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤ各々の内で、赤色を担う画素データＰＤによる系列中の奇数番目に配列されているものを画素データ系列ＰＲ１、偶数番目に配列されているものを画素データ系列ＰＲ２としてソースドライバ部１２に供給する。又、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤ各々の内で、緑色を担う画素データＰＤによる系列中の奇数番目に配列されているものを画素データ系列ＰＧ１、偶数番目に配列されているものを画素データ系列ＰＧ２としてソースドライバ部１２に供給する。更に、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤ各々の内で、青色を担う画素データＰＤによる系列中の奇数番目に配列されているものを画素データ系列ＰＢ１、偶数番目に配列されているものを画素データ系列ＰＢ２としてソースドライバ部１２に供給する。
例えば、駆動制御部１０は、図２に示すように、クロック信号ＣＬＫ１における最初のクロックパルスに応じて、 画素データ系列ＰＲ１中における第１番目の画素データＰＤとしてＰＤＲ１、
画素データ系列ＰＧ１中における第１番目の画素データＰＤとしてＰＤＧ１、
画素データ系列ＰＢ１中における第１番目の画素データＰＤとしてＰＤＢ１、
画素データ系列ＰＲ２中における第１番目の画素データＰＤとしてＰＤＲ２、
画素データ系列ＰＧ２中における第１番目の画素データＰＤとしてＰＤＧ２、
画素データ系列ＰＢ２中における第１番目の画素データＰＤとしてＰＤＢ２
をそれぞれ同時にソースドライバ部１２に供給する。
次に、クロック信号ＣＬＫ１における第２番目のクロックパルスに応じて、駆動制御部１０は、 画素データ系列ＰＲ１中における第２番目の画素データＰＤとしてＰＤＲ３、
画素データ系列ＰＧ１中における第２番目の画素データＰＤとしてＰＤＧ３、
画素データ系列ＰＢ１中における第２番目の画素データＰＤとしてＰＤＢ３、
画素データ系列ＰＲ２中における第２番目の画素データＰＤとしてＰＤＲ４、
画素データ系列ＰＧ２中における第２番目の画素データＰＤとしてＰＤＧ４、
画素データ系列ＰＢ２中における第２番目の画素データＰＤとしてＰＤＢ４
をそれぞれ同時にソースドライバ部１２に供給する。
次に、クロック信号ＣＬＫ１における第３番目のクロックパルスに応じて、駆動制御部１０は、 画素データ系列ＰＲ１中における第３番目の画素データＰＤとしてＰＤＲ５、
画素データ系列ＰＧ１中における第３番目の画素データＰＤとしてＰＤＧ５、
画素データ系列ＰＢ１中における第３番目の画素データＰＤとしてＰＤＢ５、
画素データ系列ＰＲ２中における第３番目の画素データＰＤとしてＰＤＲ６、
画素データ系列ＰＧ２中における第３番目の画素データＰＤとしてＰＤＧ６、
画素データ系列ＰＢ２中における第３番目の画素データＰＤとしてＰＤＢ６
をそれぞれ同時にソースドライバ部１２に供給する。
走査ドライバ部１１は、駆動制御部１０から供給されたフレーム同期信号に応じて、所定のピーク電圧を有する走査パルスを生成し、これを表示パネル２０の走査ラインＳ１〜Ｓｍ各々に順次、択一的に印加する。
ソースドライバ部１２は、駆動制御部１０から供給された６系統の画素データ系列、すなわち画素データ系列ＰＲ１、ＰＧ１、ＰＢ１、ＰＲ２、ＰＧ２及びＰＢ２各々による各画素毎の画素データＰＤを取り込み、その画素データＰＤによって示される輝度レベルに対応したピーク電位を有する駆動パルスを１走査ライン分（ｎ個）ずつ生成する。この際、ソースドライバ部１２は、各走査パルスに同期して、その走査パルスの印加対象となった走査ラインに属する画素各々に対応した１走査ライン分（ｎ個）の駆動パルスを、それぞれに対応するソースライン（Ｒ１〜Ｒｎ／３、Ｇ１〜Ｇｎ／３、Ｂ１〜Ｂｎ／３）に印加する。
図３は、ソースドライバ部１２の概略構成を示す図である。
図３に示すように、ソースドライバ部１２は、第１ラッチ群６０６１〜６０６（ｎ／６）、シフトレジスタ６０７、第２ラッチ群６０８１〜６０８（ｎ／６）、時間差付加部６０９、画素駆動電位生成部ＧＰ１〜ＧＰ（ｎ／６）、及び出力ゲート部８０１１〜８０１（ｎ／６）から構成される。
図４は、図３に示される構成中から、第１ラッチ群６０６１、第２ラッチ群６０８１、画素駆動電位生成部ＧＰ１及び出力ゲート部８０１１を抜粋して、各モジュールの内部構成を示す図である。
シフトレジスタ６０７は、駆動制御部１０が１走査ライン分の駆動動作を開始させる度に送出する図２に示すようなＳＴＡＲＴ信号を、クロック信号ＣＬＫ１に応じて後段にシフトして行くフリップフロップＦＦ１〜ＦＦ（ｎ／６）から構成される。この際、フリップフロップＦＦ１〜ＦＦ（ｎ／６）各々の出力信号が、図２に示すような第１ロード信号Ｌ１１〜Ｌ１（ｎ／６）として、対応する第１ラッチ群６０６１〜６０６（ｎ／６）にそれぞれ供給される。
第１ラッチ群６０６１〜６０６（ｎ／６）はそれぞれが同一の内部構成、すなわち図４に示すようなラッチ１０３〜１０８から構成される。ラッチ１０３〜１０８は、画素データ系列ＰＲ１、ＰＧ１、ＰＢ１、ＰＲ２、ＰＧ２及びＰＢ２各々中の画素データＰＤを、シフトレジスタ６０７から供給された第１ロード信号Ｌ１に応じてそれぞれ取り込んで記憶し、これらを第２ラッチ群６０８に送出する。
例えば第１ラッチ群６０６１のラッチ１０３〜１０８は、図２に示す第１ロード信号Ｌ１１に応じてそれぞれ、図２に示すような、 画素データ系列ＰＲ１中における第１番目の画素データＰＤＲ１、
画素データ系列ＰＧ１中における第１番目の画素データＰＤＧ１、
画素データ系列ＰＢ１中における第１番目の画素データＰＤＢ１、
画素データ系列ＰＲ２中における第１番目の画素データＰＤＲ２、
画素データ系列ＰＧ２中における第１番目の画素データＰＤＧ２、
画素データ系列ＰＢ２中における第１番目の画素データＰＤＢ２
を取り込んで記憶し、これらを第２ラッチ群６０８１に送出する。
又、例えば第１ラッチ群６０６２のラッチ１０３〜１０８は、図２に示す第１ロード信号Ｌ１２に応じてそれぞれ、図２に示すような、 画素データ系列ＰＲ１中における第２番目の画素データＰＤＲ３、
画素データ系列ＰＧ１中における第２番目の画素データＰＤＧ３、
画素データ系列ＰＢ１中における第２番目の画素データＰＤＢ３、
画素データ系列ＰＲ２中における第２番目の画素データＰＤＲ４、
画素データ系列ＰＧ２中における第２番目の画素データＰＤＧ４、
画素データ系列ＰＢ２中における第２番目の画素データＰＤＢ４
を取り込んで記憶し、これらを第２ラッチ群６０８２に送出する。
又、例えば第１ラッチ群６０６３のラッチ１０３〜１０８は、図２に示す第１ロード信号Ｌ１３に応じてそれぞれ、図２に示すような、 画素データ系列ＰＲ１中における第３番目の画素データＰＤＲ５、
画素データ系列ＰＧ１中における第３番目の画素データＰＤＧ５、
画素データ系列ＰＢ１中における第３番目の画素データＰＤＢ５、
画素データ系列ＰＲ２中における第３番目の画素データＰＤＲ６、
画素データ系列ＰＧ２中における第３番目の画素データＰＤＧ６、
画素データ系列ＰＢ２中における第３番目の画素データＰＤＢ６
を取り込んで記憶し、これらを第２ラッチ群６０８３に送出する。
引き続き、図２に示す第１ロード信号Ｌ１４〜Ｌ１（ｎ／６）に応じて、順次、第１ラッチ群６０６４〜６０６（ｎ／６）各々に画素データＰＤが取り込まれると、すなわち、１走査ライン分の画素データＰＤが第１ラッチ群６０６１〜６０６（ｎ／６）に取り込まれると、駆動制御部１０は、図２に示すようなロード信号ＬＯＡＤを時間差付加部６０９に供給する。
時間差付加部６０９は、図２に示すように、上記ロード信号ＬＯＡＤをそのまま第２ロード信号Ｌ２１として第２ラッチ群６０８１に供給すると共に、このロード信号ＬＯＡＤを、それぞれ異なる時間差をもって出力したものを第２ロード信号Ｌ２２〜Ｌ２（ｎ／６）としてそれぞれ第２ラッチ群６０８２〜６０８（ｎ／６）に供給する。例えば、時間差付加部６０９は、図５に示す如く、それぞれが２つのインバーター素子を直列接続してなるバッファＢ１〜Ｂ（ｎ／６）−１から構成される。バッファＢ１〜Ｂ（ｎ／６）−１各々の出力が、それぞれ上記第２ロード信号Ｌ２２〜Ｌ２（ｎ／６）となる。この際、バッファＢ１〜Ｂ（ｎ／６）−１の各々は、入力信号を、インバーター素子２個分の遅延時間ＤＬの経過後に出力するという、いわゆる遅延素子として機能する。これにより、第２ロード信号Ｌ２２は第２ロード信号Ｌ２１よりもＤＬ分だけ遅れて出力され、第２ロード信号Ｌ２３はこの第２ロード信号Ｌ２１よりも２・ＤＬ分だけ遅れて出力され、第２ロード信号Ｌ２（ｎ／６）は、この第２ロード信号Ｌ２１よりも［（ｎ／６）−１］・ＤＬだけ遅れて出力されることになる。
第２ラッチ群６０８１〜６０８（ｎ／６）はそれぞれが同一の内部構成、すなわち図４に示すようにラッチ１０９〜１１４から構成される。ラッチ１０９〜１１４は、第２ロード信号Ｌ２に応じて、前段の第１ラッチ群６０６のラッチ１０３〜１０８各々から供給された画素データＰＤをそれぞれ取り込んで記憶し、これらを画素駆動電位生成部ＧＰに送出する。
例えば第２ラッチ群６０８１のラッチ１０９〜１１４は、図２に示すような第２ロード信号Ｌ２１に応じて、第１ラッチ群６０６１のラッチ１０３〜１０８各々から供給された画素データＰＤの各々をロード信号ＬＯＡＤと同一タイミングで取り込んで記憶し、これらを画素駆動電位生成部ＧＰ１に送出する。
又、第２ラッチ群６０８２のラッチ１０９〜１１４は、図２に示すような第２ロード信号Ｌ２２に応じて、第１ラッチ群６０６２のラッチ１０３〜１０８各々から供給された画素データＰＤの各々を、上記第２ロード信号Ｌ２１よりも遅延時間ＤＬ分だけ遅れたタイミングで取り込んで記憶し、これらを画素駆動電位生成部ＧＰ２に送出する。
又、第２ラッチ群６０８３のラッチ１０９〜１１４は、図２に示すような第２ロード信号Ｌ２３に応じて、第１ラッチ群６０６３のラッチ１０３〜１０８各々から供給された画素データＰＤの各々を、上記第２ロード信号Ｌ２１よりも２・ＤＬ分だけ遅れたタイミングで取り込んで記憶し、これらを画素駆動電位生成部ＧＰ３に送出する。
引き続き、図２に示す第２ロード信号Ｌ２４〜Ｌ２（ｎ／６）に応じて、順次、第２ラッチ群６０８４〜６０８（ｎ／６）各々に画素データＰＤが取り込まれる。
このように、第２ラッチ群６０８１〜６０８（ｎ／６）は、第１ラッチ群６０６１〜６０６（ｎ／６）において１走査ライン分の画素データＰＤの全てが取り込まれる度に、この１走査ライン分の画素データＰＤの各々を、６個毎に各々所定の時間差（ＤＬ）をもって順次取り込んで出力するようにしている。つまり、第２ラッチ群６０８１〜６０８（ｎ／６）各々による画素データＰＤの実際の取り込みタイミングは、時間差付加部６０９によってそれぞれ強制的にずらされている。これにより、第２ラッチ群６０８１〜６０８（ｎ／６）において、前回取り込んだ１走査ライン分のデータに対して多数のビット反転が生じる場合にも、瞬間的に大電流が流れ込むことはない。
画素駆動電位生成部ＧＰ１〜ＧＰ（ｎ／６）はそれぞれが同一の内部構成、すなわち図４に示すようにスイッチ１０２１〜１０２３、正電位セレクタ１１５、１１７、１１９、負電位セレクタ１１６、１１８、１２０、ソースアンプ１２１、１２３、１２５、シンクアンプ１２２、１２４、１２６を含む。
スイッチ１０２１（１０２２、１０２３）は、駆動制御部１０から供給された極性信号ＰＯＬに応じて、第２ラッチ群６０８のラッチ１０９（１１１、１１３）及びラッチ１１０（１１２、１１４）から供給された画素データＰＤ各々を、正電位セレクタ１１５（１１７、１１９）及び負電位セレクタ１１６（１１８、１２０）の内の一方と他方にそれぞれ供給する。例えば、スイッチ１０２１は、極性信号ＰＯＬが‘Ｈ’である場合には、第２ラッチ群６０８のラッチ１０９から供給された画素データＰＤを正電位セレクタ１１５に供給すると共に、第２ラッチ群６０８のラッチ１１０から供給された画素データＰＤを負電位セレクタ１１６に供給する。一方、極性信号ＰＯＬが‘Ｌ’である場合には、スイッチ１０２１は、第２ラッチ群６０８のラッチ１０９から供給された画素データＰＤを負電位セレクタ１１６に供給すると共に、第２ラッチ群６０８のラッチ１１０から供給された画素データＰＤを正電位セレクタ１１５に供給する。
正電位セレクタ１１５（１１７、１１９）は、上記基準電位ＶＣＯＭよりも高い基準電位ＶＲＥＦＨ及び基準電位ＶＣＯＭよりも低い基準電位ＶＲＥＦＬにて分圧された各種電位の内で基準電位ＶＣＯＭよりも高い電位各々の内から、上記スイッチ１０２１（１０２２、１０２３）から供給された画素データＰＤにて示される輝度レベルに対応した電位を選択する。そして、正電位セレクタ１１５（１１７、１１９）は、この選択した電位を正極性輝度電位ＰＶとしてソースアンプ１２１（１２３、１２５）に供給する。
負電位セレクタ１１６（１１８、１２０）は、上記基準電位ＶＲＥＦＨ及びＶＲＥＦＬ にて分圧された各種電位の内で基準電位ＶＣＯＭよりも低い電位各々の内から、上記スイッチ１０２１（１０２２、１０２３）から供給された画素データＰＤにて示される輝度レベルに対応した電位を選択する。そして、負電位セレクタ１１６（１１８、１２０）は、この選択した電位を負極性輝度電位ＮＶとしてシンクアンプ１２２（１２４、１２６）に供給する。
ソースアンプ１２１（１２３、１２５）は、供給された正極性輝度電位ＰＶを表示パネル２０の液晶層を駆動し得る電位に増幅し、これを各画素に対応した画素駆動電位として、出力ゲート部（８０１１〜８０１（ｎ／６））のスイッチ（１０１１〜１０１３）に供給する。
また、シンクアンプ１２２（１２４、１２６）は、供給された負極性輝度電位ＮＶを表示パネル２０の液晶層を駆動し得る電位に増幅し、これを各画素に対応した画素駆動電位として、出力ゲート部（８０１１〜８０１（ｎ／６））のスイッチ（１０１１〜１０１３）に供給する。
スイッチ１０１１（１０１２、１０１３）は、駆動制御部１０から供給された極性信号ＴＨＲ、ＣＲＳに応じて、ソースアンプ（１２１、１２３、１２５）及びシンクアンプ（１２２、１２４、１２６）の出力信号を、ソースライン（Ｒ１〜Ｒｎ／３、Ｇ１〜Ｇｎ／３、Ｂ１〜Ｂｎ／３）にそれぞれ出力する。具体的には、例えば極性信号ＴＨＲが‘Ｈ’で且つ極性信号ＣＲＳが‘Ｌ’である場合には、スイッチ１０１１（１０１２、１０１３）は、ソースアンプ１２１（１２３、１２５）からの出力信号をソースラインＲ１（Ｂ１、Ｇ２）に出力すると共にシンクアンプ１２２（１２４、１２６）からの出力信号をソースラインＧ１（Ｒ２、Ｂ２）に出力する。一方、極性信号ＴＨＲが‘Ｌ’で且つ極性信号ＣＲＳが‘Ｈ’である場合には、スイッチ１０１１（１０１２、１０１３）は、ソースアンプ１２１（１２３、１２５）からの出力信号をソースラインＧ１（Ｒ２、Ｂ２）に出力すると共にシンクアンプ１２２（１２４、１２６）からの出力信号をソースラインＲ１（Ｂ１、Ｇ２）に出力する。
このように、画素駆動電位生成部ＧＰでは、入力映像信号に基づく各画素毎の輝度レベルをその輝度レベルに対応した負極性輝度電位ＮＶ又は正極性輝度電位ＰＶに変換し、これを表示パネル２０のソースライン（Ｒ１〜Ｒｎ／３、Ｇ１〜Ｇｎ／３、Ｂ１〜Ｂｎ／３）を介して各画素に印加すべき画素駆動電位として生成する。この際、画素駆動電位生成部ＧＰにおいては、互いに隣接する画素各々の内の一方に対応した画素駆動電位を負極性輝度電位ＮＶとした場合、他方の画素に対応した画素駆動電位を正極性輝度電位ＰＶとしている。
例えば、極性信号ＰＯＬが‘Ｈ’である場合、第２ラッチ群６０８のラッチ１０９から送出された画素データＰＤはスイッチ１０２１を介して正電位セレクタ１１５に供給され、この正電位セレクタ１１５にて得られた正極性輝度電位ＰＶがソースアンプ１２１に送出される。又、極性信号ＰＯＬが‘Ｈ’である場合、第２ラッチ群６０８のラッチ１１０から送出された画素データＰＤはスイッチ１０２１を介して負電位セレクタ１１６に供給され、この負電位セレクタ１１６にて得られた負極性輝度電位ＮＶがシンクアンプ１２２に送出される。すなわち、この際、ソースアンプ１２１からは正極性輝度電位ＰＶ、このソースアンプ１２１に対応した画素の隣接画素に対応したシンクアンプ１２２からは負極性輝度電位ＮＶに対応した画素駆動電位がそれぞれ送出される。
一方、極性信号ＰＯＬが‘Ｌ’である場合、第２ラッチ群６０８のラッチ１０９から送出された画素データＰＤはスイッチ１０２１を介して負電位セレクタ１１６に供給され、この負電位セレクタ１１６にて得られた負極性輝度電位ＮＶがスイッチ１０１１を介してソースアンプ１２１に送出される。又、極性信号ＰＯＬが‘Ｌ’である場合、第２ラッチ群６０８のラッチ１１０から送出された画素データＰＤはスイッチ１０２１を介して正電位セレクタ１１５に供給され、この正電位セレクタ１１５にて得られた正極性輝度電位ＰＶがシンクアンプ１２２に送出される。すなわち、この際、ソースアンプ１２１からは負極性輝度電位ＮＶ、シンクアンプ１２２からは正極性輝度電位ＰＶに対応した画素駆動電位がそれぞれ送出される。ここで、表示パネル２０の液晶層を挟む電極各々の内の一方の電極に上記画素駆動電位を印加する際には、他方の電極には負極性輝度電位ＮＶよりも高く且つ正極性輝度電位ＰＶよりも低い基準電位ＶＣＯＭが固定印加されている。よって、画素駆動電位として正極性輝度電位ＰＶが印加される場合には表示パネル２０の液晶層には正極性の駆動電圧が印加されることになる一方、画素駆動電位として負極性輝度電位ＮＶが印加される場合には表示パネル２０の液晶層には負極性の駆動電圧が印加されることになる。
すなわち、画素駆動電位生成部ＧＰでは、表示パネル２０のソースライン（Ｒ１〜Ｒｎ／３、Ｇ１〜Ｇｎ／３、Ｂ１〜Ｂｎ／３）を介して各画素に印加すべき画素駆動電位を生成するにあたり、隣接する画素毎にその極性を反転させると共に、その反転状態を極性信号ＴＨＲ、ＣＲＳに応じて変更できるようにしている。
画素駆動電位生成部ＧＰ１〜ＧＰ（ｎ／６）各々によって生成された、１走査ライン分の画素各々に対応した画素駆動電位の各々は、出力ゲート部８０１１〜８０１（ｎ／６）各々のスイッチ１０１１、１０１２、１０１３に各々供給される。
ここで、第２ロード信号Ｌ２１〜Ｌ２（ｎ／６）によれば、第２ラッチ群６０８１〜６０８（ｎ／６）各々は、各々異なる時間差をもって画素データＰＤを取り込むことになる。よって、その時間差の分だけ画素駆動電位生成部ＧＰ１〜ＧＰ（ｎ／６）各々から出力される画素駆動電位各々の出力タイミングにもずれが生じることになる。従って、画素駆動電位生成部ＧＰ１〜ＧＰ（ｎ／６）各々から出力された画素駆動電位をそのまま液晶表示パネルの如き容量性の表示パネル２０に印加すると、上記出力タイミングのずれに伴い各画素毎の充電電荷量が不均一となり、画質劣化を招く虞が生じる。
そこで、図３及び図４に示すソースドライバ部１２では、画素駆動電位生成部ＧＰ１〜ＧＰ（ｎ／６）各々から全ての画素駆動電位が出力されてから、出力ゲート部８０１１〜８０１（ｎ／６）各々を一斉にオン状態に設定することにより、これら画素駆動電位各々を表示パネル２０のソースライン（Ｒ１〜Ｒｎ／３、Ｇ１〜Ｇｎ／３、Ｂ１〜Ｂｎ／３）各々に同時印加するようにしている。
よって、ソースドライバ部１２によれば、瞬間的な大電流を抑制すべく、第２ラッチ群６０８１〜６０８（ｎ／６）各々の画素データ取り込みタイミングを強制的に異ならせても、１走査ライン分の画素駆動電位各々の印加による各画素毎の充電電荷量が均一となるので、上記の如き画質劣化は生じない。すなわち、画質劣化を生じさせることなく、瞬間的な大電流を抑制させることが可能となる。
次に、ソースアンプ（１２１、１２３、１２５）及びシンクアンプ（１２２、１２４、１２６）の具体的構成について説明する。
まず、ソースアンプ（１２１、１２３、１２５）の具体的構成について説明する。なお、各ソースアンプは同一構成であるので、ソースアンプ１２１についてのみ説明する。また、図７に示したソースアンプ２０２と同一部分には同一符号を付し、その詳細な説明は省略する。
図６に示すように、ソースアンプ１２１は、差動回路３００、カレントミラー回路２１０、出力回路２１２を含んで構成されている。
差動回路３００は、ＮＭＯＳトランジスタＮ１１Ａ、Ｎ１１Ｂがカレントミラー回路２１０と並列接続された差動対Ｎ１１と、ＮＭＯＳトランジスタＮ１３と、を含んで構成されている。
ＮＭＯＳトランジスタＮ１１Ａのゲートには、画像データに応じた正極の輝度電位が入力信号電圧ＳＯＩＮ１として印加され、ＮＭＯＳトランジスタＮ１１Ｂのゲートには、所定の入力信号電圧ＳＯＩＮ２が入力される。例えばＮＭＯＳトランジスタＮ１１Ｂのゲートは、ソースアンプ１２１の出力端と接続され、この出力端からの出力信号電圧ＳＯＡＭＰが入力信号電圧ＳＯＩＮ２としてＮＭＯＳトランジスタＮ１１Ｂのゲートに印加される。この場合、ソースアンプ１２１は、いわゆるボルテージフォロアとして機能する。
ＮＭＯＳトランジスタＮ１３のゲートには所定のバイアス電圧ＢＩＡＳ２が印加され、ＮＭＯＳトランジスタＮ１３のドレインはＮＭＯＳトランジスタＮ１１Ａ、Ｎ１１Ｂの接続点Ｅに接続され、ＮＭＯＳトランジスタＮ３のソースには電圧ＶＳＳが印加される（本実施形態では例えば接地される）。
図８（Ｃ）に示すように、このような構成の差動回路３００の入力許容範囲３０４は、電圧ＶＳＳよりも高く且つ電圧ＶＤＭ１よりも低い電圧ＶＤ１から電圧ＶＤＤまでの範囲である。このため、差動回路３００を構成するＮＭＯＳトランジスタは、図７に示した従来構成の差動回路を構成する中耐圧のＮＭＯＳトランジスタと比較して高耐圧のＮＭＯＳトランジスタで構成される。また、同図（Ｃ）に示すように、ソースアンプ１２１の入出力範囲３０６は、電圧ＶＤＭ１から電圧ＶＤＤまでの範囲である。
なお、カレントミラー回路２１０及び出力回路２１２は図７に示したものと同様であるので説明は省略する。
一方、シンクアンプ１２２は、差動回路３０２、カレントミラー回路２１６、及び出力回路２１８を含んで構成されている。
差動回路３０２は、ＰＭＯＳトランジスタＰ１２Ａ、Ｐ１２Ｂがカレントミラー回路２１６と並列接続された差動対Ｐ１２と、ＰＭＯＳトランジスタＰ１５と、を含んで構成されている。
ＰＭＯＳトランジスタＰ１２Ａのゲートには、画像データに応じた負極の輝度電位が入力信号電圧ＳＩＩＮ１として印加され、ＰＭＯＳトランジスタＰ１２Ｂのゲートには、所定の入力信号電圧ＳＩＩＮ２が入力される。例えばＰＭＯＳトランジスタＰ１２Ｂのゲートは、シンクアンプ１２２の出力端と接続され、この出力端からの出力信号電圧ＳＩＡＭＰが入力信号電圧ＳＩＩＮ２としてＰＭＯＳトランジスタＰ１２Ｂのゲートに印加される。この場合、シンクアンプ１２２は、いわゆるボルテージフォロアとして機能する。
ＰＭＯＳトランジスタＰ１５のゲートには所定のバイアス電圧ＢＩＡＳ３が印加され、ＰＭＯＳトランジスタＰ１５のソースには電圧ＶＤＤが印加され、ＰＭＯＳトランジスタＰ１５のドレインはＰＭＯＳトランジスタＰ１２Ａ、Ｐ１２Ｂの接続点Ｆに接続されている。
図８（Ｄ）に示すように、このような構成の差動回路３０２の入力許容範囲３０８は、電圧ＶＤＭ２よりも高く且つ電圧ＶＤＤよりも低い電圧ＶＤ２までの範囲である。このため、差動回路３０２を構成するＰＭＯＳトランジスタは、図７に示した従来構成の差動回路を構成する中耐圧のＰＭＯＳトランジスタと比較して高耐圧のＰＭＯＳトランジスタで構成される。また、同図（Ｄ）に示すように、シンクアンプ１２２の入出力範囲３１０は、電圧ＶＳＳから電圧ＶＤＭ２までの範囲である。
なお、カレントミラー回路２１６及び出力回路２１８は図７に示したものと同様であるので説明は省略する。
このように、ソースアンプ１２１が図７に示したソースアンプ２０２と大きく異なるところは、差動対が高耐圧のＮＭＯＳトランジスタＮ１１Ａ、Ｎ１１Ｂの１段だけであり、ＮＭＯＳトランジスタＮ１３のソースには電圧ＶＤＭではなく電圧ＶＳＳが印加されている点、図８（Ｃ）に示すように、ソースアンプ１２１の差動回路３００の入力許容範囲３０４が、ソースアンプ１２１の入出力範囲３０６よりも広い点である。
また、シンクアンプ１２２が図７に示したシンクアンプ２０４と大きく異なるところは、差動対が高耐圧のＰＭＯＳトランジスタＰ１２Ａ、Ｐ１２Ｂの１段だけであり、ＰＭＯＳトランジスタＰ１５のソースには電圧ＶＤＭではなく電圧ＶＤＤが印加されている点、図８（Ｄ）に示すように、シンクアンプ１２２の差動回路３０２の入力許容範囲３０８が、シンクアンプ１２２の入出力範囲３１０よりも広い点である。
このように、各アンプの差動回路を、高耐圧のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタから成る差動対を１段だけ設けた構成としているため、図７に示すように中耐圧のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタから成る差動対を２段設けた場合と比較して、レイアウト面積を小さくすることができる。
なお、例えば高耐圧のＭＯＳトランジスタの耐圧が中耐圧のＭＯＳトランジスタの２倍の耐圧であったとしても、高耐圧のＭＯＳトランジスタのサイズが中耐圧のＭＯＳトランジスタの２倍のサイズになるわけではない。従って、中耐圧のＭＯＳトランジスタから成る差動対を２段設けた構成よりも、高耐圧のＭＯＳトランジスタから成る差動対を１段だけ設けた構成の方が、差動回路全体のレイアウト面積を小さくすることができる。
ところで、図８（Ｃ）、（Ｄ）に示すように、ソースアンプ１２１の出力範囲は、電圧ＶＤＤと電圧ＶＳＳとの間の中間電圧ＶＤＭ１（第１の中間電圧）から、電圧ＶＤＤまでの範囲となっており、シンクアンプ１２２の出力範囲は、電圧ＶＳＳから、電圧ＶＤＤと電圧ＶＳＳとの間の中間電圧ＶＤＭ２（第２の中間電圧）までの範囲となっている。そして、電圧ＶＤＭ１は電圧ＶＤＭ２よりも高くなっている。すなわち、ソースアンプ１２１及びシンクアンプ１２２は、互いの出力範囲の一部が重なるように構成されており、これにより、図６に示す中間電圧ＶＤＭ（本実施形態では１／２ＶＤＤ）が多少ずれた場合でも正常動作するようになっている。これは、例えばソースアンプ１２１及びシンクアンプ１２２に電源を供給する電源チップを別々にした場合のように、ソースアンプ１２１とシンクアンプ１２２とで供給される中間電圧が多少異なるような場合に特に有効である。
液晶表示装置の概略構成を示す図である。 駆動装置の動作例を示す図である。 ソースドライバ部１２の構成を示す図である。 第１ラッチ群、第２ラッチ群、画素駆動電位生成部、及び出力ゲート部の内部構成を示す図である。図である。 時間差付加部の内部構成の一例を示す図である。 本発明に係るソースアンプ及びシンクアンプの回路図である。 従来例に係るソースアンプ及びシンクアンプの回路図である。 （Ａ）は従来のソースアンプの差動回路の入力許容範囲及びソースアンプの入出力範囲を示す図、（Ｂ）は従来のシンクアンプの差動回路の入力許容範囲及びシンクアンプの入出力範囲を示す図、（Ｃ）は本発明に係るソースアンプの差動回路の入力許容範囲及びソースアンプの入出力範囲を示す図、（Ｄ）は本発明に係るシンクアンプの差動回路の入力許容範囲及びシンクアンプの入出力範囲を示す図である。
符号の説明
１０ 駆動制御部
１１ 走査ドライバ部
１２ ソースドライバ部
２０ 表示パネル
１０１１、１０１２、１０１３ スイッチ
１２１、１２３、１２５ ソースアンプ（高電圧側オペアンプ）
１２２、１２４、１２６ シンクアンプ（低電圧側オペアンプ）
２１０ カレントミラー回路（高電圧側カレントミラー回路）
２１６ カレントミラー回路（低電圧側カレントミラー回路）
２１２ 出力回路（高電圧側出力回路）
２１８ 出力回路（低電圧側出力回路）
３００ 差動回路（高電圧側差動回路）
３０２ 差動回路（低電圧側差動回路）
６０６１〜６０６（ｎ／６） 第１ラッチ群
６０７ シフトレジスタ６０７
６０８１〜６０８（ｎ／６） 第２ラッチ群
６０９ 時間差付加部
ＧＰ１〜ＧＰ（ｎ／６） 画素駆動電位生成部
８０１１〜８０１（ｎ／６） 出力ゲート部
Ｎ１１Ａ ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）
Ｎ１１Ｂ ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）
Ｐ１２Ａ ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）
Ｐ１２Ｂ ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）

Claims (9)

  1. 予め定めた電源範囲の上限である最高電圧又は前記電源範囲の下限である最低電圧と、前記最高電圧と前記最低電圧との間の中間電圧と、により定まる電圧範囲の電圧を出力する出力回路と、
    表示パネルの表示セルを駆動するための駆動信号が入力される第１のＭＯＳトランジスタと、所定の入力信号が入力される第２のＭＯＳトランジスタと、が並列接続され、差動入力許容範囲が前記出力回路の電圧範囲よりも広い差動回路と、
    を備えたオペアンプ。
  2. 前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタがＮＭＯＳトランジスタであり、前記差動入力許容範囲は、前記最高電圧が上限で且つ前記最低電圧と前記中間電圧との間の所定電圧が下限である
    請求項１記載のオペアンプ。
  3. 前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタがＰＭＯＳトランジスタであり、前記差動入力許容範囲は、前記最高電圧と前記中間電圧との間の所定電圧が上限で且つ前記最低電圧が下限である
    請求項１記載のオペアンプ。
  4. 前記差動回路と前記出力回路との間にカレントミラー回路をさらに備えた
    請求項１〜請求項３の何れか１項に記載のオペアンプ。
  5. 前記カレントミラー回路の電圧範囲が、前記出力回路と同一である
    請求項４記載のオペアンプ。
  6. 予め定めた電源範囲の上限である最高電圧と、当該最高電圧と前記電源範囲の下限である最低電圧との間の第１の中間電圧と、の間の電圧を出力する高電圧側出力回路と、表示パネルの表示セルを駆動するための高電圧側駆動信号が入力される第１のＮＭＯＳトランジスタと、所定の第１の入力信号が入力される第２のＮＭＯＳトランジスタと、が並列接続され、前記最高電圧が上限で且つ前記最低電圧と前記第１の中間電圧との間の所定電圧が下限である差動入力許容範囲を有する高電圧側差動回路と、を備えた高電圧側オペアンプと、
    前記最低電圧と、前記最高電圧と前記最低電圧との間の第２の中間電圧と、の間の電圧を出力する低電圧側出力回路と、表示パネルの表示セルを駆動するための低電圧側駆動信号が入力される第１のＰＭＯＳトランジスタと、所定の第２の入力信号が入力される第２のＰＭＯＳトランジスタと、が並列接続され、前記最高電圧と前記第２の中間電圧との間の所定電圧が上限で且つ前記最低電圧が下限である差動入力許容範囲を有する低電圧側差動回路と、を備えた低電圧側オペアンプと、
    を備えた表示パネルの駆動装置。
  7. 前記第１の中間電圧が、前記第２の中間電圧よりも低い
    請求項６記載の表示パネルの駆動装置。
  8. 前記高電圧側差動回路と前記高電圧側出力回路との間に高電圧側カレントミラー回路を備えると共に、前記低電圧側差動回路と前記低電圧側出力回路との間に低高電圧側カレントミラー回路をさらに備えた
    請求項６又は請求項７記載の表示パネルの駆動装置。
  9. 前記高電圧側カレントミラー回路の電圧範囲が、前記高電圧側出力回路と同一であると共に、前記低電圧側カレントミラー回路の電圧範囲が、前記低電圧側出力回路と同一である
    請求項８記載の表示パネルの駆動装置。
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