JP6944825B2 - 出力アンプ及び表示ドライバ - Google Patents

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Description

本発明は、映像信号に基づく階調電圧を増幅する出力アンプ及びこの出力アンプを含む表示ドライバに関する。
液晶パネル等の表示パネルを搭載する表示装置では、駆動する表示ドライバが画像データの階調レベルに応じた電圧を表示パネルに印加することにより、画像の表示を行う。この際、液晶に対して印加する電圧は、液晶材料の特性劣化防止のために、一定周期毎に印加する電圧を反転させる反転駆動方式を用いることが一般的である。このような反転駆動方式の表示ドライバは、例えば正極出力アンプ及び負極出力アンプを有し、極性を正極性及び負極性に切り替えつつ、ソースラインに階調電圧を印加する。
正極出力アンプ及び負極出力アンプの各々は、例えば差動段、カレントミラー段及び出力段から構成されている。出力段は、直列接続されたＰチャネル型ＭＯＳトランジスタ（以下、Ｐｃｈトランジスタ）及びＮチャネル型ＭＯＳトランジスタ（以下、Ｎｃｈトランジスタ）を有する。
かかる表示ドライバでは、正極出力期間と負極出力期間との間に生じるスイッチオフ期間において、正極出力端子の電圧及び負極出力端子の電圧に変動が生じ、出力電圧の波形にオーバーシュートやアンダーシュートが発生する。そこで、このような極性切り替え時における電圧波形のオーバーシュートやアンダーシュートの発生を抑制するため、スイッチオフ期間において正極出力端子の電圧を固定する正極出力固定部及び負極出力端子の電圧を固定する負極出力固定部を設けた表示ドライバが提案されている（例えば、特許文献１）。
特開２０１２−８８５１２号公報
ｎ本（ｎ：２以上の整数）のソースラインを有する表示デバイスを駆動する表示ドライバでは、ｎｃｈ分（すなわち、全ｃｈ）の立ち上がり動作を同時に行う際、極性切り替え時と同様、電圧波形のオーバーシュートやアンダーシュートが発生する。
例えば、正極出力アンプでは、全ｃｈの立ち上がり動作により、パネルへの充電電流及び電源配線抵抗により、電源電圧ＶＤＤのドロップ（一時的な電圧降下）が発生する。この電源電圧ＶＤＤのドロップにより、出力段のＰｃｈトランジスタのゲートソース間電圧Ｖｇｓが小さくなり、駆動能力が低下する。
Ｐｃｈトランジスタのゲート電位は、正極出力アンプの出力が目標電位に到達するまで、カレントミラー段のＮｃｈ側への放電電流により下がり続ける。従って、正極出力アンプの出力が目標電位に到達する頃には、Ｐｃｈトランジスタのゲート電位が下がりすぎてしまう。この状態から、Ｐｃｈトランジスタのゲート電位が所定のレベルに復帰するまでの間、Ｐｃｈトランジスタはオンとなるため、正極出力アンプの出力波形は目標電位を超えてオーバーシュートする。
一方、負極出力アンプでは、カレントミラー段のＰｃｈ側からの充電電流によりＮｃｈトランジスタのゲート電位が上昇し、負極出力アンプの出力が目標電位に到達する頃には、Ｎｃｈトランジスタのゲート電位が上がりすぎてしまう。この状態から、Ｎｃｈトランジスタのゲート電位が所定のレベルに復帰するまでの間、Ｎｃｈトランジスタはオンとなるため、負極出力アンプの出力波形は目標電位を超えてアンダーシュートする。
このオーバーシュート及びアンダーシュートにより、表示デバイスに画質不良が生じてしまうという問題があった。また、オーバーシュートやアンダーシュートの波形が１Ｈ（水平期間）内に収束しない場合や、チップ間でオーバーシュートやアンダーシュートの差異が生じると、輝度ムラが生じてしまうという問題があった。
電源電圧ＶＤＤのドロップによる出力段の各トランジスタの駆動能力の低下を補う方法としては、各トランジスタのゲート幅を大きくすることが考えられる。しかし、かかる方法ではチップサイズが増大してしまうという問題があった。また、配線の引き回しの増加や各トランジスタの寄生容量が大きくなることにより、出力段における内部ノードの寄生容量が増大し、出力波形の遅延時間の増大や発熱の悪化等の特性の悪化が生じるという問題があった。
本発明は上記問題点に鑑みてなされたものであり、表示ドライバの立ち上がり時における出力波形の歪みを効果的に抑制することが可能な出力アンプ及び当該出力アンプを含む表示ドライバを提供することを目的とする。
本発明に係る出力アンプは、映像信号に基づく階調電圧を増幅して増幅階調電圧を出力する出力アンプであって、前記階調電圧と前記増幅階調電圧との電圧差に応じた電流を第１の電流ラインに送出する差動部と、第１の電圧の供給を受ける第１の電圧供給ラインと前記第１の電圧よりも小なる第２の電圧の供給を受ける第２の電圧供給ラインとの間に接続され、前記第１の電流ラインに流れる電流に応じた電流量の電流を第２の電流ラインに送出するカレントミラー部と、前記第２の電流ラインに接続された第１の駆動ライン及び第２の駆動ラインと、前記増幅階調電圧を出力する出力ラインと、前記第１の駆動ラインの電圧に基づく電流を前記出力ラインに送出する第１の出力トランジスタと、前記第２の駆動ラインの電圧に基づく電流を前記出力ラインに送出する第２の出力トランジスタと、を含み、前記出力ラインの電圧を前記増幅階調電圧として出力する出力部と、を有し、前記出力部は、前記第１の駆動ラインの電圧が前記第２の駆動ラインの電圧より大なる電圧となるように制御する電圧調整回路を含み、前記第１の出力トランジスタは、第１導電型のＭＯＳＦＥＴであって、ソースに前記第１の電圧の印加を受け、ドレインが前記出力ラインに接続され、ゲートが前記第１の駆動ラインに接続されており、前記第２の出力トランジスタは、前記第１導電型とは反対導電型の第２導電型のＭＯＳＦＥＴであって、ソースに前記第１の電圧と前記第２の電圧との間の電圧である第３の電圧の印加を受け、ドレインが前記出力ラインに接続され、ゲートが前記第２の駆動ラインに接続されており、前記電圧調整回路は、ソースが前記第１の駆動ラインに接続され、ドレインが前記第１の電圧供給ラインに接続され、ゲートに前記第２の駆動ラインの電圧に応じた電圧の印加を受ける前記第２導電型のＭＯＳＦＥＴからなるクランプトランジスタを含み、前記第１の電圧供給ラインと前記第１の駆動ラインとの間の接続及び非接続を切り替えることにより、前記第１の駆動ラインの電圧を制御することを特徴とする。
本発明に係る表示ドライバは、映像信号に基づく階調電圧を増幅して増幅階調電圧を出力する複数の出力アンプを有する表示ドライバであって、前記複数の出力アンプは、第１の出力アンプ群及び第２の出力アンプ群から構成され、前記第１の出力アンプ群及び前記第２の出力アンプ群に属する前記出力アンプの各々は、前記階調電圧と前記増幅階調電圧との電圧差に応じた電流を第１の電流ラインに送出する差動部と、第１の電圧の供給を受ける第１の電圧供給ラインと前記第１の電圧よりも小なる第２の電圧の供給を受ける第２の電圧供給ラインとの間に接続され、前記第１の電流ラインに流れる電流に応じた電流量の電流を第２の電流ラインに送出するカレントミラー部と、前記第２の電流ラインに接続された第１の駆動ライン及び第２の駆動ラインと、前記増幅階調電圧を出力する出力ラインと、前記第１の駆動ラインの電圧に基づく電流を前記出力ラインに送出する第１の出力トランジスタと、前記第２の駆動ラインの電圧に基づく電流を前記出力ラインに送出する第２の出力トランジスタと、を含み、前記出力ラインの電圧を前記増幅階調電圧として出力する出力部と、を有し、前記第１の出力アンプ群に属する前記出力アンプの各々の前記出力部は、前記第１の駆動ラインの電圧が前記第２の駆動ラインの電圧より大なる電圧となるように前記第１の駆動ラインの電圧を制御する第１の電圧調整回路を含み、前記第２の出力アンプ群に属する前記出力アンプの各々の前記出力部は、前記第２の駆動ラインの電圧が前記第１の駆動ラインの電圧より小なる電圧となるように前記第２の駆動ラインの電圧を制御する第２の電圧調整回路を含み、前記第１の出力アンプ群に属する前記出力アンプの各々において、前記第１の出力トランジスタは、第１導電型のＭＯＳＦＥＴであって、ソースに前記第１の電圧の印加を受け、ドレインが前記出力ラインに接続され、ゲートが前記第１の駆動ラインに接続されており、前記第２の出力トランジスタは、前記第１導電型とは反対導電型の第２導電型のＭＯＳＦＥＴであって、ソースに前記第１の電圧と前記第２の電圧との間の電圧である第３の電圧の印加を受け、ドレインが前記出力ラインに接続され、ゲートが前記第２の駆動ラインに接続されており、前記第１の電圧調整回路は、ソースが前記第１の駆動ラインに接続され、ドレインが前記第１の電圧供給ラインに接続され、ゲートに前記第２の駆動ラインの電圧に応じた電圧の印加を受ける前記第２導電型のＭＯＳＦＥＴからなる第１のクランプトランジスタを含み、前記第１の電圧供給ラインと前記第１の駆動ラインとの間の接続及び非接続を切り替えることにより、前記第１の駆動ラインの電圧を制御し、前記第２の出力アンプ群に属する前記出力アンプの各々において、前記第１の出力トランジスタは、前記第１導電型のＭＯＳＦＥＴであって、ソースに前記第３の電圧の印加を受け、ドレインが前記出力ラインに接続され、ゲートが前記第１の駆動ラインに接続されており、前記第２の出力トランジスタは、前記第２導電型のＭＯＳＦＥＴであって、ソースに前記第２の電圧の印加を受け、ドレインが前記出力ラインに接続され、ゲートが前記第２の駆動ラインに接続されており、前記第２の電圧調整回路は、ソースが前記第２の駆動ラインに接続され、ドレインが前記第２の電圧供給ラインに接続され、ゲートに前記第１の駆動ラインの電圧に応じた電圧の印加を受ける前記第１導電型のＭＯＳＦＥＴからなる第２のクランプトランジスタを含み、前記第２の電圧供給ラインと前記第２の駆動ラインとの間の接続及び非接続を切り替えることにより、前記第２の駆動ラインの電圧を制御することを特徴とする。
本発明に係る出力アンプによれば、表示ドライバの立ち上がり時における出力波形の歪みを効果的に抑制することが可能となる。
本実施例の表示装置の構成を示すブロック図である。 本実施例のソースドライバの構成を示すブロック図である。 本実施例の出力アンプ及びその前後の構成を示すブロック図である。 本実施例の正極出力アンプの構成を示す回路図である。 本実施例の正極出力アンプの出力波形を示す図である。 本実施例の正極出力アンプの出力波形を部分的に拡大して示す図である。 本実施例の負極出力アンプの構成を示す回路図である。 本実施例の負極出力アンプの出力波形を示す図である。 本実施例の負極出力アンプの出力波形を部分的に拡大して示す図である。
以下、本発明の実施例について、図面を参照して説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。
図１は、本実施例の出力アンプを含む表示装置１００の概略構成を示すブロック図である。表示装置１００は、例えば液晶ディスプレイ等からなる表示デバイス１０を反転駆動方式により駆動する液晶表示装置である。表示装置１００は、表示デバイス１０、表示制御部１１、ゲートドライバ１２、及びソースドライバ１３を含む。
表示デバイス１０には、２次元画面の水平方向に伸長するｍ本（ｍ：２以上の整数）の水平走査ラインＳ1〜Ｓmと、２次元画面の垂直方向に伸長するｎ本（ｎ：２以上の整数）のデータラインＤ1〜Ｄnとが形成されている。水平走査ライン及びデータラインの各交叉部の領域には、画素を担う表示セル（図１において破線で示す）がマトリクス状に配置されている。
表示制御部１１は、入力映像信号ＶＳに基づき、各画素の輝度レベルを表す画素データＰＤの系列を含む映像データ信号ＶＤをソースドライバ１３に供給する。また、表示制御部１１は、入力映像信号ＶＳから水平同期信号ＨＳを検出し、これをゲートドライバ１２に供給する。また、表示制御部１１は、反転駆動における極性反転を制御する切替制御信号ＣＳをソースドライバ１３に供給する。
ゲートドライバ１２は、表示制御部１１から供給された水平同期信号ＨＳに同期させて走査信号を生成し、これを表示デバイス１０の水平走査ラインＳ1〜Ｓmの各々に順次供給する。
ソースドライバ１３は、映像データ信号ＶＤに基づき、１水平走査ラインごとにｎ個の画素駆動電圧を生成し、これらを表示パネル１０のデータラインＤ1〜Ｄnに印加する。この際、ソースドライバ１３は、画素駆動電圧の極性を反転させつつデータラインＤ1〜Ｄnへの印加を行う。
図２は、ソースドライバ１３の構成及び表示デバイス１０の一部を示すブロック図である。表示デバイス１０の表示セルの各々は、セルトランジスタＭＣ及びキャパシタＣＣから構成されている。なお、図２では、水平走査ラインＳ3以降（すなわち、Ｓ3〜Ｓm）の表示セルについては図示を省略している。
ソースドライバ１３は、階調電圧発生回路２０と、シフトレジスタ回路２１ａ及び２１ｂとを有する。また、ソースドライバ回路２０は、データラインＤ1〜Ｄnに対応するラッチ回路２２1〜２２n、Ｌ／Ｓ回路２３1〜２３n、デコーダ回路２４1〜２４n、出力アンプ２５1〜２５n、及び出力端子ＯＵＴ１〜ＯＵＴｎを有する。
階調電圧発生回路２０は、例えば外部の基準階調電圧生成回路ＲＧＣから供給された基準階調電圧ＧＶ0に基づいて、ｐ段階（ｐは２以上の整数）の階調レベルを示すｐ個の階調電圧ＧＶを生成する。階調電圧発生回路２０は、例えば複数の抵抗が直列に接続されたラダー抵抗（図示せず）を有し、当該ラダー抵抗の各抵抗によって分圧された電圧を取出すことによって、ｐ個の階調電圧ＧＶを生成する。なお、基準階調電圧生成回路ＲＧＣ、ゲートドライバ１２、及びソースドライバ１３は夫々異なるＩＣチップに形成されている。
シフトレジスタ回路２１ａは、データラインＤ1〜Ｄnのうちの前半部分のデータラインＤ1〜Ｄk（ｋは、１＜ｋ＜ｎの整数。例えばｎが偶数の場合、ｋ＝１／２ｎ）に対応して設けられている。シフトレジスタ回路２１ａは、映像データ信号ＶＤの供給を受け、階調信号ＧＳ1〜ＧＳkを生成する。階調信号ＧＳ1〜ＧＳkの各々は、表示デバイス１０の各ディスプレイセルの輝度レベルを表す例えば８ビットのデジタル信号である。
同様に、シフトレジスタ回路２１ｂは、データラインＤ1〜Ｄnのうちの後半部分のデータラインＤk+1〜Ｄnに対応して設けられている。シフトレジスタ回路２１ｂは、映像データ信号ＶＤの供給を受け、階調信号ＧＳk+1〜ＧＳnを生成する。
ラッチ回路２２1〜２２nは、入力されたラッチ信号（図示せず）に基づいて階調信号ＧＳ1〜ＧＳnを取込み、Ｌ／Ｓ回路２３1〜２３nの各々にそれぞれ同時に供給する。
Ｌ／Ｓ回路２３1〜２３nは、階調信号ＧＳ1〜ＧＳnのレベルを所定レベルだけシフトするレベルシフト回路である。Ｌ／Ｓ回路２３1〜２３nは、レベルシフトにより得られた階調信号ＳＳ1〜ＳＳnをデコーダ回路２４1〜２４nに供給する。
デコーダ回路２４1〜２４nは、Ｌ／Ｓ回路２３1〜２３nから供給された階調信号ＳＳ1〜ＳＳnに基づいて、階調電圧発生回路２０から供給されたｐ個の階調電圧ＧＶの中からｎ個の表示データに対応する電圧を夫々選択し、階調電圧ＧＶ1〜ＧＶnとして出力アンプ２５1〜２５nに供給する。
出力アンプ２５1〜２５nは、階調電圧ＧＶ1〜ＧＶnを増幅し、画素駆動電圧Ｇ1〜Ｇnとして出力端子ＯＵＴ１〜ＯＵＴｎから出力する。出力された画素駆動電圧Ｇ1〜Ｇnは、それぞれデータラインＤ1〜Ｄnに夫々印加される。
出力アンプ２５1〜２５nは、正極出力アンプ及び負極出力アンプを含む。例えば、出力アンプ２５1〜２５nのうち奇数番目の出力アンプが正極出力アンプ、偶数番目の出力アンプが負極出力アンプとして構成されている。
図３は、出力アンプ２５1〜２５nに含まれる正極出力アンプの１つについて、当該出力アンプ及びその前後の構成を示すブロック図である。ここでは、正極出力アンプ２５(2x-1)に対応するＬ／Ｓ回路、デコーダ回路及び出力端子を、夫々Ｌ／Ｓ回路２３、デコーダ回路２４及び出力端子ＯＵＴとして示している。出力端子ＯＵＴにはデータ線負荷２６が接続されている。
データ線負荷２６は、表示パネルのデータ線負荷（簡易等価モデル）であり、配線抵抗ＲＬ及び配線容量ＣＬから構成されている。データ線負荷２７は、出力端子ＯＵＴを介して正極出力アンプ２５(2x-1)に接続されている。
図４は、本実施例の正極出力アンプ２５(2x-1)の内部構成を示す回路図である。正極出力アンプ２５(2x-1)は、差動入力部３１、カレントミラー部３２及び出力部３３を有する。
差動入力部３１は、Ｎチャネル型（第２導電型）のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるトランジスタＭ１１及びＭ１２と、Ｐチャネル型（第１導電型）のＭＯＳＦＥＴであるトランジスタＭ１３及びＭ１４と、電流源３５及び３６とを含む。差動入力部３１には、正極性の階調電圧ＧＶ(2x-1)（ＧＶ1〜ＧＶnのうちの奇数番目の階調電圧）が供給される。
電流源３５の一端は、接地電位ＶＳＳの印加を受ける接地ラインＬｓｓに接続されている。電流源３５の他端は、トランジスタＭ１１及びＭ１２のソースに接続されている。電流源３５は、定電流Ｉｃを生成して接地ラインＬｓｓに供給する。
トランジスタＭ１１のゲートには、デコーダ回路２４から入力端子Ｎｉｎを介して階調電圧ＧＶ(2x-1)が供給される。トランジスタＭ１１のドレインは、カレントミラー部３２のラインＬ３に接続されている。ラインＬ３からの電流Ｉａは、トランジスタＭ１１のドレインソース間を流れ、電流源３５に供給される。
トランジスタＭ１２のゲートは、出力ラインＬ０に接続されている。トランジスタＭ１２のドレインは、カレントミラー部３２のラインＬ１に接続されている。ラインＬ１からの電流Ｉｂは、トランジスタＭ１２のドレインソース間を流れ、電流源３５に供給される。電流Ｉａ及びＩｂを加算した電流の電流値は、電流Ｉｃの電流値と等しくなる。
電流源３６の一端は、電源電位ＶＤＤの印加を受ける電源ラインＬｄｄに接続されている。電流源３６の他端は、トランジスタＭ１３及びＭ１４のソースに接続されている。電流源３６は、電源電位ＶＤＤに基づいて定電流Ｉ0を生成し、これを分割してトランジスタＭ１３及びＭ１４の各々のソースに供給する。
トランジスタＭ１３のゲートには、デコーダ回路２４から入力端子Ｎｉｎを介して階調電圧ＧＶ(2x-1)が供給される。トランジスタＭ１３のドレインは、カレントミラー部３２のラインＬ４に接続されている。トランジスタＭ１３は、ゲートに供給された階調電圧ＧＶ(2x-1)に応じた電流Ｉ1をラインＬ４に供給する。
トランジスタＭ１４のゲートは、出力ラインＬ０に接続されている。トランジスタＭ１４のドレインは、カレントミラー部３２のラインＬ２に接続されている。トランジスタＭ１４は、出力ラインＬ０の電圧に応じた電流Ｉ2をラインＬ４に供給する。電流Ｉ1及びＩ2を加算した電流の電流値は、電流Ｉ0の電流値と等しくなる。
カレントミラー部３２は、Ｐチャネル型のＭＯＳＦＥＴであるトランジスタＭ１５〜Ｍ２０、及びＮチャネル型のＭＯＳＦＥＴであるトランジスタＭ２１〜Ｍ２６を含む。カレントミラー部３２は、ラインＬ１、Ｌ５、Ｌ７及びＬ２からなる第１の電流ラインと、ラインＬ３、Ｌ６、Ｌ８及びＬ４からなる第２の電流ラインとを有し、第１の電流ラインに流れる電流の電流量に応じた電流を第２の電流ラインに流すカレントミラー回路である。
トランジスタＭ１５及びＭ１６のソースは、電源電位ＶＤＤの供給を受ける電源ラインＬｖに接続されている。また、トランジスタＭ１５及びＭ１６のゲート同士は互いに接続されている。トランジスタＭ１５のドレインは、ラインＬ１に接続されている。トランジスタＭ１６のドレインは、ラインＬ３に接続されている。
トランジスタＭ１７のソースは、ラインＬ１に接続されるとともにトランジスタＭ１５のドレインに接続されている。トランジスタＭ１８のソースは、ラインＬ３に接続されるとともにトランジスタＭ１６のドレインに接続されている。トランジスタＭ１７及びＭ１８のゲート同士は互いに接続され、バイアス電圧ＶＢＨ３が供給されている。トランジスタＭ１７のドレインは、ラインＬ５に接続され、さらにトランジスタＭ１５及びＭ１６のゲートに接続されている。トランジスタＭ１８のドレインは、ラインＬ６に接続され、さらに正側駆動ラインＬＨに接続されている。
トランジスタＭ１５〜Ｍ１８により、高電圧側のカレントミラー回路が形成されている。これにより、トランジスタＭ１５及びＭ１７のソースドレイン間に流れる電流と同一の電流量を有する電流がトランジスタＭ１６及びＭ１８のソースドレイン間に流れる。
トランジスタＭ１９は、ソースがラインＬ５に接続され、ドレインがラインＬ７に接続されている。トランジスタＭ１９のゲートには、バイアス電圧ＶＢＨ４が供給されている。
トランジスタＭ２０は、ソースがラインＬ６に接続され、ドレインがラインＬ８に接続されている。トランジスタＭ２０のゲートには、バイアス電圧ＶＢＨ５が供給されている。ラインＬ６には、正側駆動ラインＬＨが接続されている。
トランジスタＭ２１は、ソースがラインＬ７に接続され、ドレインがラインＬ５に接続されている。トランジスタＭ２１のゲートには、バイアス電圧ＶＢＬ４が供給されている。
トランジスタＭ２２は、ソースが負側駆動ラインＬＬに接続され、ドレインが正側駆動ラインＬＨに接続されている。トランジスタＭ２２のゲートには、バイアス電圧ＶＢＬ５が供給されている。
トランジスタＭ２３のソースは、ラインＬ２に接続されている。トランジスタＭ２４のソースは、ラインＬ４に接続されている。トランジスタＭ２３及びＭ２４のゲート同士は互いに接続され、バイアス電圧ＶＢＬ３が供給されている。トランジスタＭ２３のドレインは、ラインＬ７に接続されている。トランジスタＭ２４のドレインは、ラインＬ８に接続され、さらに負側駆動ラインＬＬに接続されている。
トランジスタＭ２５及びＭ２６のソースには、接地電位ＶＳＳが印加されている。また、トランジスタＭ２５及びＭ２６のゲート同士は互いに接続されている。トランジスタＭ２５のドレインは、ラインＬ２に接続されるとともにトランジスタＭ２３のソースに接続されている。トランジスタＭ２６のドレインは、ラインＬ４に接続されるとともにトランジスタＭ２４のソースに接続されている。
かかる構成により、正駆動電圧ＭＰＯＧが生成され、正側駆動ラインＬＨを介して出力部３３に供給される。また、負駆動電圧ＭＮＯＧが生成され、負側駆動ラインＬＬを介して出力部３３に供給される。
出力部３３は、Ｐチャネル型のＭＯＳＦＥＴであるトランジスタＭ２７、Ｎチャネル型のＭＯＳＦＥＴであるトランジスタＭ２８、位相補償用のコンデンサＣ１及びＣ２を有する。また、出力部３３は、クランプ回路３４を有する。
トランジスタＭ２７は、ソースが電源ラインＬｖに接続され、ゲートが正側駆動ラインＬＨに接続されている。トランジスタＭ２７のドレインは、出力ラインＬ０に接続されている。トランジスタＭ２７は、正側駆動ラインＬＨの電圧である正駆動電圧ＭＰＯＧに基づく電流を出力ラインＬ０に送出する。
トランジスタＭ２８のソースには、電源電位ＶＤＤ及び接地電位ＶＳＳの中間の電位である中間電位ＶＤＭ（例えば、１／２ＶＤＤ）が印加されている。トランジスタＭ２８のゲートは、負側駆動ラインＬＬに接続されている。トランジスタＭ２８のドレインは、出力ラインＬ０及びトランジスタＭ２７のドレインに接続されている。トランジスタＭ２８は、負側駆動ラインＬＬの電圧である負駆動電圧ＭＮＯＧに基づく電流を出力ラインＬ０に送出する。
コンデンサＣ１は、一端がラインＬ３に接続され、他端が出力ラインＬ０に接続されている。コンデンサＣ２は、一端がラインＬ４に接続され、他端がコンデンサＣ１の他端及び出力ラインＬ０に接続されている。
次に、本実施例の出力アンプの特徴部分であるクランプ回路３４について説明する。クランプ回路３４は、Ｎチャネル型のＭＯＳＦＥＴであるトランジスタＭ３０を含む。トランジスタＭ３０は、ドレインが電源ラインＬｖに接続され、ソースが正側駆動ラインＬＨに接続されている。トランジスタＭ３０のゲートには、バイアス電圧ＶＢＬ５が供給される。
バイアス電圧ＶＢＬ５は、負側駆動電圧ＭＮＯＧとトランジスタＭ３０の閾値電圧Ｖｔｈとの和の電圧値となるように設定されている。例えば、負側駆動電圧ＭＮＯＧ＝１２Ｖ、トランジスタＭ３０の閾値電圧Ｖｔｈ＝２Ｖとすると、バイアス電圧ＶＢＬ５は、１４Ｖに設定されている。
トランジスタＭ３０は、ゲートソース間電圧（ＶＢＬ５−ＭＰＯＧ）が閾値電圧Ｖｔｈを超えるとオン状態となり、電源ラインＬｖと正側駆動ラインＬＨとが接続される。例えばバイアス電圧ＶＢＬ５＝１４Ｖ、閾値電圧Ｖｔｈ＝２Ｖである場合、正側駆動電圧ＭＰＯＧが１２Ｖ以下になるとオン状態となり、正側駆動ラインＬＨと電源ラインＬｖとが接続され、正駆動電圧ＭＰＯＧが電源電位ＶＤＤに引き上げられる。すなわち、クランプ回路３４は、正駆動電圧ＭＰＯＧに応じて正側駆動ラインＬＨと電源ラインＬｖとを接続するスイッチ回路であり、正駆動電圧ＭＰＯＧが負駆動電圧ＭＮＯＧ以下の電圧とならないように制御する電圧調整回路である。
出力部３３は、正駆動電圧ＭＰＯＧ及び負駆動電圧ＭＮＯＧに基づき、正極性の階調電圧ＧＶ(2x-1)に対応した電圧値を有する正極性の画素駆動電圧Ｇ(2x-1)（すなわち、階調電圧ＧＶ(2x-1)を増幅した増幅階調電圧）を生成し、出力ラインＬ０を介して出力する。以下の説明では、出力ラインＬ０から出力される当該画素駆動電圧を出力電圧とも称する。
次に、ソースドライバ１３の立ち上がり動作時における正極出力アンプ２５(2x-1)の動作について説明する。まず、正極出力アンプ２５(2x-1)に入力された階調電圧ＧＶ(2x-1)が低電圧の状態（例えば、中間電位ＶＤＭ＋０．２Ｖ）から電圧値が増加するいわゆる電圧の立ち上がりが生じ、差動入力部３１のトランジスタＭ１１がオン状態、トランジスタＭ１２がオフ状態となる。これにより、ラインＬ３からの電流Ｉａ（＝Ｉｃ）がトランジスタＭ１１を介して電流源３５に流れる。また、トランジスタＭ１３がオフ状態、トランジスタＭ１４がオン状態となる。これにより、電流源３６からの電流Ｉ2（＝Ｉ0）がトランジスタＭ１４を介してラインＬ２に流れる。
これに応じて、カレントミラー部３２のラインＬ４及びＬ６に電流が流れる。そして、正側駆動ラインＬＨからの電流が、トランジスタＭ２２、Ｍ２４及びＭ２６を介してラインＬ４に流れる。これにより、正駆動電圧ＭＰＯＧの電位が低下する。
正駆動電圧ＭＰＯＧが低下して、負駆動電圧ＭＮＯＧ（例えば、１２Ｖ）以下になろうとすると、トランジスタＭ３０のゲートソース間電圧Ｖｇｓ（バイアス電圧ＶＢＬ５（例えば、１４Ｖ）−正駆動電圧ＭＰＯＧ）がトランジスタＭ３０の閾値電圧であるＶｔｈ（例えば、２Ｖ）を超えてオン状態となる。これにより、電源ラインＬｖと正側駆動ラインＬＨとが接続され、正駆動電圧ＭＰＯＧが充電される。
以上の動作により、ソースドライバ１３の立ち上がり動作時において正駆動電圧ＭＰＯＧが負駆動電圧ＭＮＯＧ以下となることが防止される。これにより、正駆動電圧ＭＰＯＧの電圧範囲が制限される。例えば、電源電位ＶＤＤ＝１７Ｖ、負駆動電圧ＭＮＯＧ＝１２Ｖ、トランジスタＭ２７の閾値電圧Ｖｔｈ２＝１Ｖとすると、正側駆動電圧ＭＰＯＧは、１２Ｖ（＝ＭＮＯＧ）＜ＭＰＯＧ＜１６Ｖ（＝ＶＤＤ−Ｖｔｈ２）となる。
正側駆動電圧ＭＰＯＧの低下が抑制されるため、正側駆動電圧ＭＰＯＧが所定の電圧レベル（ＤＣレベル）に復帰するまでの期間が短い。従って、当該期間においてトランジスタＭ２７がオンし続けることによる出力電圧（正極性の画素駆動電圧Ｇ(2x-1)）のオーバーシュートが抑制される。
図５は、立ち上がり動作時における電源電位ＶＤＤ及び出力電圧（正極性の画素駆動電圧Ｇ(2x-1)）の波形を示す図であり、図６はその一部を拡大して示す図である。ここでは、電源電位ＶＤＤの波形、電源電位ＶＤＤの低下がない場合の出力電圧の波形（破線）、本実施例のようなクランプ回路３４がない場合の出力電圧の波形（一点鎖線）、クランプ回路３４を有する本実施例の出力電圧の波形（実線）を示している。
クランプ回路３４がない場合、電源電位ＶＤＤのドロップ（一時的な電圧低下）により、出力段のＰチャネル型トランジスタ（本実施例のトランジスタＭ２７に相当）の駆動能力が低下し、当該Ｐチャネル型トランジスタのゲートに供給される正側駆動電圧ＭＰＯＧの電位がカレントミラー段のＮｃｈ側（本実施例のカレントミラー部３２の下側部分に相当）の放電電流により下がり続ける。従って、正極出力アンプの出力が目標電位に到達する頃には、Ｐチャネル型トランジスタのゲート電位が下がりすぎてしまい、ゲート電位が所定のレベルに復帰するまでの間、Ｐチャネル型トランジスタはオン状態となる。このため、図５及び図６に一点鎖線で示すように、正極出力アンプの出力波形は目標電位を超えてオーバーシュートする。
しかし、本実施例の正極出力アンプ２５(2x-1)は上記のようなクランプ回路３４を有するため、正駆動電圧ＭＰＯＧが低下して負駆動電圧ＭＮＯＧ以下になろうとすると、トランジスタＭ３０がオン状態となり、電源ラインＬｖと正側駆動ラインＬＨとが接続され、正駆動電圧ＭＰＯＧが充電される。これにより、正駆動電圧ＭＰＯＧが負駆動電圧ＭＮＯＧ以下となることが防止され、図５及び図６に実線で示すように、正極出力アンプの出力波形のオーバーシュートの度合い（電圧値）が抑制される。
なお、本実施例のソースドライバ１３は、負極出力アンプにおいて出力電圧のアンダーシュートを抑制するための構成を有する。
図７は、本実施例の負極出力アンプ２５(2x)の内部構成を示す回路図である。負極出力アンプ２５(2x)は、差動入力部４１、カレントミラー部４２及び出力部４３を有する。
差動入力部４１は、正極出力アンプ２５(2x-1)の差動入力部３１と同様の構成を有する。差動入力部４１のトランジスタＭ１１及びＭ１３の各々のゲートには、負極性の階調電圧ＧＶ(2x)（階調電圧ＧＶ1〜ＧＶnのうちの偶数番目の階調電圧）が供給される。
カレントミラー部４２は、正極出力アンプ２５(2x-1)のカレントミラー部３２と同様、Ｐチャネル型のＭＯＳＦＥＴであるトランジスタＭ１５〜Ｍ２０、及びＮチャネル型のＭＯＳＦＥＴであるトランジスタＭ２１〜Ｍ２６を含む。
カレントミラー部４２では、カレントミラー部３２とは異なり、トランジスタＭ２０のゲートにバイアス電圧ＶＢＨ６が供給されている。また、トランジスタＭ２２のゲートには、バイアス電圧ＶＢＬ６が供給されている。トランジスタＭ１９のゲートには、バイアス電圧ＶＢＨ７が供給されている。トランジスタＭ２１のゲートには、バイアス電圧ＶＢＬ７が供給されている。
出力部４３は、Ｐチャネル型のＭＯＳＦＥＴであるトランジスタＭ２７、Ｎチャネル型のＭＯＳＦＥＴであるトランジスタＭ２８、位相補償用のコンデンサＣ１及びＣ２を有する。また、出力部４３は、クランプ回路４４を有する。
トランジスタＭ２７は、ソースに中間電位ＶＤＭが印加され、ゲートが正側駆動ラインＬＨに接続されている。トランジスタＭ２７のドレインは、出力ラインＬ０に接続されている。
トランジスタＭ２８は、ソースに接地電位ＶＳＳが印加され、ゲートが負側駆動ラインＬＬに接続されている。トランジスタＭ２８のドレインは、出力ラインＬ０及びトランジスタＭ２７のドレインに接続されている。
本実施例の出力アンプの特徴部分であるクランプ回路４４は、Ｐチャネル型のＭＯＳＦＥＴであるトランジスタＭ４０を含む。トランジスタＭ４０は、ドレインが接地電位ＶＳＳの印加を受ける接地ラインＬｓに接続され、ソースが負側駆動ラインＬＬに接続されている。トランジスタＭ４０のゲートには、バイアス電圧ＶＢＨ６が供給される。
バイアス電圧ＶＢＨ６は、正側駆動電圧ＭＰＯＧとトランジスタＭ４０の閾値電圧Ｖｔｈとの差の電圧値となるように設定されている。例えば、中間電位ＶＤＭ＝８．５Ｖ（＝ＶＤＤ／２）、正側駆動電圧ＭＰＯＧ＝６Ｖ、トランジスタＭ４０の閾値電圧Ｖｔｈ＝２Ｖとすると、バイアス電圧ＶＢＨ６は、４Ｖに設定されている。
トランジスタＭ４０は、ゲートソース間電圧（ＶＢＨ６−ＭＮＯＧ）が閾値電圧Ｖｔｈを超えるとオン状態となり、負側駆動ラインＬＬが接地電位ＶＳＳに接続される。例えばバイアス電圧ＶＢＨ６＝４Ｖ、閾値電圧Ｖｔｈ＝２Ｖである場合、負側駆動電圧ＭＮＯＧが６Ｖ以上になるとオン状態となり、負側駆動ラインＬＬと接地ラインＬｓとが接続され、負駆動電圧ＭＮＯＧが引き下げられる。すなわち、クランプ回路４４は、負駆動電圧ＭＮＯＧに応じて負側駆動ラインＬＬと接地ラインＬｓとを接続するスイッチ回路であり、負駆動電圧ＭＮＯＧが正駆動電圧ＭＰＯＧ以上の電圧とならないように制御する電圧調整回路である。
出力部４３は、正駆動電圧ＭＰＯＧ及び負駆動電圧ＭＮＯＧに基づき、負極性の階調電圧ＧＶ(2x)に対応した電圧値を有する負極性の画素駆動電圧Ｇ(2x)（すなわち、階調電圧ＧＶ(2x)を増幅した増幅階調電圧。以下の説明では、出力電圧とも称する）を生成し、出力ラインＬ０を介して出力する。
次に、負極出力アンプ２５(2x)の動作について説明する。まず、負極出力アンプ２５(2x)に入力された負極性の階調電圧ＧＶ(2x)の電圧値が減少するいわゆる電圧の立ち下がりが生じ、カレントミラー部４２のラインＬ６及びＬ８に電流が流れる。これにより、負駆動電圧ＭＮＯＧの電位が上昇する。
負駆動電圧ＭＮＯＧが上昇して、正駆動電圧ＭＰＯＧ（例えば、６Ｖ）以上になろうとすると、トランジスタＭ４０のゲートソース間電圧Ｖｇｓ（負駆動電圧ＭＮＯＧ−バイアス電圧ＶＢＨ６（例えば、４Ｖ）がトランジスタＭ４０の閾値電圧であるＶｔｈ（例えば、２Ｖ）を超えてオン状態となる。これにより、負側駆動ラインＬＬと接地ラインＬｓとが接続され、負駆動電圧ＭＮＯＧが放電される。
以上の動作により、負駆動電圧ＭＮＯＧが正駆動電圧ＭＰＯＧ以上となることが防止される。負側駆動電圧ＭＮＯＧの上昇が抑制されるため、負側駆動電圧ＭＮＯＧが所定の電圧レベル（ＤＣレベル）に復帰するまでの期間が短い。従って、当該期間においてトランジスタＭ２８がオンし続けることによる出力電圧（負極性の画素駆動電圧Ｇ(2x)）のアンダーシュートが抑制される。
図８は、接地電位ＶＳＳ及び出力電圧（負極性の画素駆動電圧Ｇ(2x)）の立ち下がり時における波形を示す図であり、図９はその一部を拡大して示す図である。ここでは、接地電位ＶＳＳの波形、接地電位ＶＳＳの上昇がない場合の出力電圧の波形（破線）、本実施例のようなクランプ回路４４がない場合の出力電圧の波形（一点鎖線）、クランプ回路４４を有する本実施例の出力電圧の波形（実線）を示している。
クランプ回路４４がない場合、接地電位ＶＳＳのドロップ（一時的な電圧上昇）により、出力段のＮチャネル型トランジスタ（本実施例のトランジスタＭ２８に相当）の駆動能力が低下し、当該Ｎチャネル型トランジスタのゲートに供給される負側駆動電圧ＭＮＯＧの電位がカレントミラー段のＰｃｈ側（本実施例のカレントミラー部３２の上側部分に相当）の充電電流により上がり続ける。従って、負極出力アンプの出力が目標電位に到達する頃には、Ｎチャネル型トランジスタのゲート電位が上がりすぎてしまい、ゲート電位が所定のレベルに復帰するまでの間、Ｎチャネル型トランジスタはオン状態となる。このため、図８及び図９に一点鎖線で示すように、負極出力アンプの出力波形は目標電位を超えてアンダーシュートする。
しかし、本実施例の負極出力アンプ２５(2x)は上記のようなクランプ回路４４を有するため、負駆動電圧ＭＮＯＧが上昇して正駆動電圧ＭＰＯＧ以上になろうとすると、トランジスタＭ４０がオン状態となり、接地ラインＬｓと負側駆動ラインＬＬとが接続され、負駆動電圧ＭＮＯＧが放電される。これにより、負駆動電圧ＭＮＯＧが正駆動電圧ＭＰＯＧ以上となることが防止され、図８及び図９に実線で示すように、負極出力アンプの出力波形のアンダーシュートの度合い（電圧値）が抑制される。
以上のように、本実施例の正極出力アンプ及び負極出力アンプ（２５(2x-1)，２５(2x)）の出力部（３３，４３）は、正側駆動電圧ＭＰＯＧが負側駆動電圧ＭＮＯＧより大なる電圧となるように（すなわち、負側駆動電圧ＭＮＯＧの電圧がより小なる電圧となるように）制御する電圧調整回路としてのクランプ回路（３４，４４）を含む。
かかる構成によれば、正極出力アンプにおいて正側駆動電圧ＭＰＯＧが下がりすぎることに起因する出力電圧のオーバーシュート、負極出力アンプにおいて負側駆動電圧ＭＮＯＧが上がりすぎることに起因する出力電圧のアンダーシュートを抑制することができる。
なお、本発明は上記実施形態に限定されない。例えば、バイアス電圧ＶＢＬ５、バイアス電圧ＶＢＨ６、正側駆動電圧ＭＰＯＧ、負側駆動電圧ＭＮＯＧ、閾値電圧Ｖｔｈ等の電圧値は、上記実施例で示した値に限られない。これらの電圧値は、正側駆動電圧ＭＰＯＧが負側駆動電圧ＭＮＯＧ以下となる場合（負側駆動電圧ＭＮＯＧが正側駆動電圧ＭＰＯＧ以上となる場合）にトランジスタＭ３０及びＭ４０がオンとなるような電圧値に設定されていれば良い。
１００ 表示装置
１０ 表示デバイス
１１ 表示制御部
１２ ゲートドライバ
１３ ソースドライバ
２０ 階調電圧発生回路
２１ａ，２１ｂ シフトレジスタ回路
２２1〜２２n ラッチ回路
２３1〜２３n Ｌ／Ｓ回路
２４1〜２４n デコーダ回路
２５1〜２５n 出力アンプ
２６ データ線負荷
３１，４１ 差動入力部
３２，４２ カレントミラー部
３３，４３ 出力部
３４，４４ クランプ回路
３５，３６ 電流源

Claims (6)

  1. 映像信号に基づく階調電圧を増幅して増幅階調電圧を出力する出力アンプであって、
    前記階調電圧と前記増幅階調電圧との電圧差に応じた電流を第１の電流ラインに送出する差動部と、
    第１の電圧の供給を受ける第１の電圧供給ラインと前記第１の電圧よりも小なる第２の電圧の供給を受ける第２の電圧供給ラインとの間に接続され、前記第１の電流ラインに流れる電流に応じた電流量の電流を第２の電流ラインに送出するカレントミラー部と、
    前記第２の電流ラインに接続された第１の駆動ライン及び第２の駆動ラインと、前記増幅階調電圧を出力する出力ラインと、前記第１の駆動ラインの電圧に基づく電流を前記出力ラインに送出する第１の出力トランジスタと、前記第２の駆動ラインの電圧に基づく電流を前記出力ラインに送出する第２の出力トランジスタと、を含み、前記出力ラインの電圧を前記増幅階調電圧として出力する出力部と、
    を有し、
    前記出力部は、前記第１の駆動ラインの電圧が前記第２の駆動ラインの電圧より大なる電圧となるように制御する電圧調整回路を含み、
    前記第１の出力トランジスタは、第１導電型のＭＯＳＦＥＴであって、ソースに前記第１の電圧の印加を受け、ドレインが前記出力ラインに接続され、ゲートが前記第１の駆動ラインに接続されており、
    前記第２の出力トランジスタは、前記第１導電型とは反対導電型の第２導電型のＭＯＳＦＥＴであって、ソースに前記第１の電圧と前記第２の電圧との間の電圧である第３の電圧の印加を受け、ドレインが前記出力ラインに接続され、ゲートが前記第２の駆動ラインに接続されており、
    前記電圧調整回路は、ソースが前記第１の駆動ラインに接続され、ドレインが前記第１の電圧供給ラインに接続され、ゲートに前記第２の駆動ラインの電圧に応じた電圧の印加を受ける前記第２導電型のＭＯＳＦＥＴからなるクランプトランジスタを含み、前記第１の電圧供給ラインと前記第１の駆動ラインとの間の接続及び非接続を切り替えることにより、前記第１の駆動ラインの電圧を制御することを特徴とする出力アンプ。
  2. 前記クランプトランジスタのゲートには、前記クランプトランジスタの閾値電圧と前記第２の駆動ラインの電圧との和に相当する電圧が印加されることを特徴とする請求項１に記載の出力アンプ。
  3. 映像信号に基づく階調電圧を増幅して増幅階調電圧を出力する出力アンプであって、
    前記階調電圧と前記増幅階調電圧との電圧差に応じた電流を第１の電流ラインに送出する差動部と、
    第１の電圧の供給を受ける第１の電圧供給ラインと前記第１の電圧よりも小なる第２の電圧の供給を受ける第２の電圧供給ラインとの間に接続され、前記第１の電流ラインに流れる電流に応じた電流量の電流を第２の電流ラインに送出するカレントミラー部と、
    前記第２の電流ラインに接続された第１の駆動ライン及び第２の駆動ラインと、前記増幅階調電圧を出力する出力ラインと、前記第１の駆動ラインの電圧に基づく電流を前記出力ラインに送出する第１の出力トランジスタと、前記第２の駆動ラインの電圧に基づく電流を前記出力ラインに送出する第２の出力トランジスタと、を含み、前記出力ラインの電圧を前記増幅階調電圧として出力する出力部と、
    を有し、
    前記出力部は、前記第１の駆動ラインの電圧が前記第２の駆動ラインの電圧より大なる電圧となるように制御する電圧調整回路を含み、
    前記第１の出力トランジスタは、第１導電型のＭＯＳＦＥＴであって、ソースに前記第１の電圧と前記第２の電圧との間の電圧である第３の電圧の印加を受け、ドレインが前記出力ラインに接続され、ゲートが前記第１の駆動ラインに接続されており、
    前記第２の出力トランジスタは、前記第１導電型とは反対導電型の第２導電型のＭＯＳＦＥＴであって、ソースに前記第２の電圧の印加を受け、ドレインが前記出力ラインに接続され、ゲートが前記第２の駆動ラインに接続されており、
    前記電圧調整回路は、ソースが前記第２の駆動ラインに接続され、ドレインが前記第２の電圧供給ラインに接続され、ゲートに前記第１の駆動ラインの電圧に応じた電圧の印加を受ける前記第１導電型のＭＯＳＦＥＴからなるクランプトランジスタを含み、前記第２の電圧供給ラインと前記第２の駆動ラインとの間の接続及び非接続を切り替えることにより、前記第２の駆動ラインの電圧を制御することを特徴とする出力アンプ。
  4. 前記クランプトランジスタのゲートには、前記クランプトランジスタの閾値電圧と前記第１の駆動ラインの電圧との差に相当する電圧が印加されることを特徴とする請求項３に記載の出力アンプ。
  5. 映像信号に基づく階調電圧を増幅して増幅階調電圧を出力する複数の出力アンプを有する表示ドライバであって、
    前記複数の出力アンプは、第１の出力アンプ群及び第２の出力アンプ群から構成され、
    前記第１の出力アンプ群及び前記第２の出力アンプ群に属する前記出力アンプの各々は、
    前記階調電圧と前記増幅階調電圧との電圧差に応じた電流を第１の電流ラインに送出する差動部と、
    第１の電圧の供給を受ける第１の電圧供給ラインと前記第１の電圧よりも小なる第２の電圧の供給を受ける第２の電圧供給ラインとの間に接続され、前記第１の電流ラインに流れる電流に応じた電流量の電流を第２の電流ラインに送出するカレントミラー部と、
    前記第２の電流ラインに接続された第１の駆動ライン及び第２の駆動ラインと、前記増幅階調電圧を出力する出力ラインと、前記第１の駆動ラインの電圧に基づく電流を前記出力ラインに送出する第１の出力トランジスタと、前記第２の駆動ラインの電圧に基づく電流を前記出力ラインに送出する第２の出力トランジスタと、を含み、前記出力ラインの電圧を前記増幅階調電圧として出力する出力部と、
    を有し、
    前記第１の出力アンプ群に属する前記出力アンプの各々の前記出力部は、前記第１の駆動ラインの電圧が前記第２の駆動ラインの電圧より大なる電圧となるように前記第１の駆動ラインの電圧を制御する第１の電圧調整回路を含み、
    前記第２の出力アンプ群に属する前記出力アンプの各々の前記出力部は、前記第２の駆動ラインの電圧が前記第１の駆動ラインの電圧より小なる電圧となるように前記第２の駆動ラインの電圧を制御する第２の電圧調整回路を含み、
    前記第１の出力アンプ群に属する前記出力アンプの各々において、
    前記第１の出力トランジスタは、第１導電型のＭＯＳＦＥＴであって、ソースに前記第１の電圧の印加を受け、ドレインが前記出力ラインに接続され、ゲートが前記第１の駆動ラインに接続されており、
    前記第２の出力トランジスタは、前記第１導電型とは反対導電型の第２導電型のＭＯＳＦＥＴであって、ソースに前記第１の電圧と前記第２の電圧との間の電圧である第３の電圧の印加を受け、ドレインが前記出力ラインに接続され、ゲートが前記第２の駆動ラインに接続されており、
    前記第１の電圧調整回路は、ソースが前記第１の駆動ラインに接続され、ドレインが前記第１の電圧供給ラインに接続され、ゲートに前記第２の駆動ラインの電圧に応じた電圧の印加を受ける前記第２導電型のＭＯＳＦＥＴからなる第１のクランプトランジスタを含み、前記第１の電圧供給ラインと前記第１の駆動ラインとの間の接続及び非接続を切り替えることにより、前記第１の駆動ラインの電圧を制御し、
    前記第２の出力アンプ群に属する前記出力アンプの各々において、
    前記第１の出力トランジスタは、前記第１導電型のＭＯＳＦＥＴであって、ソースに前記第３の電圧の印加を受け、ドレインが前記出力ラインに接続され、ゲートが前記第１の駆動ラインに接続されており、
    前記第２の出力トランジスタは、前記第２導電型のＭＯＳＦＥＴであって、ソースに前記第２の電圧の印加を受け、ドレインが前記出力ラインに接続され、ゲートが前記第２の駆動ラインに接続されており、
    前記第２の電圧調整回路は、ソースが前記第２の駆動ラインに接続され、ドレインが前記第２の電圧供給ラインに接続され、ゲートに前記第１の駆動ラインの電圧に応じた電圧の印加を受ける前記第１導電型のＭＯＳＦＥＴからなる第２のクランプトランジスタを含み、前記第２の電圧供給ラインと前記第２の駆動ラインとの間の接続及び非接続を切り替えることにより、前記第２の駆動ラインの電圧を制御することを特徴とする表示ドライバ。
  6. 前記第１のクランプトランジスタのゲートには、前記第１のクランプトランジスタの閾値電圧と前記第２の駆動ラインの電圧との和に相当する電圧が印加され、
    前記第２のクランプトランジスタのゲートには、前記第２のクランプトランジスタの閾値電圧と前記第１の駆動ラインの電圧との差に相当する電圧が印加されることを特徴とする請求項５に記載の表示ドライバ。
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