JP6966887B2

JP6966887B2 - 出力回路及び表示ドライバ

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Publication number: JP6966887B2
Application number: JP2017144142A
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Inventors: 眞一佐藤; 鋼児樋口; 剛野坂
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Priority date: 2017-07-26
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Publication date: 2021-11-17
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Description

本発明は、表示パネルを駆動する表示ドライバにおける出力回路に関する。

液晶パネル等の表示パネルを搭載する表示装置では、駆動する表示ドライバが画像データの階調レベルに応じた電圧を表示パネルに印加することにより、画像の表示を行う。この際、液晶に対して印加する電圧は、液晶材料の特性劣化防止のために、一定周期毎に印加する電圧を反転させる反転駆動方式を用いることが一般的である。このような反転駆動方式の駆動装置として、高圧側アンプであるソースアンプ及び低圧側アンプであるシンクアンプを備えた駆動装置が知られている（例えば、特許文献１）。

例えば、ソースアンプは、電源範囲の最高電圧である電圧ＶＤＤを上限とし、電圧ＶＤＤと電源範囲の最低電圧である電圧ＶＳＳ（接地電位）との中間の電圧である電圧ＶＤＭを下限として、正極出力範囲の電圧を出力する。シンクアンプは、電圧ＶＳＳを下限とし、電圧ＶＤＭを上限とする負極出力範囲の電圧を出力する。ソースアンプは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが直列接続された高電圧側出力回路を有する。シンクアンプは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが直列接続された低電圧側出力回路を有する。ソースアンプ及びシンクアンプの出力同士が接続され、パネルに制御電圧を出力する。

ソースアンプ及びシンクアンプに用いられる各ＭＯＳトランジスタは、電圧ＶＤＤと電圧ＶＳＳとの差以上の電圧に耐えうる高耐圧のＭＯＳトランジスタである。各出力回路のＰＭＯＳトランジスタのバックゲートには電圧ＶＤＤが印加され、ＮＭＯＳトランジスタのバックゲートには電圧ＶＳＳが印加される。

特開２０１０−１２２５０９号公報

近年では、表示装置の大画面化に伴い、駆動装置に対して様々な性能の向上が求められている。特に、表示パネルの大画面化により各出力間の出力電圧のばらつきが懸念されることから、出力特性のばらつきの低減が重要となっている。

しかし、上記の通りソースアンプとシンクアンプとでは、供給される電源電圧が異なる一方、各アンプを構成するＭＯＳトランジスタには同じバックバイアス電圧が供給される。従って、正極側出力と負極側出力とで出力特性に差異が生じてしまうという問題があった。

本発明は上記問題点に鑑みてなされたものであり、反転駆動方式の表示ドライバにおいて、正極出力及び負極出力において均一な出力特性を有する出力回路を提供することを目的とする。

本発明に係る出力回路は、映像信号に応じた画素駆動電圧信号を表示パネルに出力する出力回路であって、第１の電圧の供給を受ける第１の電圧ラインと、前記第１の電圧よりも低電圧である第２の電圧の供給を受ける第２の電圧ラインと、前記第１の電圧と前記第２の電圧との間の電圧である第３の電圧の供給を受ける第３の電圧ラインと、前記映像信号に基づく階調電圧信号と前記画素駆動電圧信号とを差動増幅して生成された第１の差動信号の入力を受け、前記画素駆動電圧信号を出力する高電圧側出力段と、前記映像信号に基づく階調電圧信号と前記画素駆動電圧信号とを差動増幅して生成された第２の差動信号の入力を受け、前記画素駆動電圧信号を出力する低電圧側出力段と、前記画素駆動電圧信号を出力する信号出力端と、前記映像信号に応じた階調電圧信号及び前記画素駆動電圧信号の入力を差動で受け、前記第１の差動信号を前記高電圧側出力段に供給する高電圧側差動回路と、前記映像信号に応じた階調電圧信号及び前記画素駆動電圧信号の入力を差動で受け、前記第２の差動信号を前記低電圧側出力段に供給する低電圧側差動回路と、を有し、前記高電圧側出力段は、前記第１の電圧ラインと前記第３の電圧ラインとの間に直列接続された第１導電型の第１のＭＯＳＦＥＴ及び前記第１導電型とは反対導電型の第２導電型の第２のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴのバックゲートと前記第２の電圧ライン及び前記第３の電圧ラインとの接続切替をなす第１の切替部と、を有し、前記低電圧側出力段は、前記第３の電圧ラインと前記第２の電圧ラインとの間に直列接続された前記第１導電型の第３のＭＯＳＦＥＴ及び前記第２導電型の第４のＭＯＳＦＥＴと、前記第３のＭＯＳＦＥＴのバックゲートと前記第１の電圧ライン及び前記第３の電圧ラインとの接続切替をなす第２の切替部と、を有し、前記第１のＭＯＳＦＥＴは、ゲートに前記第１の差動信号の一方が供給され、ソース及びバックゲートが前記第１の電圧ラインに接続され、ドレインが第１の出力ノードを介して前記信号出力端に接続されており、前記第２のＭＯＳＦＥＴは、ゲートに前記第１の差動信号の他方が供給され、ソースが前記第３の電圧ラインに接続され、ドレインが前記第１の出力ノードを介して前記信号出力端に接続されており、前記第３のＭＯＳＦＥＴは、ゲートに前記第２の差動信号の一方が供給され、ソースが前記第３の電圧ラインに接続され、ドレインが第２の出力ノードを介して前記信号出力端に接続されており、前記第４のＭＯＳＦＥＴは、ゲートに前記第２の差動信号の他方が供給され、ソース及びバックゲートが前記第２の電圧ラインに接続され、ドレインが前記第２の出力ノードを介して前記信号出力端に接続されており、前記第１の切替部は、前記画素駆動電圧信号が正極性である場合には、前記第２のＭＯＳＦＥＴのバックゲートと前記第３の電圧ラインとを接続し、前記画素駆動電圧信号が負極性である場合には、前記第２のＭＯＳＦＥＴのバックゲートと前記第２の電圧ラインとを接続し、前記第２の切替部は、前記画素駆動電圧信号が正極性である場合には、前記第３のＭＯＳＦＥＴのバックゲートと前記第１の電圧ラインとを接続し、前記画素駆動電圧信号が負極性である場合には、前記第３のＭＯＳＦＥＴのバックゲートと前記第３の電圧ラインとを接続することを特徴とする。

本発明に係る表示ドライバは、ｎ個の画素データ（ｎは２以上の整数）の系列を含む映像信号に基づいて、第１〜第ｎの画素駆動電圧信号を表示パネルに供給する表示ドライバであって、前記ｎ個の画素データを第１〜第ｎの階調電圧信号に変換する階調電圧変換部と、前記第１〜第ｎの階調電圧信号に応じた画素駆動電圧信号を出力する出力部と、を有し、前記出力部は、各々が前記画素駆動電圧信号を出力する第１〜第ｎの出力回路を含み、前記第１〜第ｎの出力回路の各々は、第１の電圧の供給を受ける第１の電圧ラインと、前記第１の電圧よりも低電圧である第２の電圧の供給を受ける第２の電圧ラインと、前記第１の電圧と前記第２の電圧との間の電圧である第３の電圧の供給を受ける第３の電圧ラインと、第ｋの階調電圧信号（ｋは１≦ｋ≦ｎの整数）と前記画素駆動電圧信号とを差動増幅して生成された第１の差動信号の入力を受け、前記画素駆動電圧信号を出力する高電圧側出力段と、前記第ｋの階調電圧信号と前記画素駆動電圧信号とを差動増幅して生成された第２の差動信号の入力を受け、前記画素駆動電圧信号を出力する低電圧側出力段と、前記画素駆動電圧信号を出力する信号出力端と、前記映像信号に応じた階調電圧信号及び前記画素駆動電圧信号の入力を差動で受け、前記第１の差動信号を前記高電圧側出力段に供給する高電圧側差動回路と、前記映像信号に応じた階調電圧信号及び前記画素駆動電圧信号の入力を差動で受け、前記第２の差動信号を前記低電圧側出力段に供給する低電圧側差動回路と、を有し、前記高電圧側出力段は、前記第１の電圧ラインと前記第３の電圧ラインとの間に直列接続された第１導電型の第１のＭＯＳＦＥＴ及び前記第１導電型とは反対導電型の第２導電型の第２のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴのバックゲートと前記第２の電圧ライン及び前記第３の電圧ラインとの接続切替をなす第１の切替部と、を有し、前記低電圧側出力段は、前記第３の電圧ラインと前記第２の電圧ラインとの間に直列接続された前記第１導電型の第３のＭＯＳＦＥＴ及び前記第２導電型の第４のＭＯＳＦＥＴと、前記第３のＭＯＳＦＥＴのバックゲートと前記第１の電圧ライン及び前記第３の電圧ラインとの接続切替をなす第２の切替部と、を有し、前記第１のＭＯＳＦＥＴは、ゲートに前記第１の差動信号の一方が供給され、ソース及びバックゲートが前記第１の電圧ラインに接続され、ドレインが第１の出力ノードを介して前記信号出力端に接続されており、前記第２のＭＯＳＦＥＴは、ゲートに前記第１の差動信号の他方が供給され、ソースが前記第３の電圧ラインに接続され、ドレインが前記第１の出力ノードを介して前記信号出力端に接続されており、前記第３のＭＯＳＦＥＴは、ゲートに前記第２の差動信号の一方が供給され、ソースが前記第３の電圧ラインに接続され、ドレインが第２の出力ノードを介して前記信号出力端に接続されており、前記第４のＭＯＳＦＥＴは、ゲートに前記第２の差動信号の他方が供給され、ソース及びバックゲートが前記第２の電圧ラインに接続され、ドレインが前記第２の出力ノードを介して前記信号出力端に接続されており、前記第１の切替部は、前記画素駆動電圧信号が正極性である場合には、前記第２のＭＯＳＦＥＴのバックゲートと前記第３の電圧ラインとを接続し、前記画素駆動電圧信号が負極性である場合には、前記第２のＭＯＳＦＥＴのバックゲートと前記第２の電圧ラインとを接続し、前記第２の切替部は、前記画素駆動電圧信号が正極性である場合には、前記第３のＭＯＳＦＥＴのバックゲートと前記第１の電圧ラインとを接続し、前記画素駆動電圧信号が負極性である場合には、前記第３のＭＯＳＦＥＴのバックゲートと前記第３の電圧ラインとを接続することを特徴とする。

本発明に係る出力回路によれば、反転駆動方式の表示ドライバにおいて、正極出力及び負極出力において均一な出力特性を得ることが可能となる。

本発明に係る出力回路を含む表示装置の構成を示すブロック図である。出力回路を含むソースドライバの構成例を示すブロック図である。出力回路の構成を示すブロック図である。出力段の具体的構成を含む出力回路の構成を示す回路図である。出力段におけるスイッチ制御の動作を示すタイムチャートである。

以下、本発明の実施例について、図面を参照して説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

図１は、本実施例の出力回路を含む表示装置１００の構成を示すブロック図である。表示装置１００は、例えば液晶ディスプレイ等からなる表示パネル１０を反転駆動方式により駆動する液晶表示装置である。表示装置１００は、表示パネル１０、表示制御部１１、ゲートドライバ１２、及びソースドライバ１３を含む。

表示パネル１０には、２次元画面の水平方向に伸長するｍ個（ｍ：２以上の整数）の水平走査ラインＳ₁〜Ｓ_mと、２次元画面の垂直方向に伸長するｎ個（ｎ：２以上の整数）のデータラインＤ₁〜Ｄ_nとが形成されている。水平走査ライン及びデータラインの各交叉部の領域には、画素を担う表示セル（図１において破線で示す）がマトリクス状に配置されている。

表示制御部１１は、入力映像信号ＶＳに基づき、各画素の輝度レベルを表す画素データＰＤの系列を含む映像データ信号ＶＤをソースドライバ１３に供給する。また、表示制御部１１は、入力映像信号ＶＳから水平同期信号を検出し、これをゲートドライバ１２に供給する。また、表示制御部１１は、反転駆動における極性反転を制御する切替制御信号ＣＳをソースドライバ１３に供給する。

ゲートドライバ１２は、表示制御部１１から供給された水平同期信号に同期させて走査信号を生成し、これを表示パネル１０の水平走査ラインＳ₁〜Ｓ_mの各々に順次供給する。

ソースドライバ１３は、映像データ信号ＶＤに基づき、１水平走査ラインごとにｎ個の画素駆動電圧Ｇ₁〜Ｇ_nを生成し、これらを表示パネル１０のデータラインＤ₁〜Ｄ_nに印加する。この際、ソースドライバ１３は、表示制御部１１から供給された切替制御信号ＣＳに応じて画素駆動電圧Ｇ₁〜Ｇ_nの極性を反転させつつデータラインＤ₁〜Ｄ_nへの印加を行う。

図２は、表示ドライバとしてのソースドライバ１３の内部構成を示すブロック図である。ソースドライバ１３は、ラッチ部１３１、階調電圧変換部１３２及び出力部１３３を含む。

ラッチ部１３１は、表示制御部１１から供給された映像データ信号ＶＤに含まれる画素データＰＤの系列を順次取り込む。ラッチ部１３１は、１水平走査ライン分（ｎ個）の画素データＰＤの取り込みがなされる度に、ｎ個の画素データＰＤを画素データＱ₁〜Ｑ_nとして階調電圧変換部１３２に出力する。

階調電圧変換部１３２は、ラッチ部１３１から供給された画素データＱ₁〜Ｑ_nの各々を、その画素データによって表される輝度階調に対応した電圧値を有する正極性又は負極性の階調電圧Ａ₁〜Ａ_nに変換し、出力部１３３に供給する。

出力部１３３は、階調電圧Ａ₁〜Ａ_nを増幅した電圧を画素駆動電圧Ｇ₁〜Ｇ_nとして生成し、切替制御信号ＣＳに応じて極性を反転させつつ、表示パネル１０のデータラインＤ₁〜Ｄ_nに夫々供給する。出力部１３３は、データラインＤ₁〜Ｄ_nの数に対応するｎチャネル分の出力回路を有する。

図３は、ｎチャネル分の出力回路のうちの１つである出力回路２０の構成を示す回路図である。出力回路２０は、高電圧側オペアンプ３０及び低電圧側オペアンプ４０を有する。出力回路２０は、階調電圧に対応した信号である高電圧側駆動信号ＨＤＳ及び低電圧側駆動信号ＬＤＳの供給を受け、画素駆動電圧信号Ｇｋを出力端ＯＵＴ１から出力する。

高電圧側オペアンプ３０は、正極出力範囲の電圧を出力するソースアンプである。高電圧側オペアンプ３０は、高電圧側差動回路３１及び出力段３４を有する。高電圧側差動回路３１は、入力差動増幅段３２及び利得増幅段３３を含む。

入力差動増幅段３２は、高電圧側駆動信号ＨＤＳと、画素駆動電圧信号Ｇｋのフィードバック信号との入力を差動で受け、差動出力信号を利得増幅段３３に供給する。利得増幅段３３は、入力差動増幅段３２からの差動出力信号の利得を増幅し、第１の差動信号（ＤＳ１及びＤＳ２）として出力する。

出力段３４は、第１の差動信号（ＤＳ１及びＤＳ２）の供給を受け、画素駆動電圧信号Ｇｋを出力する。

低電圧側オペアンプ４０は、負極出力範囲の電圧を出力するシンクアンプである。低電圧側オペアンプ４０は、低電圧側差動回路４１及び出力段４４を有する。低電圧側差動回路４１は、入力差動増幅段４２及び利得増幅段４３を含む。

入力差動増幅段４２は、低電圧側駆動信号ＬＤＳと、画素駆動電圧信号Ｇｋのフィードバック信号との入力を差動で受け、差動出力信号を利得増幅段４３に供給する。利得増幅段４３は、入力差動増幅段４２からの差動出力信号の利得を増幅し、第２の差動信号（ＤＳ３及びＤＳ４）として出力段４４に供給する。

出力段４４は、第２の差動信号（ＤＳ３及びＤＳ４）の供給を受け、画素駆動電圧信号Ｇｋを出力する。

図４は、出力段３４及び４４の具体的構成を含む出力回路２０を示す回路図である。

出力段３４は、高電源電位ＶＤＤ（第１の電圧）の印加を受ける高電源端Ｎｄｄに接続されている。高電源電位ＶＤＤは、第１の電源ラインＬ１を介して出力段３４に供給される。出力段４４は、低電源電位ＶＳＳ（第２の電圧）の印加を受ける低電源端Ｎｓｓに接続されている。低電源電位ＶＳＳは、第２の電源ラインＬ２を介して出力段４４に供給される。また、出力段３４及び４４は、高電源電位ＶＤＤと低電源電位ＶＳＳとの中間の電位である中電源電位ＶＤＭ（第３の電圧）の印加を受ける中電源端Ｎｄｍに接続されている。中電源電位ＶＤＭは、第３の電源ラインＬ３を介して出力段３４及び４４に供給される。

出力段３４は、第１トランジスタＰ１、第２トランジスタＮ１及び第１スイッチ回路Ｓ１を有する。

第１トランジスタＰ１は、Ｐチャネル型（第１導電型）のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。第１トランジスタＰ１のソース及びバックゲートは、第１電源ラインＬ１に接続されている。第１トランジスタＰ１のドレインは、出力ノードＮｄ１を介して信号出力端ＯＵＴ１に接続されている。第１トランジスタＰ１のゲートには、高電圧側差動回路３１から信号ＤＳ１（第１差動信号の一方）が供給される。

第２トランジスタＮ１は、Ｎチャネル型（第１導電型とは反対導電型である第２導電型）のＭＯＳＦＥＴである。第２トランジスタＮ１のソースは、第３電源ラインＬ３に接続されている。第２トランジスタＮ１のドレインは、出力ノードＮｄ１を介して信号出力端ＯＵＴ１に接続されている。第２トランジスタＮ１のゲートには、高電圧側差動回路３１から信号ＤＳ２（第１差動信号の他方）が供給される。

第１スイッチ回路Ｓ１は、第２トランジスタＮ１のバックゲートと第２電源ラインＬ２及び第３電源ラインＬ３との接続切替を行う第１の切替部である。すなわち、第１スイッチ回路Ｓ１は、ソースドライバ１３内に設けられた制御回路（図示せず）からの切替信号の供給に応じて、第２トランジスタＮ１のバックゲートを第２電源ラインＬ２又は第３電源ラインＬ３のいずれか一方に接続する。これにより、第２トランジスタＮ１のバックゲートには、低電源電位ＶＳＳ又は中電源電位ＶＤＭのいずれか一方が印加される。

出力段４４は、第３トランジスタＰ２、第４トランジスタＮ２及び第２スイッチ回路Ｓ２を有する。

第３トランジスタＰ２は、Ｐチャネル型（第１導電型）のＭＯＳＦＥＴである。第３トランジスタＰ２のソースは、第３電源ラインＬ３に接続されている。第３トランジスタＰ２のドレインは、出力ノードＮｄ２を介して信号出力端ＯＵＴ１に接続されている。第３トランジスタＰ２のゲートには、低電圧側差動回路４１から信号ＤＳ３（第２差動信号の一方）が供給される。

第４トランジスタＮ２は、Ｎチャネル型（第２導電型）のＭＯＳＦＥＴである。第４トランジスタＮ２のソース及びバックゲートは、第２電源ラインＬ２に接続されている。第４トランジスタＮ２のドレインは、出力ノードＮｄ２を介して信号出力端ＯＵＴ１に接続されている。第２トランジスタＮ１のゲートには、低電圧側差動回路４１から信号ＤＳ４（第２差動信号の他方）が供給される。

第２スイッチ回路Ｓ２は、第３トランジスタＰ２のバックゲートと第１電源ラインＬ１及び第３電源ラインＬ３との接続切替を行う第２の切替部である。すなわち、第２スイッチ回路Ｓ２は、ソースドライバ１３内に設けられた制御回路（図示せず）からの切替信号の供給に応じて、第３トランジスタＰ１のバックゲートを第１電源ラインＬ１又は第３電源ラインＬ３のいずれか一方に接続する。これにより、第３トランジスタＰ２のバックゲートには、高電源電位ＶＤＤ又は中電源電位ＶＤＭのいずれか一方が印加される。

図５は、第１スイッチ回路Ｓ１及び第２スイッチ回路Ｓ２の切り替えタイミングを示すタイムチャートである。

切替信号ＳＳは、信号レベルがＨレベル及びＬレベルに変化し、当該信号レベルの変化に応じて第１スイッチ回路Ｓ１及び第２スイッチ回路Ｓ２の切り替えを制御する切替制御信号である。

信号出力端ＯＵＴ１から出力される画素駆動電圧信号Ｇｋが正極性である場合、切替信号ＳＳの信号レベルはＨレベルとなる。第１スイッチ回路Ｓ１の接続切替により、第２トランジスタＮ１のバックゲートは第３電源ラインＬ３に接続される。これにより、第２トランジスタＮ１のバックゲートには中電源電圧ＶＤＭが印加される。また、第２スイッチ回路Ｓ２の接続切替により、第３トランジスタＰ２のバックゲートは第１電源ラインＬ１に接続される。これにより、第３トランジスタＰ２のバックゲートには高電源電圧ＶＤＤが印加される。

一方、信号出力端ＯＵＴ１から出力される画素駆動電圧信号Ｇｋが負極性である場合、切替信号ＳＳの信号レベルはＬレベルとなる。第１スイッチ回路Ｓ１の接続切替により、第２トランジスタＮ１のバックゲートは第２電源ラインＬ２に接続される。これにより、第２トランジスタＮ１のバックゲートには低電源電圧ＶＳＳが印加される。また、第２スイッチ回路Ｓ２の接続切替により、第３トランジスタＰ２のバックゲートは第３電源ラインＬ３に接続される。これにより、第３トランジスタＰ２のバックゲートには中電源電圧ＶＤＭが印加される。

以上の切り替え動作により、第２トランジスタＮ１のバックゲート及び第３トランジスタＰ２のバックゲートに印加される電圧が切り替わり、第２トランジスタＮ１のバックバイアス―ソース間電圧及び第３トランジスタＰ２のバックバイアス―ソース間電圧の電圧値が変更される。

これにより、出力段３４と出力段４４とで基板バイアス効果による影響を同じにすることができるため、出力段３４及び出力段４４におけるトランジスタ電流の特性差がなくなる。

従って、本実施例の出力回路２０によれば、高電圧側オペアンプ３０及び低電圧側オペアンプ４０の出力波形を同等にすることができ、表示装置１００のパネル表示を向上させることが出来る。

なお、本発明は上記実施形態に限定されない。例えば、第１スイッチ回路Ｓ１は図４で示したスイッチ構成に限定されず、第２トランジスタＮ１のバックゲートと第２電源ラインＬ２及び第３電源ラインＬ３との接続切替をなすように構成されていれば良い。同様に、第２スイッチ回路Ｓ２は図４で示したスイッチ構成に限定されず、第３トランジスタＰ２のバックゲートと第１電源ラインＬ１及び第３電源ラインＬ３との接続切替をなすように構成されていれば良い。

また、上記実施例では、ｎチャネル分の出力回路のうちの１つとして出力回路２０の構成について説明したが、出力部１３３は、同様の構成を有するｎ個の出力回路を有する。かかる構成によれば、ｎチャネル分の全ての出力について、高電圧側オペアンプ及び低電圧側オペアンプの出力波形を同等にすることができ、表示装置１００のパネル表示を全体的に向上させることが出来る。

１００表示装置
１０表示パネル
１１表示制御部
１２ゲートドライバ
１３ソースドライバ
１３１ラッチ部
１３２階調電圧変換部
１３３出力部
２０出力回路
３０高電圧側オペアンプ
３１高電圧側差動回路
３２入力差動増幅段
３３利得増幅段
３４出力段
４０低電圧側オペアンプ
４１低電圧側差動回路
４２入力差動増幅段
４３利得増幅段
４４出力段
Ｐ１第１トランジスタ
Ｎ１第２トランジスタ
Ｐ２第３トランジスタ
Ｎ２第４トランジスタ
Ｓ１第１スイッチ回路
Ｓ２第２スイッチ回路

Claims

映像信号に応じた画素駆動電圧信号を表示パネルに出力する出力回路であって、
第１の電圧の供給を受ける第１の電圧ラインと、
前記第１の電圧よりも低電圧である第２の電圧の供給を受ける第２の電圧ラインと、
前記第１の電圧と前記第２の電圧との間の電圧である第３の電圧の供給を受ける第３の電圧ラインと、
前記映像信号に基づく階調電圧信号と前記画素駆動電圧信号とを差動増幅して生成された第１の差動信号の入力を受け、前記画素駆動電圧信号を出力する高電圧側出力段と、
前記映像信号に基づく階調電圧信号と前記画素駆動電圧信号とを差動増幅して生成された第２の差動信号の入力を受け、前記画素駆動電圧信号を出力する低電圧側出力段と、
前記画素駆動電圧信号を出力する信号出力端と、
前記映像信号に応じた階調電圧信号及び前記画素駆動電圧信号の入力を差動で受け、前記第１の差動信号を前記高電圧側出力段に供給する高電圧側差動回路と、
前記映像信号に応じた階調電圧信号及び前記画素駆動電圧信号の入力を差動で受け、前記第２の差動信号を前記低電圧側出力段に供給する低電圧側差動回路と、
を有し、
前記高電圧側出力段は、
前記第１の電圧ラインと前記第３の電圧ラインとの間に直列接続された第１導電型の第１のＭＯＳＦＥＴ及び前記第１導電型とは反対導電型の第２導電型の第２のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴのバックゲートと前記第２の電圧ライン及び前記第３の電圧ラインとの接続切替をなす第１の切替部と、
を有し、
前記低電圧側出力段は、
前記第３の電圧ラインと前記第２の電圧ラインとの間に直列接続された前記第１導電型の第３のＭＯＳＦＥＴ及び前記第２導電型の第４のＭＯＳＦＥＴと、
前記第３のＭＯＳＦＥＴのバックゲートと前記第１の電圧ライン及び前記第３の電圧ラインとの接続切替をなす第２の切替部と、
を有し、
前記第１のＭＯＳＦＥＴは、ゲートに前記第１の差動信号の一方が供給され、ソース及びバックゲートが前記第１の電圧ラインに接続され、ドレインが第１の出力ノードを介して前記信号出力端に接続されており、
前記第２のＭＯＳＦＥＴは、ゲートに前記第１の差動信号の他方が供給され、ソースが前記第３の電圧ラインに接続され、ドレインが前記第１の出力ノードを介して前記信号出力端に接続されており、
前記第３のＭＯＳＦＥＴは、ゲートに前記第２の差動信号の一方が供給され、ソースが前記第３の電圧ラインに接続され、ドレインが第２の出力ノードを介して前記信号出力端に接続されており、
前記第４のＭＯＳＦＥＴは、ゲートに前記第２の差動信号の他方が供給され、ソース及びバックゲートが前記第２の電圧ラインに接続され、ドレインが前記第２の出力ノードを介して前記信号出力端に接続されており、
前記第１の切替部は、前記画素駆動電圧信号が正極性である場合には、前記第２のＭＯＳＦＥＴのバックゲートと前記第３の電圧ラインとを接続し、前記画素駆動電圧信号が負極性である場合には、前記第２のＭＯＳＦＥＴのバックゲートと前記第２の電圧ラインとを接続し、
前記第２の切替部は、前記画素駆動電圧信号が正極性である場合には、前記第３のＭＯＳＦＥＴのバックゲートと前記第１の電圧ラインとを接続し、前記画素駆動電圧信号が負極性である場合には、前記第３のＭＯＳＦＥＴのバックゲートと前記第３の電圧ラインとを接続することを特徴とする出力回路。
ｎ個の画素データ（ｎは２以上の整数）の系列を含む映像信号に基づいて、第１〜第ｎの画素駆動電圧信号を表示パネルに供給する表示ドライバであって、
前記ｎ個の画素データを第１〜第ｎの階調電圧信号に変換する階調電圧変換部と、
前記第１〜第ｎの階調電圧信号に応じた画素駆動電圧信号を出力する出力部と、
を有し、
前記出力部は、各々が前記画素駆動電圧信号を出力する第１〜第ｎの出力回路を含み、
前記第１〜第ｎの出力回路の各々は、
第１の電圧の供給を受ける第１の電圧ラインと、
前記第１の電圧よりも低電圧である第２の電圧の供給を受ける第２の電圧ラインと、
前記第１の電圧と前記第２の電圧との間の電圧である第３の電圧の供給を受ける第３の電圧ラインと、
第ｋの階調電圧信号（ｋは１≦ｋ≦ｎの整数）と前記画素駆動電圧信号とを差動増幅して生成された第１の差動信号の入力を受け、前記画素駆動電圧信号を出力する高電圧側出力段と、
前記第ｋの階調電圧信号と前記画素駆動電圧信号とを差動増幅して生成された第２の差動信号の入力を受け、前記画素駆動電圧信号を出力する低電圧側出力段と、
前記画素駆動電圧信号を出力する信号出力端と、
前記映像信号に応じた階調電圧信号及び前記画素駆動電圧信号の入力を差動で受け、前記第１の差動信号を前記高電圧側出力段に供給する高電圧側差動回路と、
前記映像信号に応じた階調電圧信号及び前記画素駆動電圧信号の入力を差動で受け、前記第２の差動信号を前記低電圧側出力段に供給する低電圧側差動回路と、
を有し、
前記高電圧側出力段は、
前記第１の電圧ラインと前記第３の電圧ラインとの間に直列接続された第１導電型の第１のＭＯＳＦＥＴ及び前記第１導電型とは反対導電型の第２導電型の第２のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴのバックゲートと前記第２の電圧ライン及び前記第３の電圧ラインとの接続切替をなす第１の切替部と、
を有し、
前記低電圧側出力段は、
前記第３の電圧ラインと前記第２の電圧ラインとの間に直列接続された前記第１導電型の第３のＭＯＳＦＥＴ及び前記第２導電型の第４のＭＯＳＦＥＴと、
前記第３のＭＯＳＦＥＴのバックゲートと前記第１の電圧ライン及び前記第３の電圧ラインとの接続切替をなす第２の切替部と、
を有し、
前記第１のＭＯＳＦＥＴは、ゲートに前記第１の差動信号の一方が供給され、ソース及びバックゲートが前記第１の電圧ラインに接続され、ドレインが第１の出力ノードを介して前記信号出力端に接続されており、
前記第２のＭＯＳＦＥＴは、ゲートに前記第１の差動信号の他方が供給され、ソースが前記第３の電圧ラインに接続され、ドレインが前記第１の出力ノードを介して前記信号出力端に接続されており、
前記第３のＭＯＳＦＥＴは、ゲートに前記第２の差動信号の一方が供給され、ソースが前記第３の電圧ラインに接続され、ドレインが第２の出力ノードを介して前記信号出力端に接続されており、
前記第４のＭＯＳＦＥＴは、ゲートに前記第２の差動信号の他方が供給され、ソース及びバックゲートが前記第２の電圧ラインに接続され、ドレインが前記第２の出力ノードを介して前記信号出力端に接続されており、
前記第１の切替部は、前記画素駆動電圧信号が正極性である場合には、前記第２のＭＯＳＦＥＴのバックゲートと前記第３の電圧ラインとを接続し、前記画素駆動電圧信号が負極性である場合には、前記第２のＭＯＳＦＥＴのバックゲートと前記第２の電圧ラインとを接続し、
前記第２の切替部は、前記画素駆動電圧信号が正極性である場合には、前記第３のＭＯＳＦＥＴのバックゲートと前記第１の電圧ラインとを接続し、前記画素駆動電圧信号が負極性である場合には、前記第３のＭＯＳＦＥＴのバックゲートと前記第３の電圧ラインとを接続することを特徴とする表示ドライバ。