JP5777300B2 - 駆動回路及び表示装置 - Google Patents

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Description

本発明は、液晶表示パネルなどの表示パネルを駆動する駆動回路及び表示装置に関し、特に、反転駆動方式で動作して表示パネルを駆動する駆動回路及び表示装置に関する。
アクティブマトリクス型の液晶表示パネルは、一般に、マトリクス状に配列された複数の表示画素を有し、各表示画素が、液晶層と、この液晶層への電界印加を制御するＴＦＴ（Ｔｈｉｎ−Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）などの能動素子とを有する。駆動回路は、各能動素子をオン状態またはオフ状態にする制御信号を走査線（ゲート線）を介して供給するゲートドライバと、各表示画素の液晶層を挟み込む一対の画素電極及び対向電極間にデータ線（ソース線）を介してアナログ階調電圧を印加するソースドライバとを有する。同一極性の直流電圧成分を含む階調電圧を印加し続けると液晶層は劣化するので、画像信号のフレーム表示期間ごとあるいはフィールド表示期間ごとに階調電圧の直流電圧成分の極性を反転させて交流電圧を印加する反転駆動方式が広く採用されている。反転駆動方式により、液晶層に印加される電界の方向が表示期間（たとえば、フレーム期間あるいはフィールド期間）ごとに反転するので、液晶層の劣化を防止することができる。たとえば、ドット（たとえば１画素）単位で正極性の階調電圧（正極性の直流電圧成分を含む階調電圧）と負極性の階調電圧（負極性の直流電圧成分を含む階調電圧）とを交互に印加する反転駆動方式は、ドット反転方式と呼ばれており、走査線単位またはデータ線単位で正極性の階調電圧と負極性の階調電圧とを交互に供給する反転駆動方式は、ライン反転方式と呼ばれている。
ソースドライバを用いて反転駆動方式を実現する場合、一般に、ソースドライバは、正極性のアナログ階調電圧を出力するオペアンプ（以下「高圧側オペアンプ」と呼ぶ。）と、負極性のアナログ階調電圧を出力するオペアンプ（以下「低圧側オペアンプ」と呼ぶ。）とを含むインピーダンス変換回路を有している。このようなインピーダンス変換回路を有するソースドライバは、たとえば、特開２００６−２９２８０７号公報（特許文献１）、特開平１０−０６２７４４号公報（特許文献２）及び特開２００５−２６６７３８号公報（特許文献３）に開示されている。
特開２００６−２９２８０７号公報 特開平１０−０６２７４４号公報 特開２００５−２６６７３８号公報
以下、図１を参照しつつ反転駆動方式で動作するソースドライバの問題点を説明する。図１は、ソースドライバにおける低圧側オペアンプ１００Ａ及び高圧側オペアンプ１００Ｂを含むインピーダンス変換回路１００の一部を概略的に示す図である。低圧側オペアンプ１００Ａは、電源電圧ＶＳＳとこの電源電圧ＶＳＳよりも高い共通電源電圧ＶＭＭとを用いて動作する非反転増幅器であり、高圧側オペアンプ１００Ｂは、共通電源電圧ＶＭＭとこの共通電源電圧ＶＭＭよりも高い電源電圧ＶＤＤとを用いて動作する非反転増幅器である。低圧側オペアンプ１００Ａは、低電圧（負極性）のアナログ階調電圧を出力端子ＮＡから出力し、高圧側オペアンプ１００Ｂは、高電圧（正極性）のアナログ階調電圧を出力端子ＮＢから出力する。
図１に示されるように、低圧側オペアンプ１００Ａの出力端子ＮＡと高圧側オペアンプ１００Ｂの出力端子ＮＢとは、スイッチ回路２００を介してデータ線３１Ａ，３１Ｂと接続されている。スイッチ回路２００は、切替制御信号Ｓａ，Ｓｂ，Ｓｃ，Ｓｄに応じて開閉動作するスイッチ２０１，２０２，２０３，２０４を有している。スイッチ２０１，２０４がオン状態のときは、スイッチ２０２，２０３はオフ状態となり、スイッチ２０１，２０４がオフ状態のときは、スイッチ２０２，２０３はオン状態となるように切替制御が行われる。
ある画像表示期間Ｔｉ（たとえば、フレーム期間またはフィールド期間）から次の画像表示期間Ｔｉ＋１に移行する際、スイッチ２０１，２０４はオン状態からオフ状態に切り替えられ、スイッチ２０２，２０３はオフ状態からオン状態に切り替えられる。この際、負極性のアナログ階調電圧が供給されていた低電位のデータ線３１Ａがオン状態のスイッチ２０２を介して出力端子ＮＢと接続されるので、出力端子ＮＡの電位が一時的に上昇して出力端子ＮＡが共通電源電圧ＶＭＭを上回ることがある。同時に、正極性のアナログ階調電圧が供給されていた高電位のデータ線３１Ｂがオン状態のスイッチ２０３を介して出力端子ＮＡと接続されるので、出力端子ＮＢの電位が一時的に下降して共通電源電圧ＶＭＭを下回ることがある。このような場合、低圧側オペアンプ１００Ａ及び高圧側オペアンプ１００Ｂの内部に形成されている寄生ダイオード１０１ａ，１０１ｂに順方向バイアスが印加されて過電流が流れることにより、低圧側オペアンプ１００Ａ及び高圧側オペアンプ１００Ｂが破壊されるおそれがある。
上記に鑑みて本発明の目的は、高圧側オペアンプ及び低圧側オペアンプのいずれかに過電流が発生することを防止することができる駆動回路及び表示装置を提供することである。
本発明の第１の駆動回路は、複数の信号線と、前記複数の信号線と離間して交差するように配列された複数のデータ線と、前記信号線と前記データ線との交差点付近の領域にそれぞれ形成された容量性負荷とを有する表示パネルを駆動する駆動回路であって、第１電源電圧と該第１電源電圧よりも低い第２電源電圧とを用いて動作して正極性の直流電圧成分を有するアナログ電圧を出力する第１のオペアンプと、第３電源電圧と該第３電源電圧よりも低い第４電源電圧とを用いて動作して負極性の直流電圧成分を有するアナログ電圧を出力する第２のオペアンプと、前記第１のオペアンプの出力端子の接続先を前記複数のデータ線のうちの第１のデータ線から該第１のデータ線とは異なる第２のデータ線へ切り替えると同時に、前記第２のオペアンプの出力端子の接続先を前記第２のデータ線から前記第１のデータ線に切り替えるスイッチ回路と、を備え、前記第１のオペアンプは、前記第１のオペアンプにおいて形成された、前記第２電源電圧を供給する電源ラインに接続されたアノードと前記第１のオペアンプの出力端子に接続されたカソードとを有する第１の寄生ダイオードと、第１の保護スイッチ回路とを含み、前記スイッチ回路が前記第１のオペアンプの出力端子の接続先を前記第１のデータ線から前記第２のデータ線に切り替える場合に、前記第１の保護スイッチ回路は、前記スイッチ回路により前記第１のオペアンプの出力端子の接続先が前記第１のデータ線から電気的に切り離される直前に、前記第１の寄生ダイオードのアノードを前記第２電源電圧を供給する前記電源ラインから電気的に切り離し且つ前記第１の寄生ダイオードのアノードを前記第２電源電圧よりも低い電圧を供給する第１の電圧供給ラインに接続し、前記スイッチ回路により前記第１のオペアンプの出力端子の接続先が前記第２のデータ線に接続された後に、前記第１の寄生ダイオードのアノードを、前記第１の電圧供給ラインから電気的に切り離し且つ前記第２電源電圧を供給する前記電源ラインに接続することを特徴とする。
本発明の第２の駆動回路は、複数の信号線と、前記複数の信号線と離間して交差するように配列された複数のデータ線と、前記信号線と前記データ線との交差点付近の領域にそれぞれ形成された容量性負荷とを有する表示パネルを駆動する駆動回路であって、第１電源電圧と該第１電源電圧よりも低い第２電源電圧とを用いて動作して正極性の直流電圧成分を有するアナログ電圧を出力する第１のオペアンプと、第３電源電圧と該第３電源電圧よりも低い第４電源電圧とを用いて動作して負極性の直流電圧成分を有するアナログ電圧を出力する第２のオペアンプと、前記第１のオペアンプの出力端子の接続先を前記複数のデータ線のうちの第１のデータ線から該第１のデータ線とは異なる第２のデータ線へ切り替えると同時に、前記第２のオペアンプの出力端子の接続先を前記第２のデータ線から前記第１のデータ線に切り替えるスイッチ回路と、を備え、前記第２のオペアンプは、前記第２のオペアンプにおいて形成された、前記第３電源電圧を供給する電源ラインに接続されたカソードと前記第２のオペアンプの出力端子に接続されたアノードとを有する第２の寄生ダイオードと、第２の保護スイッチ回路とを含み前記スイッチ回路が前記第２のオペアンプの出力端子の接続先を前記第２のデータ線から前記第１のデータ線に切り替える場合に、前記第２の保護スイッチ回路は、前記スイッチ回路により前記第２のオペアンプの出力端子の接続先が前記第２のデータ線から電気的に切り離される直前に、前記第２の寄生ダイオードのカソードを前記第３電源電圧を供給する前記電源ラインから電気的に切り離し且つ前記第２の寄生ダイオードのカソードを前記第３電源電圧よりも高い電圧を供給する第２の電圧供給ラインに接続し、前記スイッチ回路により前記第２のオペアンプの出力端子の接続先が前記第１のデータ線に接続された後に、前記第２の寄生ダイオードのカソードを、前記第２の電圧供給ラインから電気的に切り離し且つ前記第３電源電圧を供給する前記電源ラインに接続することを特徴とする。
また、本発明の第３の駆動回路は、複数の信号線と、前記複数の信号線と離間して交差するように配列された複数のデータ線と、前記信号線と前記データ線との交差点付近の領域にそれぞれ形成された容量性負荷とを有する表示パネルを駆動する駆動回路であって、第１電源電圧と該第１電源電圧よりも低い第２電源電圧とを用いて動作して正極性の直流電圧成分を有するアナログ電圧を出力する第１のオペアンプと、第３電源電圧と該第３電源電圧よりも低い第４電源電圧とを用いて動作して負極性の直流電圧成分を有するアナログ電圧を出力する第２のオペアンプと、前記第１のオペアンプの出力端子の接続先を前記複数のデータ線のうちの第１のデータ線から該第１のデータ線とは異なる第２のデータ線へ切り替えると共に、前記第２のオペアンプの出力端子の接続先を前記第２のデータ線から前記第１のデータ線に切り替える動作を行う第１スイッチ回路と、前記第２電源電圧を供給する電源ラインに接続された第１のアノードと前記第１のオペアンプの出力端子に接続された第１のカソードとを有する第１の寄生ダイオードと、前記第３電源電圧を供給する電源ラインに接続された第２のカソードと前記第２のオペアンプの出力端子に接続された第２のアノードとを有する第２の寄生ダイオードと、前記第１のアノードの接続先を、前記第２電源電圧を供給する前記電源ラインから前記第２電源電圧より低い電圧を供給する第１の電圧供給ラインに切り替えると共に、前記第２のカソードの接続先を、前記第３電源電圧を供給する前記電源ラインから前記第３電源電圧より高い電圧を供給する第２の電圧供給ラインに切り替える第２スイッチ回路とを含み、前記第２スイッチ回路は、前記第１スイッチ回路の前記動作の直前において、前記第１のアノードの接続先を、前記第２電源電圧を供給する前記電源ラインから前記第１の電圧供給ラインに切り替え、前記第２のカソードの接続先を、前記第３電源電圧を供給する前記電源ラインから前記第２の電圧供給ラインに切り替え、前記第１スイッチ回路により、前記第１のオペアンプの出力端子の接続先が前記第２のデータ線に接続され、前記第２のオペアンプの出力端子の接続先が前記第１のデータ線に接続された後に、前記第１の寄生ダイオードの第１のアノードを、前記第１の電圧供給ラインから電気的に切り離し且つ前記第２電源電圧を供給する前記電源ラインに接続し、前記第２の寄生ダイオードの第２のカソードを、前記第２の電圧供給ラインから電気的に切り離し且つ前記第３電源電圧を供給する前記電源ラインに接続することを特徴とする。
本発明の表示装置は、前記駆動回路を備えることを特徴とする。
本発明によれば、高圧側の第１のオペアンプ及び低圧側の第２のオペアンプのいずれかに過電流が発生することを防止することができる。
ソースドライバにおける低圧側オペアンプ及び高圧側オペアンプを含むインピーダンス変換回路の一部を概略的に示す図である。 本発明に係る実施の形態１の液晶表示装置の概略構成を示す機能ブロック図である。 実施の形態１のソースドライバの構成例を概略的に示す図である。 ボルテージフォロアタイプの低圧側オペアンプ及び高圧側オペアンプ概略的に示す図である。 （Ａ），（Ｂ）は、ドット反転方式の駆動法を説明するための図である。 （Ａ），（Ｂ）は、ライン反転方式の駆動法を説明するための図である。 実施の形態１のソースドライバにおける低圧側オペアンプ及び高圧側オペアンプの概略構成と、これら低圧側オペアンプ及び高圧側オペアンプに対応するスイッチ回路の構成とを示す図である。 スイッチ回路の接続形態がストレート接続とクロス接続との一方から他方へ切り替えられる際の制御信号波形を示すタイミングチャートである。 保護スイッチ回路を持たない高圧側オペアンプ及び低圧側オペアンプの比較例の構成を概略的に示す図である。 本発明に係る実施の形態２のソースドライバの構成例を概略的に示す図である。 実施の形態２のソースドライバにおける低圧側オペアンプ及び高圧側オペアンプの概略構成と、これら低圧側オペアンプ及び高圧側オペアンプに対応するスイッチ回路の構成とを示す図である。 実施の形態１の変形例の低圧側オペアンプ及び高圧側オペアンプの構成を概略的に示す図である。
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。
実施の形態１．
図２は、本発明に係る実施の形態１の液晶表示装置１の概略構成を示す機能ブロック図である。この液晶表示装置１は、図２に示されるように、液晶表示パネル２，ソースドライバ３，ゲートドライバ４，コントローラ５及び電源回路６を備えている。ソースドライバ３及びゲートドライバ４の動作はコントローラ５によって制御される。
液晶表示パネル２は、バックライトユニット（図示せず）と、互いに並行に配列された走査線（ソース線）４１，…，４１と、これら走査線４１，…，４１と離間して交差するように配列されたデータ線（ソース線）３１Ａ，３１Ｂ，３１Ａ，３１Ｂ，…，３１Ａ，３１Ｂとを有する。図１において、符号３１Ａは奇数番目のデータ線を、符号３１Ｂは偶数番目のデータ線をそれぞれ示している。データ線３１Ａ，３１Ｂと走査線４１との各交差点付近には表示画素ＤＰが設けられている。図１に示されるように、これら表示画素ＤＰ，…，ＤＰは２次元配列されており、各表示画素ＤＰが、一対の画素電極及び対向電極に挟まれた液晶層を有する液晶表示素子（容量性負荷）２２と、この液晶表示素子２２への電界の印加を制御するＴＦＴなどの能動素子２１とを含む。画素電極には能動素子２１の被制御端子の一方が接続され、対向電極には、電源回路６から供給されたコモン電圧が印加される。また、能動素子２１の被制御端子の他方はデータ線３１Ａまたはデータ線３１Ｂに接続され、能動素子２１の制御端子（ゲート）は走査線４１に接続されている。
コントローラ５は、外部の信号源（図示せず）から供給されたデータ信号に画像処理を施してデジタルデータＤＤを生成し、これを水平表示ライン単位でソースドライバ３に出力する。ゲートドライバ４は、走査線４１，…，４１に順次パルス電圧を出力して能動素子２１をオン状態にする。ソースドライバ３は、デジタルデータＤＤをアナログ階調電圧（以下、単に「階調電圧」と呼ぶ。）に変換し、これら階調電圧をインピーダンス変換してデータ線３１Ａ，３１Ｂ，…，３１Ａ，３１Ｂにパラレル出力することにより、オン状態の能動素子２１を介して液晶表示素子２２の画素電極に階調電圧を印加することができる。各表示画素ＤＰはその階調電圧を保持する。この結果、液晶表示素子２２の画素電極と対向電極との間には階調電圧とコモン電圧との電圧差に応じた電界が形成される。液晶表示素子２２では、形成された電界に応じて液晶分子が配向し、液晶分子の配向状態に応じた光透過率が形成される。
図３は、実施の形態１のソースドライバ３の構成例を概略的に示す図である。図３に示されるように、ソースドライバ３は、シフトレジスタ３２，２ラインラッチ回路３３，ライン切替回路３４，レベルシフト回路３５，電圧変換回路３６，インピーダンス変換回路３７，ライン切替回路３８及び階調電圧発生回路３９を有する。
インピーダンス変換回路３７は、ボルテージフォロアタイプの低圧側オペアンプ３７Ａと、ボルテージフォロアタイプの高圧側オペアンプ３７Ｂとの組を複数有している。図４は、これら低圧側オペアンプ３７Ａと高圧側オペアンプ３７Ｂとを概略的に示す図である。図４に示されるように、高圧側オペアンプ３７Ｂは、電源電圧ＶＤＤとこの電源電圧ＶＤＤよりも低い共通電源電圧ＶＭＭとを用いて動作する非反転増幅器であり、低圧側オペアンプ３７Ａは、共通電源電圧ＶＭＭとこの共通電源電圧ＶＭＭよりも低い電源電圧ＶＳＳとを用いて動作する非反転増幅器である。
図３のシフトレジスタ３２は、コントローラ５から転送されたデジタルデータ（多値階調データ）ＤＤを取り込み、データ線３１Ａ，３１Ｂ，…，３１Ａ，３１Ｂと一対一で対応する配線ラインＳａ，Ｓｂ，…，Ｓａ，Ｓｂを介して１水平表示ライン分のデジタルデータを２ラインラッチ回路３３にパラレルに出力する。ここで、符号Ｓａは奇数番目のデータ線３１Ａに対応する配線ラインを、符号Ｓｂは偶数番目のデータ線３１Ｂに対応する配線ラインをそれぞれ示している。２ラインラッチ回路３３は、シフトレジスタ３２のパラレル出力をラッチするとともに、配線ラインＳａ，Ｓｂ，…，Ｓａ，Ｓｂと一対一で対応する配線ラインＲａ，Ｒｂ，…，Ｒａ，Ｒｂを介して保持データをライン切替回路３４にパラレルに出力する。
ライン切替回路３４は、一対の配線ラインＲａ，Ｒｂ毎に設けられたスイッチ回路３４１を有する。各スイッチ回路３４１は、コントローラ５からの制御信号ＳＷ１に応じて動作する。ライン切替回路３４よりも後段にあるレベルシフト回路３５は、負極性の階調電圧用のレベルシフタ３５Ａと正極性の階調電圧用のレベルシフタ３５Ｂとの組を有している。スイッチ回路３４１は、あるタイミングで、一対の配線ラインＲａ，Ｒｂのうち一方の配線ラインＲａをレベルシフタ３５Ａに接続すると同時に、他方の配線ラインＲｂをレベルシフタ３５Ｂに接続することにより、配線ラインＲａから伝達した信号をレベルシフタ３５Ａに供給し、且つ、配線ラインＲｂから伝達した信号をレベルシフタ３５Ｂに供給する。以下、このときのスイッチ回路３４１の接続形態を「ストレート接続」と呼ぶこととする。一方、別のタイミングでは、スイッチ回路３４１は、一方の配線ラインＲａをレベルシフタ３５Ｂに接続すると同時に、他方の配線ラインＲｂをレベルシフタ３５Ａに接続することにより、配線ラインＲａから伝達した信号をレベルシフタ３５Ｂに供給し、且つ、配線ラインＲｂから伝達した信号をレベルシフタ３５Ａに供給する。以下、このときのスイッチ回路３４１の接続形態を「クロス接続」と呼ぶこととする。
階調電圧発生回路３９は、電源回路６から供給された電圧から、基準電圧（たとえば、ＧＮＤレベル）よりも高い２Ｎ個のレベル（Ｎは正整数）の正極性の階調電圧群ＶＰと、基準電圧よりも低い２Ｎ個のレベルの負極性の階調電圧群ＶＮとを生成し、これらを電圧変換回路３６に供給する。たとえば、８ビット階調の表示を行う場合、２８（＝２５６）個のレベルの正極性の階調電圧と、２８レベルの負極性の階調電圧とが生成される。電圧変換回路３６においては、階調電圧選択部３６Ａは、負極性の階調電圧群ＶＮの中から、レベルシフタ３５Ａの出力に対応する階調電圧を選択しこれを低圧側オペアンプ３７Ａに入力させる。また、階調電圧選択部３６Ｂは、正極性の階調電圧群ＶＰの中から、レベルシフタ３５Ｂの出力に対応する階調電圧を選択しこれを高圧側オペアンプ３７Ｂに入力させる。
ライン切替回路３８は、低圧側オペアンプ３７Ａと高圧側オペアンプ３７Ｂの組ごとに設けられたスイッチ回路３８１を有する。各スイッチ回路３８１は、コントローラ５から供給された制御信号ＳＷ２に応じて動作する。上記スイッチ回路３４１がストレート接続しているとき、スイッチ回路３８１は、低圧側オペアンプ３７Ａの出力端子をデータ線３１Ａの一端に接続すると同時に、高圧側オペアンプ３７Ｂの出力端子をデータ線３１Ｂの一端に接続する。このときのスイッチ回路３８１の接続形態も「ストレート接続」と呼ぶこととする。このとき、奇数番目のデータ線３１Ａには負極性の階調電圧が印加され、偶数番目のデータ線３１Ｂには正極性の階調電圧が印加される。一方、上記スイッチ回路３４１がクロス接続しているとき、スイッチ回路３８１は、低圧側オペアンプ３７Ａの出力端子をデータ線３１Ｂの一端に接続すると同時に、高圧側オペアンプ３７Ｂの出力端子をデータ線３１Ａの一端に接続する。このときのスイッチ回路３８１の接続形態も「クロス接続」と呼ぶこととする。このとき、奇数番目のデータ線３１Ａには正極性の階調電圧が印加され、偶数番目のデータ線３１Ｂには負極性の階調電圧が印加される。
ライン切替回路３４におけるスイッチ回路３４１の接続形態とライン切替回路３８におけるスイッチ回路３８１の接続形態との組み合わせにより、反転駆動方式で液晶表示パネル２を駆動することが可能となる。図５（Ａ），（Ｂ）は、ドット反転方式の駆動法を説明するための図であり、図６（Ａ），（Ｂ）は、ライン反転方式の駆動法を説明するための図である。図５（Ａ），（Ｂ）及び図６（Ａ），（Ｂ）中、「＋」の記号は、表示画素ＤＰが正極性の階調電圧を保持すること意味し、「−」の記号は、表示画素ＤＰが負極性の階調電圧を保持することを意味する。
図５（Ａ），（Ｂ）では、水平表示方向に隣り合う表示画素ＤＰ，ＤＰはいずれも互いに逆極性の階調電圧を保持し、垂直表示方向に隣り合う表示画素ＤＰ，ＤＰも互いに逆極性の階調電圧を保持する。図５（Ａ）の状態と図５（Ｂ）の状態とは、たとえば、フレーム単位またはフィールド単位で交互に切り替えられる。一方、図６（Ａ），（Ｂ）では、垂直表示方向に隣り合う表示画素ＤＰ，ＤＰは互いに同一極性の階調電圧を保持するが、水平表示方向に隣り合う表示ラインはいずれも互いに逆極性の階調電圧を保持する。図６（Ａ）の状態と図６（Ｂ）の状態とは、たとえば、フレーム単位またはフィールド単位で交互に切り替えられる。
図７は、実施の形態１のソースドライバ３における低圧側オペアンプ３７Ａ及び高圧側オペアンプ３７Ｂの概略構成と、これら低圧側オペアンプ３７Ａ及び高圧側オペアンプ３７Ｂに対応するスイッチ回路３８１の概略構成とを示す図である。図７に示されるように、高圧側オペアンプ３７Ｂは、差動増幅段５０Ｂ、出力増幅段５１Ｂ及び保護スイッチ回路６２を含む。高圧側オペアンプ３７Ｂの出力端子（ノード）ＮＢは、差動増幅段５０Ｂの反転入力端子（−）に接続されている。
出力増幅段５１Ｂは、ＰＭＯＳトランジスタ（ｐチャネル型電界効果トランジスタ）６０Ｐと、ＮＭＯＳトランジスタ（ｎチャネル型電界効果トランジスタ）６１Ｎとを有する。ＮＭＯＳトランジスタ６１Ｎにおいては、ゲートは、差動増幅段５０Ｂの出力端子と接続され、ソースは、共通電源電圧ＶＭＭを供給する電源ライン（以下、ＶＭＭ電源ラインと呼ぶ。）と接続され、ドレインは、出力端子ＮＢと接続されている。図７に示されるように、このＮＭＯＳトランジスタ６１Ｎのバックゲートとドレインとの間にはｐｎ接合ダイオード（寄生ダイオード）７０が形成されている。一方、ＰＭＯＳトランジスタ６０Ｐにおいては、ソースは、電源電圧ＶＤＤを供給する電源ライン（以下、ＶＤＤ電源ラインと呼ぶ。）と接続され、ドレインは、ＮＭＯＳトランジスタ６１Ｎのドレインと接続され、ゲートには定電圧が印加されている。また、ＰＭＯＳトランジスタ６０ＰのバックゲートはＶＤＤ電源ラインと接続されている。このＰＭＯＳトランジスタ６０Ｐは定電流源として動作する。差動増幅段５０Ｂの構成は、公知の構成であればよく、特に限定されるものではない。
保護スイッチ回路６２は、ＭＯＳスイッチ６２１，６２２を含む。一方のＭＯＳスイッチ６２１は、ゲート電圧（制御電圧）Ｖｐ１のレベルに応じて導通状態（オン状態）または非導通状態（オフ状態）となるＰＭＯＳトランジスタＰ１と、ゲート電圧（制御電圧）Ｖｎ１のレベルに応じて導通状態（オン状態）または非導通状態（オフ状態）となるＮＭＯＳトランジスタＮ１との対からなる。このＭＯＳスイッチ６２１の一方の被制御端子はＮＭＯＳトランジスタ６１Ｎのバックゲート（すなわち、寄生ダイオード７０のアノード）と接続され、ＭＯＳスイッチ６２１の他方の被制御端子はＶＭＭ電源ラインと接続されている。他方のＭＯＳスイッチ６２２は、ゲート電圧（制御電圧）Ｖｐ２のレベルに応じて導通状態（オン状態）または非導通状態（オフ状態）となるＰＭＯＳトランジスタＰ２と、ゲート電圧（制御電圧）Ｖｎ２のレベルに応じて導通状態（オン状態）または非導通状態（オフ状態）となるＮＭＯＳトランジスタＮ２の対からなる。このＭＯＳスイッチ６２２の一方の被制御端子はＮＭＯＳトランジスタ６１Ｎのバックゲート（すなわち、寄生ダイオード７０のアノード）と接続され、ＭＯＳスイッチ６２２の他方の被制御端子は、電源電圧ＶＳＳを供給する電源ライン（以下、ＶＳＳ電源ラインと呼ぶ。）と接続されている。図２のコントローラ５は、ゲート電圧Ｖｎ１，Ｖｐ１，Ｖｎ２，Ｖｐ２を切替制御信号として保護スイッチ回路６２に供給する。
一方、低圧側オペアンプ３７Ａは、図７に示されるように、差動増幅段５０Ａ、出力増幅段５１Ａ及び保護スイッチ回路６７を含む。低圧側オペアンプ３７Ａの出力端子（ノード）ＮＡは、差動増幅段５０Ａの反転入力端子（−）に接続されている。
出力増幅段５１Ａは、ＰＭＯＳトランジスタ（ｐチャネル型電界効果トランジスタ）６５Ｐと、ＮＭＯＳトランジスタ（ｎチャネル型電界効果トランジスタ）６６Ｎとを有する。ＰＭＯＳトランジスタ６５Ｐにおいては、ゲートは、差動増幅段５０Ａの出力端子と接続され、ソースは、ＶＭＭ電源ラインと接続され、ドレインは、出力端子ＮＡと接続されている。図７に示されるように、このＰＭＯＳトランジスタ６５Ｐのバックゲートとドレインとの間にはｐｎ接合ダイオードである寄生ダイオード７１が形成されている。一方、ＮＭＯＳトランジスタ６６Ｎにおいては、ソースはＶＳＳ電源ラインと接続され、ドレインはＰＭＯＳトランジスタ６５Ｐのドレインと接続され、ゲートには定電圧が印加されている。また、ＮＭＯＳトランジスタ６６ＮのバックゲートはＶＳＳ電源ラインと接続されている。このＰＭＯＳトランジスタ６０Ｐは定電流源として動作する。差動増幅段５０Ａの構成は、公知の構成であればよく、特に限定されるものではない。
保護スイッチ回路６７は、ＭＯＳスイッチ６７１，６７２を含む。一方のＭＯＳスイッチ６７１は、ゲート電圧（制御電圧）Ｖｐ３のレベルに応じて導通状態（オン状態）または非導通状態（オフ状態）となるＰＭＯＳトランジスタＰ３と、ゲート電圧（制御電圧）Ｖｎ３のレベルに応じて導通状態（オン状態）または非導通状態（オフ状態）となるＮＭＯＳトランジスタＮ３との対からなる。このＭＯＳスイッチ６７１の一方の被制御端子はＰＭＯＳトランジスタ６５Ｐのバックゲート（すなわち、寄生ダイオード７１のカソード）と接続され、ＭＯＳスイッチ６７１の他方の被制御端子はＶＭＭ電源ラインと接続されている。他方のＭＯＳスイッチ６７２は、ゲート電圧（制御電圧）Ｖｐ４のレベルに応じて導通状態（オン状態）または非導通状態（オフ状態）となるＰＭＯＳトランジスタＰ４と、ゲート電圧（制御電圧）Ｖｎ４のレベルに応じて導通状態（オン状態）または非導通状態（オフ状態）となるＮＭＯＳトランジスタＮ４の対からなる。このＭＯＳスイッチ６７２の一方の被制御端子はＰＭＯＳトランジスタ６５Ｐのバックゲート（すなわち、寄生ダイオード７１のカソード）と接続され、ＭＯＳスイッチ６７２の他方の被制御端子はＶＤＤ電源ラインと接続されている。図２のコントローラ５は、ゲート電圧Ｖｎ３，Ｖｐ３，Ｖｎ４，Ｖｐ４を切替制御信号として保護スイッチ回路６７に供給する。
図７に示されるスイッチ回路３８１は、第１〜第４のＭＯＳスイッチ３８２，３８３，３８４，３８５を含む。第１のＭＯＳスイッチ３８２は、ゲート電圧（制御電圧）Ｖｓｐ１のレベルに応じて導通状態（オン状態）または非導通状態（オフ状態）となるＰＭＯＳトランジスタＳＰ１と、ゲート電圧（制御電圧）Ｖｓｎ１のレベルに応じて導通状態（オン状態）または非導通状態（オフ状態）となるＮＭＯＳトランジスタＳＮ１との対からなる。第２のＭＯＳスイッチ３８３は、ゲート電圧（制御電圧）Ｖｓｐ２のレベルに応じて導通状態（オン状態）または非導通状態（オフ状態）となるＰＭＯＳトランジスタＳＰ２と、ゲート電圧（制御電圧）Ｖｓｎ２のレベルに応じて導通状態（オン状態）または非導通状態（オフ状態）となるＮＭＯＳトランジスタＳＮ２との対からなる。第３のＭＯＳスイッチ３８４は、ゲート電圧（制御電圧）Ｖｓｐ３のレベルに応じて導通状態（オン状態）または非導通状態（オフ状態）となるＰＭＯＳトランジスタＳＰ３と、ゲート電圧（制御電圧）Ｖｓｎ３のレベルに応じて導通状態（オン状態）または非導通状態（オフ状態）となるＮＭＯＳトランジスタＳＮ３との対からなる。そして、第４のＭＯＳスイッチ３８５は、ゲート電圧（制御電圧）Ｖｓｐ４のレベルに応じて導通状態（オン状態）または非導通状態（オフ状態）となるＰＭＯＳトランジスタＳＰ４と、ゲート電圧（制御電圧）Ｖｓｎ４のレベルに応じて導通状態（オン状態）または非導通状態（オフ状態）となるＮＭＯＳトランジスタＳＮ４との対からなる。
図２のコントローラ５は、ゲート電圧Ｖｓｐ１，Ｖｓｎ１，Ｖｓｐ２，Ｖｓｎ２，Ｖｓｐ３，Ｖｓｎ３，Ｖｓｐ４，Ｖｓｎ４をスイッチ回路３８１に供給してスイッチ回路３８１の接続形態を制御する。スイッチ回路３８１の接続形態がストレート接続のとき、ＭＯＳスイッチ３８２，３８５は、導通状態となり、出力端子ＮＢをデータ線３１Ｂに接続し、出力端子ＮＡをデータ線３１Ａに接続する。また、ＭＯＳスイッチ３８３，３８４は非導通状態となる。他方、スイッチ回路３８１の接続形態がクロス接続のときは、ＭＯＳスイッチ３８３，３８４は、導通状態となり、出力端子ＮＡをデータ線３１Ｂに接続し、出力端子ＮＢをデータ線３１Ａに接続する。また、ＭＯＳスイッチ３８２，３８５は非導通状態となる。
図８は、スイッチ回路３８１の接続形態がストレート接続とクロス接続との一方から他方へ切り替えられる際の制御信号波形を示すタイミングチャートである。図８には、スイッチ回路３８１に与えられるゲート電圧Ｖｓｐ１，Ｖｓｎ１，Ｖｓｐ２，Ｖｓｎ２，Ｖｓｐ３，Ｖｓｎ３，Ｖｓｐ４，Ｖｓｎ４の波形と、保護スイッチ回路６２，６７に供給されるゲート電圧Ｖｐ１，Ｖｎ１，Ｖｐ２，Ｖｎ２，Ｖｐ３，Ｖｎ３，Ｖｐ４，Ｖｎ４の波形と、出力端子ＮＡ，ＮＢの電位Ｖａ，Ｖｂとが示されている。
スイッチ回路３８１の接続形態がストレート接続からクロス接続に切り替えられるとき（時刻ｔ１付近）、図８に示されるように、ＭＯＳスイッチ３８２，３８５を導通状態から非導通状態にするゲート電圧Ｖｓｐ１，Ｖｓｎ１，Ｖｓｐ４，Ｖｓｎ４が供給される。すなわち、ＰＭＯＳトランジスタＳＰ１，ＳＰ４のゲート電圧Ｖｓｐ１，Ｖｓｐ４の波形が立ち上げられ、ＮＭＯＳトランジスタＳＮ１，ＳＮ４のゲート電圧Ｖｓｎ１，Ｖｓｎ４の波形が立ち下げられる。同時に、ＭＯＳスイッチ３８３，３８４を非導通状態から導通状態にするゲート電圧Ｖｓｐ２，Ｖｓｎ２，Ｖｓｐ３，Ｖｓｎ３が供給される。すなわち、ＰＭＯＳトランジスタＳＰ２，ＳＰ３のゲート電圧Ｖｓｐ２，Ｖｓｐ３の波形が立ち下げられ、ＮＭＯＳトランジスタＳＮ２，ＳＮ３のゲート電圧Ｖｓｎ２，Ｖｓｎ３の波形が立ち上げられる。
高圧側オペアンプ３７Ｂの保護スイッチ回路６２では、スイッチ回路３８１の接続形態がストレート接続からクロス接続に切り替えられる直前（時刻ｔ１の直前）に、ＭＯＳスイッチ６２１を導通状態から非導通状態にするゲート電圧Ｖｎ１，Ｖｐ１が供給される。すなわち、ＮＭＯＳトランジスタＮ１のゲート電圧Ｖｎ１の波形が立ち下げられ、ＰＭＯＳトランジスタＰ１のゲート電圧Ｖｐ１の波形が立ち上げられる。同時に、ＭＯＳスイッチ６２２を非導通状態から導通状態にするゲート電圧Ｖｎ２，Ｖｐ２が供給される。すなわち、図８に示されるように、ＮＭＯＳトランジスタＮ２のゲート電圧Ｖｎ２の波形が立ち上げられ、ＰＭＯＳトランジスタＰ２のゲート電圧Ｖｐ２の波形が立ち下げられる。
時刻ｔ１から所定時間経過後は、ＭＯＳスイッチ６２１を非導通状態から導通状態にするゲート電圧Ｖｎ１，Ｖｐ１が供給される。すなわち、ＮＭＯＳトランジスタＮ１のゲート電圧Ｖｎ１の波形が立ち上げられ、ＰＭＯＳトランジスタＰ１のゲート電圧Ｖｐ１の波形が立ち下げられる。同時に、ＭＯＳスイッチ６２２を導通状態から非導通状態にするゲート電圧Ｖｎ２，Ｖｐ２が供給される。すなわち、ＮＭＯＳトランジスタＮ２のゲート電圧Ｖｎ２の波形が立ち下げられ、ＰＭＯＳトランジスタＰ２のゲート電圧Ｖｐ２の波形が立ち上げられる。
上記のとおり、時刻ｔ１から所定時間の間、ＭＯＳスイッチ６２２が導通状態になることで、寄生ダイオード７０のアノードに電源電圧ＶＭＭよりも低い電源電圧ＶＳＳが印加される。これにより、寄生ダイオード７０に順方向バイアスが印加されることを確実に防止することができる。より具体的には、時刻ｔ１の前には、高圧側オペアンプ３７ＢはＭＯＳスイッチ３８２を介してデータ線３１Ｂに正極性の階調電圧を出力していたので、時刻ｔ１の時点でデータ線３１Ｂの電位は高い状態にある。また、低圧側オペアンプ３７Ａは、時刻ｔ１の前には負極性の階調電圧をＭＯＳスイッチ３８５を介してデータ線３１Ａに出力していたので、時刻ｔ１の時点でデータ線３１Ａの電位は低い状態にある。時刻ｔ１の経過後にスイッチ回路３８１の接続形態がクロス接続に切り替えられると、高圧側オペアンプ３７Ｂの出力端子ＮＢは、ＭＯＳスイッチ３８４を介して低電位のデータ線３１Ａに接続されるので、図８に示されるように出力端子ＮＢの電位Ｖｂは一時的に急峻に下降する。このとき、寄生ダイオード７０のカソードの電位も下降するが、カソードの電位が下降する前に、寄生ダイオード７０のアノードは、ＭＯＳスイッチ６２１（ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１）によりＶＭＭ電源ラインから電気的に切り離され、且つ、ＭＯＳスイッチ６２２（ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２）により電源電圧ＶＳＳに接続される。したがって、寄生ダイオード７０への順方向バイアスの印加が確実に防止される。
一方、低圧側オペアンプ３７Ａの保護スイッチ回路６７では、スイッチ回路３８１の接続形態がストレート接続からクロス接続に切り替えられる直前（時刻ｔ１の直前）に、ＭＯＳスイッチ６７１を導通状態から非導通状態にするゲート電圧Ｖｎ３，Ｖｐ３が供給される。すなわち、ＮＭＯＳトランジスタＮ３のゲート電圧Ｖｎ３の波形が立ち下げられ、ＰＭＯＳトランジスタＰ３のゲート電圧Ｖｐ３の波形が立ち上げられる。同時に、ＭＯＳスイッチ６７２を非導通状態から導通状態にするゲート電圧Ｖｎ４，Ｖｐ４が供給される。すなわち、図８に示されるように、ＮＭＯＳトランジスタＮ４のゲート電圧Ｖｎ４の波形が立ち上げられ、ＰＭＯＳトランジスタＰ４のゲート電圧Ｖｐ４の波形が立ち下げられる。
時刻ｔ１から所定時間経過後は、ＭＯＳスイッチ６７１を非導通状態から導通状態にするゲート電圧Ｖｎ３，Ｖｐ３が供給される。すなわち、ＮＭＯＳトランジスタＮ３のゲート電圧Ｖｎ３の波形が立ち上げられ、ＰＭＯＳトランジスタＰ３のゲート電圧Ｖｐ３の波形が立ち下げられる。同時に、ＭＯＳスイッチ６７２を導通状態から非導通状態にするゲート電圧Ｖｎ４，Ｖｐ４が供給される。すなわち、ＮＭＯＳトランジスタＮ４のゲート電圧Ｖｎ４の波形が立ち下げられ、ＰＭＯＳトランジスタＰ４のゲート電圧Ｖｐ４の波形が立ち上げられる。
上記のとおり、時刻ｔ１から所定時間の間、ＭＯＳスイッチ６７２が導通状態になることで、寄生ダイオード７１のカソードに電源電圧ＶＭＭよりも高い電源電圧ＶＤＤが印加される。これにより、寄生ダイオード７１に順方向バイアスが印加されることを確実に防止することができる。より具体的には、時刻ｔ１の経過後にスイッチ回路３８１の接続形態がクロス接続に切り替えられると、低圧側オペアンプ３７Ａの出力端子ＮＡは、ＭＯＳスイッチ３８３を介して高電位のデータ線３１Ｂに接続されるので、図８に示されるように出力端子ＮＡの電位Ｖａは一時的に急峻に上昇する。このとき、寄生ダイオード７１のアノードの電位も上昇するが、アノードの電位が上昇する前に、寄生ダイオード７１のカソードは、ＭＯＳスイッチ６７１（ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３）によりＶＭＭ電源ラインから電気的に切り離され、且つ、ＭＯＳスイッチ６７２（ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ４）により電源電圧ＶＤＤに接続される。したがって、寄生ダイオード７１への順方向バイアスの印加が確実に防止される。
次に、スイッチ回路３８１の接続形態がクロス接続からストレート接続に切り替えられるとき（時刻ｔ２付近）、図８に示されるように、ＭＯＳスイッチ３８３，３８４を導通状態から非導通状態にするゲート電圧Ｖｓｐ２，Ｖｓｎ２，Ｖｓｐ３，Ｖｓｎ３が供給される。すなわち、ＰＭＯＳトランジスタＳＰ２，ＳＰ３のゲート電圧Ｖｓｐ２，Ｖｓｐ３の波形が立ち上げられ、ＮＭＯＳトランジスタＳＮ２，ＳＮ３のゲート電圧Ｖｓｎ２，Ｖｓｎ３の波形が立ち下げられる。同時に、ＭＯＳスイッチ３８２，３８５を非導通状態から導通状態にするゲート電圧Ｖｓｐ１，Ｖｓｎ１，Ｖｓｐ４，Ｖｓｎ４が供給される。すなわち、ＰＭＯＳトランジスタＳＰ１，ＳＰ４のゲート電圧Ｖｓｐ１，Ｖｓｐ４の波形が立ち下げられ、ＮＭＯＳトランジスタＳＮ１，ＳＮ４のゲート電圧Ｖｓｎ１，Ｖｓｎ４の波形が立ち上げられる。
高圧側オペアンプ３７Ｂの保護スイッチ回路６２では、スイッチ回路３８１の接続形態がクロス接続からストレート接続に切り替えられる直前（時刻ｔ２の直前）に、ＭＯＳスイッチ６２１を導通状態から非導通状態にするゲート電圧Ｖｎ１，Ｖｐ１が供給される。同時に、ＭＯＳスイッチ６２２を非導通状態から導通状態にするゲート電圧Ｖｎ２，Ｖｐ２が供給される。
時刻ｔ２から所定時間経過後は、ＭＯＳスイッチ６２１を非導通状態から導通状態にするゲート電圧Ｖｎ１，Ｖｐ１が供給される。同時に、ＭＯＳスイッチ６２２を導通状態から非導通状態にするゲート電圧Ｖｎ２，Ｖｐ２が供給される。
上記のとおり、時刻ｔ２から所定時間の間、ＭＯＳスイッチ６２２が導通状態になることで、寄生ダイオード７０のアノードに電源電圧ＶＭＭよりも低い電源電圧ＶＳＳが印加される。これにより、寄生ダイオード７０に順方向バイアスが印加されることを確実に防止することができる。より具体的には、時刻ｔ２の前には、高圧側オペアンプ３７ＢはＭＯＳスイッチ３８４を介してデータ線３１Ａに正極性の階調電圧を出力していたので、時刻ｔ２の時点でデータ線３１Ａの電位は高い状態にある。また、低圧側オペアンプ３７Ａは、時刻ｔ２の前には負極性の階調電圧をＭＯＳスイッチ３８３を介してデータ線３１Ｂに出力していたので、時刻ｔ２の時点でデータ線３１Ｂの電位は低い状態にある。時刻ｔ２の経過後にスイッチ回路３８１の接続形態がストレート接続に切り替えられると、高圧側オペアンプ３７Ｂの出力端子ＮＢは、ＭＯＳスイッチ３８２を介して低電位のデータ線３１Ｂに接続されるので、図８に示されるように出力端子ＮＢの電位Ｖｂは一時的に急峻に下降する。このとき、寄生ダイオード７０のカソードの電位も下降するが、カソードの電位が下降する前に、寄生ダイオード７０のアノードは、ＭＯＳスイッチ６２１（ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１）によりＶＭＭ電源ラインから電気的に切り離され、且つ、ＭＯＳスイッチ６２２（ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２）により電源電圧ＶＳＳに接続される。したがって、寄生ダイオード７０への順方向バイアスの印加が確実に防止される。
一方、低圧側オペアンプ３７Ａの保護スイッチ回路６７では、スイッチ回路３８１の接続形態がクロス接続からストレート接続に切り替えられる直前（時刻ｔ２の直前）に、ＭＯＳスイッチ６７１を導通状態から非導通状態にするゲート電圧Ｖｎ３，Ｖｐ３が供給される。同時に、ＭＯＳスイッチ６７２を非導通状態から導通状態にするゲート電圧Ｖｎ４，Ｖｐ４が供給される。
時刻ｔ２から所定時間経過後は、ＭＯＳスイッチ６７１を非導通状態から導通状態にするゲート電圧Ｖｎ３，Ｖｐ３が供給される。同時に、ＭＯＳスイッチ６７２を導通状態から非導通状態にするゲート電圧Ｖｎ４，Ｖｐ４が供給される。
上記のとおり、時刻ｔ２から所定時間の間、ＭＯＳスイッチ６７２が導通状態になることで、寄生ダイオード７１のカソードに電源電圧ＶＭＭよりも高い電源電圧ＶＤＤが印加される。これにより、寄生ダイオード７１に順方向バイアスが印加されることを確実に防止することができる。より具体的には、時刻ｔ２の経過後にスイッチ回路３８１の接続形態がストレート接続に切り替えられると、低圧側オペアンプ３７Ａの出力端子ＮＡは、ＭＯＳスイッチ３８５を介して高電位のデータ線３１Ａに接続されるので、図８に示されるように出力端子ＮＡの電位Ｖａは一時的に急峻に上昇する。このとき、寄生ダイオード７１のアノードの電位も上昇するが、アノードの電位が上昇する前に、寄生ダイオード７１のカソードは、ＭＯＳスイッチ６７１（ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３）によりＶＭＭ電源ラインから電気的に切り離され、且つ、ＭＯＳスイッチ６７２（ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ４）により電源電圧ＶＤＤに接続される。したがって、寄生ダイオード７１への順方向バイアスの印加が確実に防止される。
以上説明したように、高圧側オペアンプ３７Ｂの出力端子ＮＢの接続先がデータ線３１Ｂ，３１Ａの一方から他方へ切り替えられることにより出力端子ＮＢの電位が下降するときは、保護スイッチ回路６２が寄生ダイオード７０のアノードをＶＳＳ電源ラインと一時的に接続するので、寄生ダイオード７０への順方向バイアスの印加を確実に防止することができる。また、低圧側オペアンプ３７Ａの出力端子ＮＡの接続先がデータ線３１Ｂ，３１Ａの一方から他方へ切り替えられることにより出力端子ＮＡの電位が上昇するときは、保護スイッチ回路６７が寄生ダイオード７１のカソードをＶＤＤ電源ラインと一時的に接続するので、寄生ダイオード７１への順方向バイアスの印加を確実に防止することができる。したがって、寄生ダイオード７０，７１に過電流が流れることが防止される。
図９は、保護スイッチ回路６２，６７を持たない高圧側オペアンプ３７Ｂｃ及び低圧側オペアンプ３７Ａｃの比較例の構成を概略的に示す図である。図９の構成は、保護スイッチ回路６２，６７を持たない点を除いて、図７の構成とほぼ同じある。以下、図９を参照しつつ、寄生ダイオード７０，７１に過電流が流れた場合に低圧側オペアンプ３７Ａｃ及び高圧側オペアンプ３７Ｂｃの回路が破壊されるメカニズムについて説明する。
上述のとおり、スイッチ回路３８１の接続形態が切り替えられるとき、高圧側オペアンプ３７Ｂｃの出力端子ＮＢの電位Ｖｂが急峻に下降する。このとき、出力端子ＮＢの電位Ｖｂが電源電圧ＶＭＭを下回り、寄生ダイオード７０に大きな順方向バイアスが印加されると、ＮＭＯＳトランジスタ６１Ｎを構成するｎｐｎ型寄生バイポーラトランジスタ（寄生ダイオード７０を含む。）がオン状態になり、寄生バイポーラトランジスタに過電流が流れる現象（バイポーラアクション）が生じる。この種の過電流は、高圧側オペアンプ３７Ｂｃの内部素子を破壊してしまう。また、上述のとおり、スイッチ回路３８１の接続形態が切り替えられるときには、低圧側オペアンプ３７Ａｃの出力端子ＮＡの電位Ｖａが急峻に上昇する。このとき、出力端子ＮＡの電位Ｖａが電源電圧ＶＭＭを上回り、寄生ダイオード７１に大きな順方向バイアスが印加されると、ＰＭＯＳトランジスタ６５Ｐを構成するｐｎｐ型寄生バイポーラトランジスタ（寄生ダイオード７１を含む。）がオン状態になり、この寄生バイポーラトランジスタにバイポーラアクションが生じる。この種の過電流は、低圧側オペアンプ３７Ａｃの内部素子を破壊してしまう。
これに対し、本実施の形態では、図７のスイッチ回路３８１の接続形態が切り替えられるとき、寄生ダイオード７０，７１に順方向バイアスが印加されないので、バイポーラアクションの発生を防止することができる。
実施の形態２．
次に、本発明に係る実施の形態２について説明する。図１０は、実施の形態２のソースドライバ３Ｍの構成例を概略的に示す図である。図１１は、このソースドライバ３Ｍにおける低圧側オペアンプ３７Ｃ及び高圧側オペアンプ３７Ｄの概略構成と、これら低圧側オペアンプ３７Ｃ及び高圧側オペアンプ３７Ｄに対応するスイッチ回路３８１の構成とを示す図である。
本実施の形態のソースドライバ３Ｍ（図１０）の構成は、インピーダンス変換回路３７Ｍ及び電源電圧生成回路４０を除いて、実施の形態１のソースドライバ３（図３）の構成と同じである。本実施の形態のインピーダンス変換回路３７Ｍは、ボルテージフォロアタイプの低圧側オペアンプ３７Ｃと、ボルテージフォロアタイプの高圧側オペアンプ３７Ｄとの組を複数有している。
電源電圧生成回路４０は、電源電圧ＶＤＤ，ＶＳＳ，ＶＭＭのいずれかに基づいて電源電圧ＶＰＰ，ＶＬＬを生成する回路である。電源電圧ＶＰＰ（＝ＶＭＭ＋α）は、電源電圧ＶＤＤよりも低く且つ共通電源電圧ＶＭＭよりも電圧αだけ高い。一方、電源電圧ＶＬＬ（＝ＶＭＭ−β）は、電源電圧ＶＳＳよりも高く且つ共通電源電圧ＶＭＭよりも電圧βだけ低い。電圧α，βは、それぞれ、高圧側オペアンプ３７Ｄ，３７Ｃの特性に合わせて適宜設定すればよい。
図１１に示されるように、低圧側オペアンプ３７Ｃは、差動増幅段５０Ａ、出力増幅段５１Ａ及び保護スイッチ回路６７を有する。この低圧側オペアンプ３７Ｃの構成は、ＭＯＳスイッチ６７２の一方の被制御端子が電源電圧ＶＰＰの供給ラインに接続されている点を除いて、実施の形態１の低圧側オペアンプ３７Ａの構成と同じである。一方、高圧側オペアンプ３７Ｄは、差動増幅段５０Ｂ、出力増幅段５１Ｂ及び保護スイッチ回路６２を有する。この高圧側オペアンプ３７Ｄの構成は、ＭＯＳスイッチ６２２の一方の被制御端子が電源電圧ＶＬＬの供給ラインに接続されている点を除いて、実施の形態１の高圧側オペアンプ３７Ｂの構成と同じである。
本実施の形態では、実施の形態１の高圧側オペアンプ３７Ｂ及び低圧側オペアンプ３７Ａに代えて、高圧側オペアンプ３７Ｄ及び低圧側オペアンプ３７Ｃが使用される。また、スイッチ回路３８１の接続形態がストレート接続とクロス接続との一方から他方へ切り替えられる際には、図８に示した制御信号が供給される。
本実施の形態でも、高圧側オペアンプ３７Ｄの出力端子ＮＢの接続先がデータ線３１Ｂ，３１Ａの一方から他方へ切り替えられることにより低圧側オペアンプ３７Ｄの出力端子ＮＢの電位が一時的に下降する。このとき、高圧側の保護スイッチ回路６２のＭＯＳスイッチ６２２は、寄生ダイオード７０のアノードに対して共通電源電圧ＶＭＭよりも低く且つ電源電圧ＶＳＳよりも高い電源電圧ＶＬＬを所定時間に亘って印加するので、寄生ダイオード７０への順方向バイアスの印加を抑制することができる。また、電源電圧ＶＳＳよりも高い電源電圧ＶＬＬが寄生ダイオード７０のアノードに印加されるので、実施の形態１の場合と比べると、ＮＭＯＳトランジスタ６１Ｎのバックゲートの充放電時間を短くすることができる。
また、低圧側オペアンプ３７Ｃの出力端子ＮＡの接続先がデータ線３１Ｂ，３１Ａの一方から他方へ切り替えられることにより低圧側オペアンプ３７Ｃの出力端子ＮＡの電位が一時的に上昇する。このとき、低圧側の保護スイッチ回路６７のＭＯＳスイッチ６７２は、寄生ダイオード７１のカソードに対して共通電源電圧ＶＭＭよりも高く且つ電源電圧ＶＤＤよりも低い電源電圧ＶＰＰを所定時間に亘って印加するので、寄生ダイオード７１への順方向バイアスの印加を抑制することができる。また、電源電圧ＶＤＤよりも低い電源電圧ＶＰＰが寄生ダイオード７１のカソードに印加されるので、実施の形態１の場合と比べると、ＰＭＯＳトランジスタ６５Ｐのバックゲートの充放電時間を短くすることができる。
上記したように、スイッチ回路３８１の接続形態が切り替えられる際、高圧側オペアンプ３７Ｄ及び低圧側オペアンプ３７Ｃを構成するＮＭＯＳトランジスタ６１Ｎ及びＰＭＯＳトランジスタ６５Ｐのバックゲートの充放電時間を短くすることができる。このため、実施の形態１の場合と比べると、出力増幅段５１Ｂ，５１Ａの電流駆動能力を短時間で元に戻すことができる。また、高圧側オペアンプ３７Ｄ及び低圧側オペアンプ３７Ｃの消費電力の低減も可能となる。
実施の形態１，２の変形例．
以上、図面を参照して本発明に係る種々の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、表示画素ＤＰは、液晶表示素子以外の容量性負荷を有するものでもよい。
また、上記実施の形態１，２の低圧側オペアンプ３７Ａ，３７Ｃと高圧側オペアンプ３７Ｂ，３７Ｄの構成は、特に限定されるものではなく、共通電源電圧ＶＭＭの電源ラインと出力端子ＮＢとの間、もしくは、共通電源電圧ＶＭＭの電源ラインと出力端子ＮＡとの間に、寄生ダイオードを含む寄生バイポーラトランジスタが形成される構成であればよい。
また、上記低圧側オペアンプ３７Ａ，３７Ｃと高圧側オペアンプ３７Ｂ，３７Ｄとは、共通電源電圧ＶＭＭを使用しているが、これに限定されるものではない。高圧側オペアンプ３７Ｂ，３７Ｄが、電源電圧ＶＭＭ１と電源電圧ＶＤＤ（ＶＭＭ１＜ＶＤＤ）とを用いて動作し、低圧側オペアンプ３７Ａ，３７Ｃが、電源電圧ＶＳＳと電源電圧ＶＭＭ２（ＶＭＭ１＞ＶＭＭ２＞ＶＳＳ；ＶＭＭ１≠ＶＭＭ２）とを用いて動作する形態もあり得る。図１２は、このような形態の高圧側オペアンプ３７Ｂｍ及び低圧側オペアンプ３７Ａｍの一例を示す図である。
また、低圧側オペアンプ３７Ａ，３７Ｃと高圧側オペアンプ３７Ｂ，３７Ｄは、入力電圧と出力電圧の両方の範囲が電源電圧の範囲まで動作可能なレール・ツー・レール（Ｒａｉｌ−ｔｏ−Ｒａｉｌ）型オペアンプでもよい。また、差動増幅段５０Ａ，５０Ｂの構成も限定されるものではなく、吸い込み（シンク）型または吐き出し（ソース）型のいずれの回路を含むものであってよい。
１ 液晶表示装置、 ２ 液晶表示パネル、 ３，３Ｍ ソースドライバ、 ４ ゲートドライバ、 ５ コントローラ、 ６ 電源回路、 ２１ アクティブ素子（能動素子）、 ２２ 液晶表示素子、 ３１Ａ，３１Ｂ データ線（ソース線）、 ３２ シフトレジスタ、 ３３ ２ラインラッチ回路、 ３４ ライン切替回路、 ３４１ スイッチ回路、 ３５ レベルシフト回路、 ３５Ａ，３５Ｂ レベルシフタ、 ３６ 電圧変換回路、 ３６Ａ，３６Ｂ 階調電圧選択部、 ３７，３７Ｍ インピーダンス変換回路、 ３７Ａ，３７Ｃ 低圧側オペアンプ、 ３７Ｂ，３７Ｄ 高圧側オペアンプ、 ３８ ライン切替回路、 ３８１ スイッチ回路、 ３８２〜３８５ ＭＯＳスイッチ、 ３９ 階調電圧発生回路、 ４０ 電源電圧生成回路、 ４１ 走査線（ゲート線）、 ６２，６７ 保護スイッチ回路、 ６２１，６２２，６７１，６７２ ＭＯＳスイッチ、 ７０ 寄生ダイオード、 ７１ 寄生ダイオード。

Claims (15)

  1. 複数の信号線と、前記複数の信号線と離間して交差するように配列された複数のデータ線と、前記信号線と前記データ線との交差点付近の領域にそれぞれ形成された容量性負荷とを有する表示パネルを駆動する駆動回路であって、
    第１電源電圧と該第１電源電圧よりも低い第２電源電圧とを用いて動作して正極性の直流電圧成分を有するアナログ電圧を出力する第１のオペアンプと、
    第３電源電圧と該第３電源電圧よりも低い第４電源電圧とを用いて動作して負極性の直流電圧成分を有するアナログ電圧を出力する第２のオペアンプと、
    前記第１のオペアンプの出力端子の接続先を前記複数のデータ線のうちの第１のデータ線から該第１のデータ線とは異なる第２のデータ線へ切り替えると同時に、前記第２のオペアンプの出力端子の接続先を前記第２のデータ線から前記第１のデータ線に切り替えるスイッチ回路と、
    を備え、
    前記第１のオペアンプは、
    前記第１のオペアンプにおいて形成された、前記第２電源電圧を供給する電源ラインに接続されたアノードと前記第１のオペアンプの出力端子に接続されたカソードとを有する第１の寄生ダイオードと、
    第１の保護スイッチ回路と
    を含み、
    前記スイッチ回路が前記第１のオペアンプの出力端子の接続先を前記第１のデータ線から前記第２のデータ線に切り替える場合に、
    前記第１の保護スイッチ回路は、
    前記スイッチ回路により前記第１のオペアンプの出力端子の接続先が前記第１のデータ線から電気的に切り離される直前に、前記第１の寄生ダイオードのアノードを前記第２電源電圧を供給する前記電源ラインから電気的に切り離し且つ前記第１の寄生ダイオードのアノードを前記第２電源電圧よりも低い電圧を供給する第１の電圧供給ラインに接続し、
    前記スイッチ回路により前記第１のオペアンプの出力端子の接続先が前記第２のデータ線に接続された後に、前記第１の寄生ダイオードのアノードを、前記第１の電圧供給ラインから電気的に切り離し且つ前記第２電源電圧を供給する前記電源ラインに接続する
    ことを特徴とする駆動回路。
  2. 請求項１に記載の駆動回路であって、前記第１の寄生ダイオードは、ｎチャネル型電界効果トランジスタのバックゲートと該ｎチャネル型電界効果トランジスタのソースまたはドレインとの間のｐｎ接合により形成されたものであることを特徴とする駆動回路。
  3. 請求項２に記載の駆動回路であって、
    前記第１の保護スイッチ回路は、
    前記第１のオペアンプから出力された当該アナログ電圧が前記スイッチ回路を介して前記第１のデータ線に供給される間は、前記ｎチャネル型電界効果トランジスタのバックゲートを前記第２電源電圧を供給する電源ラインに接続し、
    前記スイッチ回路により前記第１のオペアンプの出力端子の接続先が前記第１のデータ線から前記第２のデータ線へ切り替えられるときは、前記ｎチャネル型電界効果トランジスタのバックゲートを前記第２電源電圧を供給する電源ラインから電気的に切り離す、
    ことを特徴とする駆動回路。
  4. 請求項１から３のうちのいずれか１項に記載の駆動回路であって、前記第１の電圧供給ラインは、前記第４電源電圧を供給することを特徴とする駆動回路。
  5. 請求項１から３のうちのいずれか１項に記載の駆動回路であって、前記第１の電圧供給ラインは、前記第４電源電圧よりも高い電圧を供給することを特徴とする駆動回路。
  6. 請求項１から５のうちのいずれか１項に記載の駆動回路であって、
    前記第２のオペアンプは、
    前記第２のオペアンプにおいて形成された、前記第３電源電圧を供給する電源ラインに接続されたカソードと前記第２のオペアンプの出力端子に接続されたアノードとを有する第２の寄生ダイオードと、
    前記スイッチ回路により前記第２のオペアンプの出力端子の接続先が前記第２のデータ線から電気的に切り離される直前に、前記第２の寄生ダイオードのカソードを前記第３電源電圧を供給する前記電源ラインから電気的に切り離し、且つ前記スイッチ回路により前記第２のオペアンプの出力端子の接続先が前記第１のデータ線に接続された後に、前記第２の寄生ダイオードのカソードを前記第３電源電圧よりも高い電圧を供給する第２の電圧供給ラインに接続する第２の保護スイッチ回路と、
    を含むことを特徴とする駆動回路。
  7. 複数の信号線と、前記複数の信号線と離間して交差するように配列された複数のデータ線と、前記信号線と前記データ線との交差点付近の領域にそれぞれ形成された容量性負荷とを有する表示パネルを駆動する駆動回路であって、
    第１電源電圧と該第１電源電圧よりも低い第２電源電圧とを用いて動作して正極性の直流電圧成分を有するアナログ電圧を出力する第１のオペアンプと、
    第３電源電圧と該第３電源電圧よりも低い第４電源電圧とを用いて動作して負極性の直流電圧成分を有するアナログ電圧を出力する第２のオペアンプと、
    前記第１のオペアンプの出力端子の接続先を前記複数のデータ線のうちの第１のデータ線から該第１のデータ線とは異なる第２のデータ線へ切り替えると同時に、前記第２のオペアンプの出力端子の接続先を前記第２のデータ線から前記第１のデータ線に切り替えるスイッチ回路と、
    を備え、
    前記第２のオペアンプは、
    前記第２のオペアンプにおいて形成された、前記第３電源電圧を供給する電源ラインに接続されたカソードと前記第２のオペアンプの出力端子に接続されたアノードとを有する第２の寄生ダイオードと、
    第２の保護スイッチ回路と
    を含み
    前記スイッチ回路が前記第２のオペアンプの出力端子の接続先を前記第２のデータ線から前記第１のデータ線に切り替える場合に、
    前記第２の保護スイッチ回路は、
    前記スイッチ回路により前記第２のオペアンプの出力端子の接続先が前記第２のデータ線から電気的に切り離される直前に、前記第２の寄生ダイオードのカソードを前記第３電源電圧を供給する前記電源ラインから電気的に切り離し且つ前記第２の寄生ダイオードのカソードを前記第３電源電圧よりも高い電圧を供給する第２の電圧供給ラインに接続し、
    前記スイッチ回路により前記第２のオペアンプの出力端子の接続先が前記第１のデータ線に接続された後に、前記第２の寄生ダイオードのカソードを、前記第２の電圧供給ラインから電気的に切り離し且つ前記第３電源電圧を供給する前記電源ラインに接続する
    ことを特徴とする駆動回路。
  8. 請求項６または７に記載の駆動回路であって、前記第２の寄生ダイオードは、ｐチャネル型電界効果トランジスタのバックゲートと該ｐチャネル型電界効果トランジスタのソースまたはドレインとの間のｐｎ接合により形成されたものであることを特徴とする駆動回路。
  9. 請求項８に記載の駆動回路であって、
    前記第２の保護スイッチ回路は、
    前記第２のオペアンプから出力された当該アナログ電圧が前記スイッチ回路を介して前記第２のデータ線に供給される間は、前記ｐチャネル型電界効果トランジスタのバックゲートを前記第３電源電圧を供給する電源ラインに接続し、
    前記スイッチ回路により前記第２のオペアンプの出力端子の接続先が前記第２のデータ線から前記第１のデータ線に切り替えられたときは、前記ｐチャネル型電界効果トランジスタのバックゲートを前記第３電源電圧を供給する電源ラインから電気的に切り離す、
    ことを特徴とする駆動回路。
  10. 請求項６から９のうちのいずれか１項に記載の駆動回路であって、前記第２の電圧供給ラインは、前記第１電源電圧を供給することを特徴とする駆動回路。
  11. 請求項６から９のうちのいずれか１項に記載の駆動回路であって、前記第２の電圧供給ラインは、前記第１電源電圧よりも低い電圧を供給することを特徴とする駆動回路。
  12. 請求項１から１１のうちのいずれか１項に記載の駆動回路であって、前記第２電源電圧と前記第３電源電圧とは同一の共通電源電圧であることを特徴とする駆動回路。
  13. 請求項１から１２のうちのいずれか１項に記載の駆動回路を備えることを特徴とする表示装置。
  14. 請求項１３に記載の表示装置であって、前記容量性負荷は、前記正極性または負極性の直流電圧成分を有する当該アナログ電圧が供給される画素電極と対向電極とに挟み込まれた液晶層を含む液晶表示素子であることを特徴とする表示装置。
  15. 複数の信号線と、前記複数の信号線と離間して交差するように配列された複数のデータ線と、前記信号線と前記データ線との交差点付近の領域にそれぞれ形成された容量性負荷とを有する表示パネルを駆動する駆動回路であって、
    第１電源電圧と該第１電源電圧よりも低い第２電源電圧とを用いて動作して正極性の直流電圧成分を有するアナログ電圧を出力する第１のオペアンプと、
    第３電源電圧と該第３電源電圧よりも低い第４電源電圧とを用いて動作して負極性の直流電圧成分を有するアナログ電圧を出力する第２のオペアンプと、
    前記第１のオペアンプの出力端子の接続先を前記複数のデータ線のうちの第１のデータ線から該第１のデータ線とは異なる第２のデータ線へ切り替えると共に、前記第２のオペアンプの出力端子の接続先を前記第２のデータ線から前記第１のデータ線に切り替える動作を行う第１スイッチ回路と、
    前記第２電源電圧を供給する電源ラインに接続された第１のアノードと前記第１のオペアンプの出力端子に接続された第１のカソードとを有する第１の寄生ダイオードと、
    前記第３電源電圧を供給する電源ラインに接続された第２のカソードと前記第２のオペアンプの出力端子に接続された第２のアノードとを有する第２の寄生ダイオードと、
    前記第１のアノードの接続先を、前記第２電源電圧を供給する前記電源ラインから前記第２電源電圧より低い電圧を供給する第１の電圧供給ラインに切り替えると共に、前記第２のカソードの接続先を、前記第３電源電圧を供給する前記電源ラインから前記第３電源電圧より高い電圧を供給する第２の電圧供給ラインに切り替える第２スイッチ回路と
    を含み、
    前記第２スイッチ回路は、
    前記第１スイッチ回路の前記動作の直前において、
    前記第１のアノードの接続先を、前記第２電源電圧を供給する前記電源ラインから前記第１の電圧供給ラインに切り替え、
    前記第２のカソードの接続先を、前記第３電源電圧を供給する前記電源ラインから前記第２の電圧供給ラインに切り替え、
    前記第１スイッチ回路により、前記第１のオペアンプの出力端子の接続先が前記第２のデータ線に接続され、前記第２のオペアンプの出力端子の接続先が前記第１のデータ線に接続された後に、
    前記第１の寄生ダイオードの第１のアノードを、前記第１の電圧供給ラインから電気的に切り離し且つ前記第２電源電圧を供給する前記電源ラインに接続し、
    前記第２の寄生ダイオードの第２のカソードを、前記第２の電圧供給ラインから電気的に切り離し且つ前記第３電源電圧を供給する前記電源ラインに接続する
    ことを特徴とする駆動回路。
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