JP5374356B2 - 駆動回路及び表示装置 - Google Patents

Description

本発明は、液晶表示パネルなどの表示パネルを駆動する駆動回路及びこれを有する表示装置に関する。

アクティブマトリクス型の液晶表示装置の場合、液晶表示パネルは、一般に、マトリクス状に配列された複数の表示画素を有し、各表示画素が、２枚のガラス基板に挟み込まれた液晶層と、この液晶層への電界印加を制御するＴＦＴ（Ｔｈｉｎ−Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）などの能動素子とを有する。駆動回路は、各能動素子をオン状態またはオフ状態にする制御信号を走査線（ゲート線）を介して供給するゲートドライバと、各表示画素の液晶層を挟み込む対向電極にデータ線（ソース線）を介して階調電圧を供給するソースドライバとを有する。同一極性の直流電圧による電界を液晶層に印加し続けると液晶層は劣化するので、この種の劣化を防止するために、各表示画素に基準電圧よりも高い正極性の階調電圧と基準電圧よりも低い負極性の階調電圧とを交互に供給する駆動方式が広く採用されている。たとえば、ドット単位（たとえば、一画素単位）で正極性の階調電圧と負極性の階調電圧とを交互に供給する駆動方式はドット反転方式と呼ばれており、ライン単位で正極性の階調電圧と負極性の階調電圧とを交互に供給する駆動方式はライン反転方式と呼ばれている。この種の駆動方式を採用する液晶表示装置においては、一般に、ソースドライバは、正極性のアナログ電圧を出力するオペアンプ（以下「高圧側オペアンプ」と呼ぶ。）と、負極性のアナログ電圧を出力するオペアンプ（以下「低圧側オペアンプ」と呼ぶ。）とを含むインピーダンス変換回路を有している。

特開２００６−２９２８０７号公報（特許文献１）に開示されるアクティブマトリクス型液晶表示装置では、ボルテージフォロアタイプ（ｖｏｌｔａｇｅ ｆｏｌｌｏｗｅｒ ｔｙｐｅ）の高圧側オペアンプ（正極用アンプ）とボルテージフォロアタイプの低圧側オペアンプ（負極用アンプ）とを有するソースドライバが開示されている。このソースドライバでは、高圧側オペアンプは、電源電圧ＡＶＤＤ，ＡＧＮＤＰ（ＡＶＤＤ＞ＡＧＮＤＰ）の組で動作し、低圧側オペアンプは、電源電圧ＡＶＤＤＮ，ＡＧＮＤ（ＡＶＤＤＮ＞ＡＧＮＤ）の組で動作する。このように高圧側オペアンプと低圧側オペアンプとを動作させるために４つの電源電圧ＡＶＤＤ，ＡＧＮＤＰ，ＡＶＤＤＮ，ＡＧＮＤが使用されている。

また、特許文献１で引用されている特開平１０−０６２７４４号公報（特許文献２）に開示されているソースドライバは、電源電圧ＶＬＣＤ，ＶＭＭ（＝１／２ＶＬＣＤ）の組で動作する高圧側オペアンプと、電源電圧ＶＭＭ，ＧＮＤの組（ＧＮＤ＝０ボルト）で動作する低圧側オペアンプとを有するものである。高圧側オペアンプと低圧側オペアンプとを動作させるために３つの電源電圧ＶＬＣＤ，ＶＭＭ，ＧＮＤが使用されている。

特開２００６−２９２８０７号公報（たとえば、段落０００６〜段落０００９、段落００２９） 特開平１０−０６２７４４号公報（たとえば、図９，図１０）

特許文献１，２に開示されるソースドライバは、データ線に正極性のアナログ電圧と負極性のアナログ電圧とを交互に供給するために、各データ線を高圧側オペアンプの出力端子と低圧側オペアンプの出力端子とに交互に接続するスイッチ回路を有している。具体的には、このスイッチ回路は、あるタイミングでは、ｉ番目のデータ線を高圧側オペアンプに接続するとともに、このｉ番目のデータ線の隣にあるｉ＋１番目のデータ線を低圧側オペアンプに接続する。この結果、ｉ番目のデータ線には正極性のアナログ電圧が供給され、ｉ＋１番目のデータ線には負極性のアナログ電圧が供給される。このとき、ｉ番目のデータ線の電位は基準電圧よりも低くなり、ｉ＋１番目のデータ線の電位は基準電圧よりも高くなる。次のタイミングでは、スイッチ回路は、ｉ番目のデータ線の接続先を高圧側オペアンプから低圧側オペアンプに切り替えるとともに、ｉ＋１番目のデータ線の接続先を低圧側オペアンプから高圧側オペアンプに切り替える。この結果、ｉ番目のデータ線には負極性のアナログ電圧が供給され、ｉ＋１番目のデータ線には正極性のアナログ電圧が供給されるので、ｉ番目のデータ線の電位は高電位から低電位に遷移し、ｉ＋１番目のデータ線の電位は低電位から高電位に遷移する。

このようにしてデータ線の接続先が切り替えられるとき、高圧側オペアンプの出力端子が高電位のｉ番目のデータ線から低電位のｉ＋１番目のデータ線に接続され、低圧側オペアンプの出力端子が低電位のｉ＋１番目のデータ線から高電位のｉ番目のデータ線に接続されるので、高圧側オペアンプの出力端子の電位が一時的に急峻に低下し、低圧側オペアンプの出力端子の電位が一時的に急峻に上昇することがある。かかる場合、高圧側オペアンプ内部の寄生バイポーラトランジスタあるいは低圧側オペアンプ内部の寄生バイポーラトランジスタに順方向のバイアスが印加され、当該寄生バイポーラトランジスタに過電流が流れることが起こりうる。この種の過電流は、高圧側オペアンプと低圧側オペアンプとを破壊するおそれがある。

上記に鑑みて本発明の目的は、高圧側オペアンプと低圧側オペアンプとに過電流が発生することを防止することができる駆動回路及び表示装置を提供することである。

本発明による駆動回路は、互いに並行に配列された複数の信号線と、前記複数の信号線と離間して交差するように配列された複数のデータ線と、前記信号線と前記データ線との交差点付近の領域各々に形成された容量性負荷とを有する表示パネルを駆動する駆動回路であって、第１電源電圧と該第１電源電圧よりも高い第２電源電圧とを用いて動作して前記容量性負荷に供給すべき負極性のアナログ電圧を出力する第１のオペアンプと、第３電源電圧と該第３電源電圧よりも高い第４電源電圧とを用いて動作して前記容量性負荷に供給すべき正極性のアナログ電圧を出力する第２のオペアンプと、制御部と、前記制御部による制御に応じて、前記第１のオペアンプの接続先を、前記複数のデータ線のうちの第１のデータ線から該第１のデータ線とは異なる第２のデータ線へ切り替えるとともに、前記第２のオペアンプの接続先を前記第２のデータ線から前記第１のデータ線に切り替えるスイッチ回路とを備え、前記スイッチ回路は、前記制御部により印加された第１のゲート電圧のレベルに応じてオン状態及びオフ状態の一方から他方へ遷移して、前記第１のオペアンプの出力端子と前記第２のデータ線との間を電気的に接続または遮断するｎチャネル型の第１の電界効果トランジスタと、前記制御部により印加された第２のゲート電圧のレベルに応じてオン状態及びオフ状態の一方から他方へ遷移して、前記第２のオペアンプの出力端子と前記第２のデータ線との間を電気的に接続または遮断する第２の電界効果トランジスタとを含み、前記制御部は、前記第２の電界効果トランジスタをオフ状態にして前記第２のオペアンプの出力端子と前記第２のデータ線との間を電気的に遮断した状態で、所定期間の間、前記第１のゲート電圧を、前記第２電源電圧よりも前記第１の電界効果トランジスタの閾値電圧分だけ高い電圧値以下であり且つ前記第１電源電圧よりも高い第１の電圧範囲内の一定レベルの電圧に維持した後に、前記第１の電圧範囲の上限よりも高い高レベル電圧に上昇させ、これにより前記第１の電界効果トランジスタをオフ状態からオン状態に遷移させることを特徴とする。

本発明による他の駆動回路は、互いに並行に配列された複数の信号線と、前記複数の信号線と離間して交差するように配列された複数のデータ線と、前記信号線と前記データ線との交差点付近の領域各々に形成された容量性負荷とを有する表示パネルを駆動する駆動回路であって、第１電源電圧と該第１電源電圧よりも高い第２電源電圧とを用いて動作して前記容量性負荷に供給すべき負極性のアナログ電圧を出力する第１のオペアンプと、第３電源電圧と該第３電源電圧よりも高い第４電源電圧とを用いて動作して前記容量性負荷に供給すべき正極性のアナログ電圧を出力する第２のオペアンプと、制御部と、前記制御部による制御に応じて、前記第１のオペアンプの接続先を、前記複数のデータ線のうちの第１のデータ線から該第１のデータ線とは異なる第２のデータ線へ切り替えるとともに、前記第２のオペアンプの接続先を前記第２のデータ線から前記第１のデータ線に切り替えるスイッチ回路とを備え、前記スイッチ回路は、前記制御部により印加された第１のゲート電圧のレベルに応じてオン状態及びオフ状態の一方から他方へ遷移して、前記第２のオペアンプの出力端子と前記第１のデータ線との間を電気的に接続または遮断するｐチャネル型の第１の電界効果トランジスタと、前記制御部により印加された第２のゲート電圧のレベルに応じてオン状態及びオフ状態の一方から他方へ遷移して、前記第１のオペアンプの出力端子と前記第１のデータ線との間を電気的に接続または遮断する第２の電界効果トランジスタとを含み、前記制御部は、前記第２の電界効果トランジスタをオフ状態にして前記第１のオペアンプの出力端子と前記第１のデータ線との間を電気的に遮断した状態で、所定期間の間、前記第１のゲート電圧を、前記第３電源電圧よりも前記第１の電界効果トランジスタの閾値電圧分だけ低い電圧値以上であり且つ前記第４電源電圧よりも低い電圧範囲内の一定レベルの電圧に維持した後に、前記電圧範囲の下限よりも低い低レベル電圧に下降させ、これにより前記第１の電界効果トランジスタをオフ状態からオン状態に遷移させることを特徴とする。

本発明による表示装置は、上記駆動回路のいずれかを含むことを特徴とする。

本発明によれば、第１のオペアンプの接続先を第１のデータ線から第２のデータ線へ切り替えるとともに、第２のオペアンプの接続先を第２のデータ線から第１のデータ線に切り替える際に、第１のオペアンプと第２のオペアンプとに過電流が発生することを確実に防止することができる。

本発明に係る実施の形態１の液晶表示装置の概略構成を示す機能ブロック図である。 実施の形態１のソースドライバの構成例を概略的に示す図である。 実施の形態１のソースドライバを構成する低圧側オペアンプと高圧側オペアンプとを概略的に示す図である。 ドット反転方式の駆動法を説明するための図である。 ライン反転方式の駆動法を説明するための図である。 実施の形態１のスイッチ回路の概略構成を示す図である。 実施の形態１によるスイッチ回路の接続形態をストレート接続とクロス接続との一方から他方へ切り替える制御方法の一例を示すタイミングチャートである。 実施の形態２のスイッチ回路の概略構成を示す図である。 実施の形態２によるスイッチ回路の接続形態をストレート接続とクロス接続との一方から他方へ切り替える制御方法の一例を示すタイミングチャートである。 実施の形態３によるスイッチ回路の接続形態をストレート接続とクロス接続との一方から他方へ切り替える制御方法の一例を示すタイミングチャートである。 実施の形態４によるスイッチ回路の接続形態をストレート接続とクロス接続との一方から他方へ切り替える制御方法の一例を示すタイミングチャートである。

以下、本発明に係る実施の形態について図面を参照しつつ説明する。

実施の形態１．
図１は、本発明に係る実施の形態１の液晶表示装置１の概略構成を示す機能ブロック図である。この液晶表示装置１は、図１に示されるように、液晶表示パネル２，ソースドライバ３，ゲートドライバ４，コントローラ５及び電源回路６を備えている。ソースドライバ３及びゲートドライバ４の動作はコントローラ５によって制御される。

液晶表示パネル２は、バックライトユニット（図示せず）と、互いに並行に配列された走査線（ソース線）４１，…，４１と、これら走査線４１，…，４１と離間して交差するように配列されたデータ線（ソース線）３１Ａ，３１Ｂ，３１Ａ，３１Ｂ，…，３１Ａ，３１Ｂとを有する。図１において、符号３１Ａは偶数番目のデータ線を、符号３１Ｂは奇数番目のデータ線をそれぞれ示している。データ線３１Ａ，３１Ｂと走査線４１との各交差点付近には表示画素ＤＰが設けられている。図１に示されるように、これら表示画素ＤＰ，…，ＤＰは２次元配列されており、各表示画素ＤＰが、対向電極（図示せず）に挟まれた液晶層を有する液晶表示素子（容量性負荷）２２と、この液晶表示素子２２への電界印加を制御するＴＦＴなどの能動素子２１とを含む。対向電極の一方には能動素子２１の被制御端子の一方が接続され、対向電極の他方には、電源回路６から供給されたコモン電圧が印加される。また、能動素子２１の被制御端子の他方はデータ線３１Ａまたは３１Ｂに接続され、能動素子２１の制御端子（ゲート）は走査線４１に接続されている。

コントローラ５は、外部の信号源（図示せず）から供給されたデータ信号に画像処理を施してデジタルデータＤＤを生成し、これを水平表示ライン単位でソースドライバ３に出力する。ゲートドライバ４は、走査線４１，…，４１に順次パルス電圧を出力して能動素子２１をオン状態にする。ソースドライバ３は、デジタルデータＤＤをアナログ階調電圧（以下、単に「階調電圧」と呼ぶ。）に変換し、これら階調電圧をインピーダンス変換してデータ線３１Ａ，３１Ｂ，…，３１Ａ，３１Ｂにパラレル出力することにより、オン状態の能動素子２１を介して液晶表示素子２２の対向電極の一方に階調電圧を印加することができる。各表示画素ＤＰに階調電圧が書き込まれたところで能動素子２１はオフ状態となり、各表示画素ＤＰはその階調電圧を保持する。この結果、液晶表示素子２２の対向電極間には階調電圧とコモン電圧との電圧差に応じた電界が形成される。液晶表示素子２２では、形成された電界に応じて液晶分子が配向し、液晶分子の配向状態に応じた光透過率が形成される。

図２は、実施の形態１のソースドライバ３の構成例を概略的に示す図である。図２に示されるように、ソースドライバ３は、シフトレジスタ３２，２ラインラッチ回路３３，ライン切替回路３４，レベルシフト回路３５，電圧変換回路３６，インピーダンス変換回路３７，ライン切替回路３８及び階調電圧発生回路３９を有する。インピーダンス変換回路３７は、ボルテージフォロアタイプの低圧側オペアンプ３７Ａと、ボルテージフォロアタイプの高圧側オペアンプ３７Ｂとの組を複数有している。図３は、これら低圧側オペアンプ３７Ａと高圧側オペアンプ３７Ｂとを概略的に示す図である。図３に示されるように、低圧側オペアンプ３７Ａは、電源電圧ＶＳＳとこの電源電圧ＶＳＳよりも高い共通電源電圧ＶＭＭとを用いて動作する非反転増幅器であり、高圧側オペアンプ３７Ｂは、共通電源電圧ＶＭＭとこの共通電源電圧ＶＭＭよりも高い電源電圧ＶＤＤとを用いて動作する非反転増幅器である。

図２のシフトレジスタ３２は、コントローラ５から転送されたデジタルデータ（多値階調データ）ＤＤを取り込み、データ線３１Ａ，３１Ｂ，…，３１Ａ，３１Ｂと一対一で対応する配線ラインＳａ，Ｓｂ，…，Ｓａ，Ｓｂを介して１水平表示ライン分のデジタルデータを２ラインラッチ回路３３にパラレルに出力する。ここで、符号Ｓａは偶数番目のデータ線３１Ａに対応する配線ラインを、符号Ｓｂは奇数番目のデータ線３１Ｂに対応する配線ラインをそれぞれ示している。２ラインラッチ回路３３は、シフトレジスタ３２のパラレル出力をラッチするとともに、配線ラインＳａ，Ｓｂ，…，Ｓａ，Ｓｂと一対一で対応する配線ラインＲａ，Ｒｂ，…，Ｒａ，Ｒｂを介して保持データをライン切替回路３４にパラレルに出力する。

ライン切替回路３４は、一対の配線ラインＲａ，Ｒｂ毎に設けられたスイッチ回路３４１を有する。各スイッチ回路３４１は、コントローラ５からの制御信号ＳＷ１に応じて動作する。ライン切替回路３４よりも後段にあるレベルシフト回路３５は、負極性の階調電圧用のレベルシフタ３５Ａと正極性の階調電圧用のレベルシフタ３５Ｂとの組を有している。スイッチ回路３４１は、あるタイミングで、一対の配線ラインＲａ，Ｒｂのうち一方の配線ラインＲａをレベルシフタ３５Ａに接続すると同時に、他方の配線ラインＲｂをレベルシフタ３５Ｂに接続することにより、配線ラインＲａを伝達する信号をレベルシフタ３５Ａに供給し、且つ、配線ラインＲｂを伝達する信号をレベルシフタ３５Ｂに供給する。以下、このときのスイッチ回路３４１の接続形態を「ストレート接続」と呼ぶこととする。一方、別のタイミングでは、スイッチ回路３４１は、一方の配線ラインＲａをレベルシフタ３５Ｂに接続すると同時に、他方の配線ラインＲｂをレベルシフタ３５Ａに接続することにより、配線ラインＲａを伝達する信号をレベルシフタ３５Ｂに供給し、且つ、配線ラインＲｂを伝達する信号をレベルシフタ３５Ａに供給する。以下、このときのスイッチ回路３４１の接続形態を「クロス接続」と呼ぶこととする。

階調電圧発生回路３９は、電源回路６により供給された電圧から、基準電圧（たとえば、ＧＮＤレベル）よりも高い２^Ｎレベル（Ｎは正整数）の正極性の階調電圧群ＶＰと、基準電圧よりも低い２^Ｎレベルの負極性の階調電圧群ＶＮとを生成し、これらを電圧変換回路３６に供給する。たとえば、８ビット階調の表示を行う場合、２^８（＝２５６）レベルの正極性の階調電圧と、２^８レベルの負極性の階調電圧とが生成される。電圧変換回路３６においては、階調電圧選択部３６Ａは、負極性の階調電圧群ＶＮの中から、レベルシフタ３５Ａの出力に対応する階調電圧を選択しこれを低圧側オペアンプ３７Ａに入力させる。また、階調電圧選択部３６Ｂは、正極性の階調電圧群ＶＰの中から、レベルシフタ３５Ｂの出力に対応する階調電圧を選択しこれを高圧側オペアンプ３７Ｂに入力させる。

ライン切替回路３８は、低圧側オペアンプ３７Ａと高圧側オペアンプ３７Ｂの組ごとに設けられたスイッチ回路３８１を有する。各スイッチ回路３８１は、コントローラ５からの制御信号ＳＷ２に応じて動作する。上記スイッチ回路３４１がストレート接続しているとき、スイッチ回路３８１は、低圧側オペアンプ３７Ａの出力端子をデータ線３１Ａの一端に接続すると同時に、高圧側オペアンプ３７Ｂの出力端子をデータ線３１Ｂの一端に接続する。このときのスイッチ回路３８１の接続形態も「ストレート接続」と呼ぶこととする。このとき、偶数番目のデータ線３１Ａには負極性の階調電圧が印加され、奇数番目のデータ線３１Ｂには正極性の階調電圧が印加される。一方、上記スイッチ回路３４１がクロス接続しているとき、スイッチ回路３８１は、低圧側オペアンプ３７Ａの出力端子をデータ線３１Ｂの一端に接続すると同時に、高圧側オペアンプ３７Ｂの出力端子をデータ線３１Ａの一端に接続する。このときのスイッチ回路３８１の接続形態も「クロス接続」と呼ぶこととする。このとき、偶数番目のデータ線３１Ａには正極性の階調電圧が印加され、奇数番目のデータ線３１Ｂには負極性の階調電圧が印加される。

ライン切替回路３４とライン切替回路３８との組み合わせにより、ドット反転方式やライン反転方式で液晶表示パネル２を駆動することが可能となる。図４（Ａ），（Ｂ）は、ドット反転方式の駆動法を説明するための図であり、図５（Ａ），（Ｂ）は、ライン反転方式の駆動法を説明するための図である。図４（Ａ），（Ｂ）及び図５（Ａ），（Ｂ）中、「＋」の記号は、表示画素ＤＰが正極性の階調電圧を保持すること意味し、「−」の記号は、表示画素ＤＰが負極性の階調電圧を保持することを意味する。図４（Ａ），（Ｂ）では、水平表示方向に隣り合う表示画素ＤＰ，ＤＰはいずれも互いに逆極性の階調電圧を保持し、垂直表示方向に隣り合う表示画素ＤＰ，ＤＰも互いに逆極性の階調電圧を保持する。図４（Ａ）の状態と図４（Ｂ）の状態とは、たとえば、フレーム単位またはフィールド単位で交互に切り替えられる。一方、図５（Ａ），（Ｂ）では、水平表示方向に隣り合う表示ラインはいずれも互いに逆極性の階調電圧を保持する。図５（Ａ）の状態と図５（Ｂ）の状態とは、たとえば、フレーム単位またはフィールド単位で交互に切り替えられる。

図６は、実施の形態１のソースドライバ３における低圧側オペアンプ３７Ａ及び高圧側オペアンプ３７Ｂの概略構成と、これら低圧側オペアンプ３７Ａ及び高圧側オペアンプ３７Ｂに対応するスイッチ回路３８１（３８１Ａ）の概略構成とを示す図である。図６に示されるように、低圧側オペアンプ３７Ａは、差動増幅段５０Ａと出力増幅段５１Ａとからなり、高圧側オペアンプ３７Ｂは、差動増幅段５０Ｂと出力増幅段５１Ｂとからなる。低圧側オペアンプ３７Ａの出力端子（ノード）ＮＡは、差動増幅段５０Ａの反転入力端子（−）に接続されており、高圧側オペアンプ３７Ｂの出力端子（ノード）ＮＢは、差動増幅段５０Ｂの反転入力端子（−）に接続されている。差動増幅段５０Ａ，５０Ｂの構成は、公知の構成であればよく、特に限定されるものではない。

高圧側の出力増幅段５１Ｂは、ＰＭＯＳトランジスタ（ｐチャネル型電界効果トランジスタ）６０ＰとＮＭＯＳトランジスタ（ｎチャネル型電界効果トランジスタ）６１Ｎとを有する。ＰＭＯＳトランジスタ６０Ｐにおいて、ソースは電源電圧ＶＤＤの電源ラインと接続され、ドレインはＮＭＯＳトランジスタ６１Ｎのドレインと接続され、ゲートには定電圧が印加されている。また、ＰＭＯＳトランジスタ６０Ｐのバックゲートは電源電圧ＶＤＤの電源ラインと接続されている。このＰＭＯＳトランジスタ６０Ｐは定電流源として動作する。また、ＮＭＯＳトランジスタ６１Ｎにおいては、ゲートは差動増幅段５０Ｂの出力端子と接続され、ソースは共通電源電圧ＶＭＭの電源ラインと接続されている。一方、低圧側の出力増幅段５１Ａは、ＰＭＯＳトランジスタ６２ＰとＮＭＯＳトランジスタ６３Ｎとを有する。ＮＭＯＳトランジスタ６３Ｎにおいて、ソースは電源電圧ＶＳＳの電源ラインと接続され、ドレインはＰＭＯＳトランジスタ６２Ｐのドレインと接続され、ゲートには定電圧が印加されている。また、ＮＭＯＳトランジスタ６３Ｎのバックゲートは電源電圧ＶＳＳの電源ラインと接続されている。このＮＭＯＳトランジスタ６３Ｎは定電流源として動作する。また、ＰＭＯＳトランジスタ６２Ｐにおいては、ゲートは差動増幅段５０Ａの出力端子と接続され、ソースは共通電源電圧ＶＭＭの電源ラインと接続されている。

スイッチ回路３８１Ａは、ＰＭＯＳトランジスタからなるＭＯＳスイッチＳＷ１と、ＮＭＯＳトランジスタからなるＭＯＳスイッチＳＷ２と、ＰＭＯＳトランジスタからなるＭＯＳスイッチＳＷ３と、ＮＭＯＳトランジスタからなるＭＯＳスイッチＳＷ４とを有する。ＭＯＳスイッチＳＷ１は、ゲート電圧Ｖｐ１のレベルに応じてオン状態（導通状態）またはオフ状態（非導通状態）となり、オン状態のときに高圧側オペアンプ３７Ｂの出力端子ＮＢをデータ線３１Ｂに接続する機能を有し、ＭＯＳスイッチＳＷ２は、ゲート電圧Ｖｎ２のレベルに応じてオン状態またはオフ状態となり、オン状態のときに低圧側オペアンプ３７Ａの出力端子ＮＡをデータ線３１Ｂに接続する機能を有し、ＭＯＳスイッチＳＷ３は、ゲート電圧Ｖｐ３のレベルに応じてオン状態またはオフ状態となり、オン状態のときに高圧側オペアンプ３７Ｂの出力端子ＮＢをデータ線３１Ａに接続する機能を有し、ＭＯＳスイッチＳＷ４は、ゲート電圧Ｖｎ４のレベルに応じてオン状態またはオフ状態となり、オン状態のときに低圧側オペアンプ３７Ａの出力端子ＮＡをデータ線３１Ａに接続する機能を有する。

上記構成のスイッチ回路３８１Ａの接続形態を、従来の制御方法によりストレート接続からクロス接続に切り替えると、低圧側オペアンプ３７Ａと高圧側オペアンプ３７Ｂとに過電流が流れる現象が起こりうる。この現象を以下に説明する。

ＭＯＳスイッチＳＷ１，ＳＷ２のゲートに電源電圧ＶＳＳを印加し、ＭＯＳスイッチＳＷ３，ＳＷ４のゲートに電源電圧ＶＤＤを印加して、ＭＯＳスイッチＳＷ１，ＳＷ４をオン状態にし、ＭＯＳスイッチＳＷ２，ＳＷ３をオフ状態にすれば、スイッチ回路３８１Ａの接続形態はストレート接続となる。このとき、高圧側オペアンプ３７Ｂの出力端子ＮＢはデータ線３１Ｂに接続され、低圧側オペアンプ３７Ａの出力端子ＮＡはデータ線３１Ａに接続されるので、データ線３１Ａ，３１Ｂにそれぞれ低レベル及び高レベルの階調電圧が出力された直後は、データ線３１Ａの電位は低電位、データ線３１Ｂの電位は高電位となる。その後、ＭＯＳスイッチＳＷ１，ＳＷ２のゲートに電源電圧ＶＤＤを印加し、ＭＯＳスイッチＳＷ３，ＳＷ４のゲートに電源電圧ＶＳＳを印加して、ＭＯＳスイッチＳＷ１，ＳＷ４をオン状態からオフ状態に切り替え、且つＭＯＳスイッチＳＷ２，ＳＷ３をオフ状態からオン状態に切り替えれば、スイッチ回路３８１Ａの接続形態はストレート接続からクロス接続に切り替わる。これにより、高電位のデータ線３１Ｂが低圧側オペアンプ３７Ａの出力端子ＮＡに接続され、低電位のデータ線３１Ａが高圧側オペアンプ３７Ｂの出力端子ＮＢに接続されるので、出力端子ＮＡの電位は上昇し、出力端子ＮＢの電位は下降する。よって、出力端子ＮＡの電位は共通電源電圧ＶＭＭよりも高くなり、出力端子ＮＢの電位は共通電源電圧ＶＭＭを下回ることが起こりうる。この場合に、低圧側オペアンプ３７ＡのＰＭＯＳトランジスタ６２Ｐの寄生ダイオード７１に大きな順方向バイアスが印加され、高圧側オペアンプ３７ＢのＮＭＯＳトランジスタ６１Ｎの寄生ダイオード７０にも大きな順方向バイアスが印加されると、ＮＭＯＳトランジスタ６１Ｎを構成するｎｐｎ型の寄生バイポーラトランジスタがオン状態に、ＰＭＯＳトランジスタ６２Ｐのｐｎｐ型の寄生バイポーラトランジスタがオン状態になって、これら寄生バイポーラトランジスタに過電流が流れる現象（バイポーラアクション）が起こりうる。この種の過電流は、低圧側オペアンプ３７Ａ内の素子や高圧側オペアンプ３７Ｂ内の素子を破壊してしまう。なお、出力増幅段５１Ａ，５１Ｂだけでなく、差動増幅段５０Ａ，５０Ｂ内の寄生バイポーラトランジスタにもバイポーラアクションが生じるおそれがある。

バイポーラアクションの発生を防止するために、コントローラ５は、スイッチ回路３８１Ａの接続形態をストレート接続とクロス接続との一方から他方へ切り替える際に、ｎチャネル型電界効果トランジスタであるＭＯＳスイッチＳＷ２，ＳＷ４のゲート電圧Ｖｎ２，Ｖｎ４を次式（１）の電圧範囲Δｎに制限し、ｐチャネル型電界効果トランジスタであるＭＯＳスイッチＳＷ１，ＳＷ３のゲート電圧Ｖｐ１，Ｖｐ３を次式（２）の電圧範囲Δｐに制限する。
ＶＳＳ＜Ｖｎｇ≦ＶＭＭ１＋Ｖｎｔ …（１）
ＶＭＭ２−Ｖｐｔ≦Ｖｐｇ＜ＶＤＤ …（２）

ここで、Ｖｎｇは、被制御対象であるｎチャネル型電界効果トランジスタのゲート電圧であり、Ｖｎｔは、当該ｎチャネル型電界効果トランジスタの閾値電圧であり、ＶＭＭ１は、当該ｎチャネル型電界効果トランジスタに接続される低圧側オペアンプ３７Ａが使用する電源電圧（本実施の形態では、ＶＭＭ１＝ＶＭＭ）である。また、Ｖｐｇは、被制御対象であるｐチャネル型電界効果トランジスタのゲート電圧であり、Ｖｐｔは、当該ｐチャネル型電界効果トランジスタの閾値電圧であり、ＶＭＭ２は、当該ｐチャネル型電界効果トランジスタに接続される高圧側オペアンプ３７Ｂが使用する電源電圧（本実施の形態では、ＶＭＭ２＝ＶＭＭ）である。

以下、実施の形態１の制御方法について説明する。図７（Ａ）〜（Ｆ）は、スイッチ回路３８１Ａの接続形態をストレート接続とクロス接続との一方から他方へ切り替える制御方法の一例を示すタイミングチャートである。図７（Ａ），（Ｂ），（Ｃ），（Ｄ）は、ＭＯＳスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４のゲート電圧Ｖｐ１，Ｖｎ２，Ｖｐ３，Ｖｎ４の波形を、図７（Ｅ）は、高圧側オペアンプ３７Ｂの出力端子ＮＢの電位ＶＢを、図７（Ｆ）は、低圧側オペアンプ３７Ａの出力端子ＮＡの電位ＶＡをそれぞれ示している。

図７（Ａ）〜（Ｆ）の時刻ｔ_１より前では、スイッチ回路３８１Ａの接続形態はストレート接続である。すなわち、時刻ｔ_１より前では、コントローラ５は、ＭＯＳスイッチＳＷ１のゲート電圧Ｖｐ１を共通電源電圧ＶＭＭとし、ＭＯＳスイッチＳＷ４のゲート電圧Ｖｎ４を共通電源電圧ＶＭＭとしてこれらＭＯＳスイッチＳＷ１，ＳＷ４をオン状態にしている。同時に、コントローラ５は、ＭＯＳスイッチＳＷ２のゲート電圧Ｖｎ２を低レベルの電源電圧ＶＳＳとし、ＭＯＳスイッチＳＷ３のゲート電圧Ｖｐ３を高レベルの電源電圧ＶＤＤとしてこれらＭＯＳスイッチＳＷ２，ＳＷ３をオフ状態にしている。

時刻ｔ_１で、コントローラ５は、ＭＯＳスイッチＳＷ１のゲート電圧Ｖｐ１を共通電源電圧ＶＭＭから高レベルの電源電圧ＶＤＤに切り替え、ＭＯＳスイッチＳＷ４のゲート電圧Ｖｎ４を共通電源電圧ＶＭＭから低レベルの電源電圧ＶＳＳに切り替えることにより、これらＭＯＳスイッチＳＷ１，ＳＷ４をオン状態からオフ状態に遷移させる（図７（Ａ），（Ｄ））。同時に、コントローラ５は、ＭＯＳスイッチＳＷ２のゲート電圧Ｖｎ２を電源電圧ＶＳＳから共通電源電圧ＶＭＭに切り替え、ＭＯＳスイッチＳＷ３のゲート電圧Ｖｐ３を電源電圧ＶＤＤから共通電源電圧ＶＭＭに切り替えることにより、ＭＯＳスイッチＳＷ２，ＳＷ３をオン状態に遷移させる（図７（Ｂ），（Ｃ））。これにより、低圧側オペアンプ３７Ａの出力端子ＮＡは、高電位のデータ線３１Ｂと導通し、高圧側オペアンプ３７Ｂの出力端子ＮＢは、低電位のデータ線３１Ａと導通する。このとき、オン状態のＭＯＳスイッチＳＷ２を介して出力端子ＮＡが充電されるので、図７（Ｆ）に示されるように出力端子ＮＡの電位ＶＡは上昇するが、当該電位ＶＡが共通電源電圧ＶＭＭに近づいてＭＯＳスイッチＳＷ２のゲート−ソース間電圧がＭＯＳスイッチＳＷ２の閾値電圧を下回ると、ＭＯＳスイッチＳＷ２はオフ状態に切り替わる。このため、当該電位ＶＡが共通電源電圧ＶＭＭを越えることが防止される。したがって、出力増幅段５１Ａの寄生ダイオード７１に順方向バイアスが印加されないため、ＰＭＯＳトランジスタ６２Ｐにおけるバイポーラアクションの発生を防止することができる。

同様に、時刻ｔ_１経過後、オン状態のＭＯＳスイッチＳＷ３を介して出力端子ＮＢは放電されるので、図７（Ｅ）に示されるように当該出力端子ＮＢの電位ＶＢは下降するが、当該電位ＶＢが共通電源電圧ＶＭＭに近づいてＭＯＳスイッチＳＷ３のゲート−ソース間電圧がＭＯＳスイッチＳＷ３の閾値電圧を超えると、ＭＯＳスイッチＳＷ３はオフ状態に切り替わる。このため、当該電位ＶＢが共通電源電圧ＶＭＭを下回ることが防止される。したがって、出力増幅段５１Ｂの寄生ダイオード７０に順方向バイアスが印加されないため、ＮＭＯＳトランジスタ６１Ｎにおけるバイポーラアクションの発生を防止することができる。

低圧側オペアンプ３７Ａがスイッチ回路３８１Ａを介してデータ線３１Ｂに負極性の階調電圧を出力し、高圧側オペアンプ３７Ｂがスイッチ回路３８１Ａを介してデータ線３１Ａに正極性の階調電圧を出力した後は、スイッチ回路３８１Ａの接続形態はクロス接続からストレート接続へ切り替えられる（時刻ｔ_２）。このとき、コントローラ５は、ＭＯＳスイッチＳＷ２のゲート電圧Ｖｎ２を共通電源電圧ＶＭＭから低レベルの電源電圧ＶＳＳに切り替え、ＭＯＳスイッチＳＷ３のゲート電圧Ｖｐ３を共通電源電圧ＶＭＭから高レベルの電源電圧ＶＤＤに切り替えることにより、これらＭＯＳスイッチＳＷ２，ＳＷ３をオフ状態に遷移させる（図７（Ｂ），（Ｃ））。同時に、コントローラ５は、ＭＯＳスイッチＳＷ１のゲート電圧Ｖｐ１を電源電圧ＶＤＤから共通電源電圧ＶＭＭに切り替え、ＭＯＳスイッチＳＷ４のゲート電圧Ｖｎ４を電源電圧ＶＳＳから共通電源電圧ＶＭＭに切り替えることにより、ＭＯＳスイッチＳＷ１，ＳＷ４をオン状態に遷移させる（図７（Ａ），（Ｄ））。これにより、低圧側オペアンプ３７Ａの出力端子ＮＡは、高電位のデータ線３１Ａと導通し、高圧側オペアンプ３７Ｂの出力端子ＮＢは、低電位のデータ線３１Ｂと導通する。このとき、図７（Ｆ）に示されるように出力端子ＮＡの電位ＶＡは上昇するが、当該電位ＶＡが共通電源電圧ＶＭＭに近づいてＭＯＳスイッチＳＷ４のゲート−ソース間電圧がＭＯＳスイッチＳＷ４の閾値電圧を下回ると、ＭＯＳスイッチＳＷ４はオフ状態に切り替わる。このため、当該電位ＶＡが共通電源電圧ＶＭＭを越えることが防止される。同様に、図７（Ｅ）に示されるように当該出力端子ＮＢの電位ＶＢは下降するが、当該電位ＶＢが共通電源電圧ＶＭＭに近づいてＭＯＳスイッチＳＷ１のゲート−ソース間電圧がＭＯＳスイッチＳＷ１の閾値電圧を超えると、ＭＯＳスイッチＳＷ１はオフ状態に切り替わる。このため、当該電位ＶＢが共通電源電圧ＶＭＭを下回ることが防止される。したがって、出力増幅段５１Ａ，５１Ｂの寄生ダイオード７１，７０に順方向バイアスが印加されないため、ＮＭＯＳトランジスタ６２Ｐ，６１Ｎにおけるバイポーラアクションの発生を防止することができる。

上記したように実施の形態１の液晶表示装置１では、スイッチ回路３８１Ａの接続形態をストレート接続とクロス接続との一方から他方へ切り替える際に、コントローラ５は、ｎチャネル型電界効果トランジスタであるＭＯＳスイッチＳＷ２，ＳＷ４のゲート電圧を電圧範囲Δｎ内に制限し、ｐチャネル型電界効果トランジスタであるＭＯＳスイッチＳＷ１，ＳＷ３のゲート電圧を電圧範囲Δｐ内に制限するので、低圧側オペアンプ３７Ａと高圧側オペアンプ３７Ｂにおけるバイポーラアクションの発生を確実に防止することができる。

実施の形態２．
次に、本発明に係る実施の形態２の駆動方法について説明する。実施の形態２の液晶表示装置の構成は、ソースドライバ３のスイッチ回路３８１の構成とこのスイッチ回路３８１に供給される制御信号とを除いて、上記実施の形態１の液晶表示装置１の構成と同じである。図８は、スイッチ回路３８１（３８１Ｂ）の概略構成を示す図である。

図８に示されるように、スイッチ回路３８１Ｂは、ＭＯＳスイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４からなる。ＭＯＳスイッチＳＷ１１は、互いに並列に接続されたＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との組からなり、ＭＯＳスイッチＳＷ１２は、互いに並列に接続されたＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との組からなり、ＭＯＳスイッチＳＷ１３は、互いに並列に接続されたＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３との組からなり、ＭＯＳスイッチＳＷ１４は、互いに並列に接続されたＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４との組からなる。ＭＯＳスイッチＳＷ１１は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のゲート電圧Ｖｐ１，Ｖｎ１のレベルに応じてオン状態（導通状態）またはオフ状態（非導通状態）のいずれか一方の状態となり、オン状態のときに高圧側オペアンプ３７Ｂの出力端子ＮＢをデータ線３１Ｂに接続する機能を有し、ＭＯＳスイッチＳＷ２は、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２のゲート電圧Ｖｐ２，Ｖｎ２のレベルに応じてオン状態またはオフ状態のいずれか一方の状態となり、オン状態のときに低圧側オペアンプ３７Ａの出力端子ＮＡをデータ線３１Ｂに接続する機能を有し、ＭＯＳスイッチＳＷ３は、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３のゲート電圧Ｖｐ３，Ｖｎ３のレベルに応じてオン状態またはオフ状態のいずれか一方の状態となり、オン状態のときに高圧側オペアンプ３７Ｂの出力端子ＮＢをデータ線３１Ａに接続する機能を有し、ＭＯＳスイッチＳＷ４は、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４のゲート電圧Ｖｐ４，Ｖｎ４のレベルに応じてオン状態またはオフ状態のいずれか一方の状態となり、オン状態のときに低圧側オペアンプ３７Ａの出力端子ＮＡをデータ線３１Ａに接続する機能を有する。

図９（Ａ）〜（Ｊ）は、スイッチ回路３８１Ｂの接続形態をストレート接続とクロス接続との一方から他方へ切り替える制御方法の一例を示すタイミングチャートである。図９（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ），（Ｆ），（Ｇ），（Ｈ）は、ＭＯＳスイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４のゲート電圧Ｖｐ１，Ｖｎ１，Ｖｐ２，Ｖｎ２，Ｖｐ３，Ｖｎ３，Ｖｐ４，Ｖｎ４の波形を、図９（Ｉ）は、高圧側オペアンプ３７Ｂの出力端子ＮＢの電位ＶＢを、図９（Ｊ）は、低圧側オペアンプ３７Ａの出力端子ＮＡの電位ＶＡをそれぞれ示している。

図９（Ａ）〜（Ｊ）の時刻ｔ_１より前では、スイッチ回路３８１Ｂの接続形態はストレート接続である。すなわち、時刻ｔ_１より前では、コントローラ５は、ゲート電圧Ｖｐ１，Ｖｎ２，Ｖｎ３，Ｖｐ４を電源電圧ＶＳＳとし、ゲート電圧Ｖｎ１，Ｖｐ２，Ｖｐ３，Ｖｎ４を電源電圧ＶＤＤとして、ＭＯＳスイッチＳＷ１１，ＳＷ１４をオン状態とし、ＭＯＳスイッチＳＷ１２，ＳＷ１３をオフ状態としている。

時刻ｔ_１で、コントローラ５は、ゲート電圧Ｖｐ１，Ｖｐ４を電源電圧ＶＳＳから電源電圧ＶＤＤに切り替え、ゲート電圧Ｖｎ１，Ｖｎ４を電源電圧ＶＤＤから電源電圧ＶＳＳに切り替えることにより、ＭＯＳスイッチＳＷ１１，ＳＷ１４を導通状態から非導通状態に遷移させる（図９（Ａ），（Ｂ），（Ｇ），（Ｈ））。同時に、コントローラ５は、ゲート電圧Ｖｐ２を電源電圧ＶＤＤに維持しつつ、ゲート電圧Ｖｎ２を電源電圧ＶＳＳから共通電源電圧ＶＭＭに切り替えてこの共通電源電圧ＶＭＭのレベルに維持することにより、ＮＭＯＳトランジスタＮ２をオフ状態からオン状態に遷移させる（図９（Ｃ），（Ｄ））。同時に、コントローラ５は、ゲート電圧Ｖｎ３を電源電圧ＶＳＳに維持しつつゲート電圧Ｖｐ３を電源電圧ＶＤＤから共通電源電圧ＶＭＭに切り替えてこの共通電源電圧ＶＭＭのレベルに維持することにより、ＰＭＯＳトランジスタＰ３をオフ状態からオン状態に遷移させる（図９（Ｅ），（Ｆ））。これにより、低圧側オペアンプ３７Ａの出力端子ＮＡは、高電位のデータ線３１Ｂと導通し、高圧側オペアンプ３７Ｂの出力端子ＮＢは、低電位のデータ線３１Ａと導通する。このとき、オン状態のＮＭＯＳトランジスタＮ２を介して出力端子ＮＡが充電されるので、図９（Ｊ）に示されるように出力端子ＮＡの電位ＶＡは上昇するが、当該電位ＶＡが共通電源電圧ＶＭＭに近づいてＮＭＯＳトランジスタＮ２のゲート−ソース間電圧がＮＭＯＳトランジスタＮ２の閾値電圧を下回ると、ＮＭＯＳトランジスタＮ２はオフ状態に切り替わる。このため、当該電位ＶＡが共通電源電圧ＶＭＭを越えることが防止される。したがって、出力増幅段５１Ａの寄生ダイオード７１に順方向バイアスが印加されないため、ＰＭＯＳトランジスタ６２Ｐにおけるバイポーラアクションの発生を防止することができる。

同様に、時刻ｔ_１の経過後、オン状態のＰＭＯＳトランジスタＰ３を介して出力端子ＮＢは放電されるので、図９（Ｉ）に示されるように当該出力端子ＮＢの電位ＶＢは下降するが、当該電位ＶＢが共通電源電圧ＶＭＭに近づいてＰＭＯＳトランジスタＰ３のゲート−ソース間電圧がＰＭＯＳトランジスタＰ３の閾値電圧を超えると、ＰＭＯＳトランジスタＰ３はオフ状態に切り替わる。このため、当該電位ＶＢが共通電源電圧ＶＭＭを下回ることが防止される。したがって、出力増幅段５１Ｂの寄生ダイオード７０に順方向バイアスが印加されないため、ＮＭＯＳトランジスタ６１Ｎにおけるバイポーラアクションの発生を防止することができる。

その後の時刻ｔ_２において、コントローラ５は、ゲート電圧Ｖｐ２を電源電圧ＶＤＤから電源電圧ＶＳＳに切り替え、ゲート電圧Ｖｎ２を共通電源電圧ＶＭＭから電源電圧ＶＤＤに切り替える（図９（Ｃ），（Ｄ））。同時に、コントローラ５は、ゲート電圧Ｖｎ３を電源電圧ＶＳＳから電源電圧ＶＤＤに切り替え、ゲート電圧Ｖｐ３を共通電源電圧ＶＭＭから電源電圧ＶＳＳに切り替える（図９（Ｅ），（Ｆ））。

低圧側オペアンプ３７Ａがスイッチ回路３８１Ｂを介してデータ線３１Ｂに負極性の階調電圧を出力し、高圧側オペアンプ３７Ｂがスイッチ回路３８１Ｂを介してデータ線３１Ａに正極性の階調電圧を出力した後は、スイッチ回路３８１Ｂの接続形態はクロス接続からストレート接続へ切り替えられる（時刻ｔ_３）。このとき、コントローラ５は、ゲート電圧Ｖｐ２，Ｖｐ３を電源電圧ＶＳＳから電源電圧ＶＤＤに切り替え、ゲート電圧Ｖｎ２，Ｖｎ３を電源電圧ＶＤＤから電源電圧ＶＳＳに切り替えることにより、ＭＯＳスイッチＳＷ１２，ＳＷ１３を導通状態から非導通状態に遷移させる（図９（Ｃ），（Ｄ），（Ｅ），（Ｆ））。同時に、コントローラ５は、ゲート電圧Ｖｎ１を電源電圧ＶＳＳに維持しつつ、ゲート電圧Ｖｐ１を電源電圧ＶＤＤから共通電源電圧ＶＭＭに切り替えてこの共通電源電圧ＶＭＭのレベルに維持することにより、ＰＭＯＳトランジスタＰ１をオフ状態からオン状態に遷移させる（図９（Ａ），（Ｂ））。同時に、コントローラ５は、ゲート電圧Ｖｐ４を電源電圧ＶＤＤに維持しつつ、ゲート電圧Ｖｎ４を電源電圧ＶＳＳから共通電源電圧ＶＭＭに切り替えてこの共通電源電圧ＶＭＭのレベルに維持することにより、ＮＭＯＳトランジスタＮ４をオフ状態からオン状態に遷移させる（図９（Ｇ），（Ｈ））。これにより、低圧側オペアンプ３７Ａの出力端子ＮＡは、高電位のデータ線３１Ａと導通し、高圧側オペアンプ３７Ｂの出力端子ＮＢは、低電位のデータ線３１Ｂと導通する。このとき、オン状態のＮＭＯＳトランジスタＮ４を介して出力端子ＮＡが充電されるので、図９（Ｊ）に示されるように出力端子ＮＡの電位ＶＡは上昇するが、当該電位ＶＡが共通電源電圧ＶＭＭに近づいてＮＭＯＳトランジスタＮ４のゲート−ソース間電圧がＮＭＯＳトランジスタＮ４の閾値電圧を下回ると、ＮＭＯＳトランジスタＮ４はオフ状態に切り替わる。このため、当該電位ＶＡが共通電源電圧ＶＭＭを越えることが防止される。したがって、低圧側オペアンプ３７Ａにおけるバイポーラアクションの発生を防止することができる。

同様に、時刻ｔ_３の経過後、オン状態のＰＭＯＳトランジスタＰ１を介して出力端子ＮＢは放電されるので、図９（Ｉ）に示されるように当該出力端子ＮＢの電位ＶＢは下降するが、当該電位ＶＢが共通電源電圧ＶＭＭに近づいてＰＭＯＳトランジスタＰ１のゲート−ソース間電圧がＰＭＯＳトランジスタＰ１の閾値電圧を超えると、ＰＭＯＳトランジスタＰ１はオフ状態に切り替わる。このため、当該電位ＶＢが共通電源電圧ＶＭＭを下回ることが防止される。したがって、高圧側オペアンプ３７Ｂにおけるバイポーラアクションの発生を防止することができる。

その後の時刻ｔ_４において、コントローラ５は、ゲート電圧Ｖｎ１を電源電圧ＶＳＳから電源電圧ＶＤＤに切り替え、ゲート電圧Ｖｐ１を共通電源電圧ＶＭＭから電源電圧ＶＳＳに切り替える（図９（Ａ），（Ｂ））。同時に、コントローラ５は、ゲート電圧Ｖｐ４を電源電圧ＶＤＤから電源電圧ＶＳＳに切り替え、ゲート電圧Ｖｎ４を共通電源電圧ＶＭＭから電源電圧ＶＤＤに切り替える（図９（Ｇ），（Ｈ））。

上記したように実施の形態２では、スイッチ回路３８１Ｂの接続形態をストレート接続からクロス接続へ切り替える際に、コントローラ５は、ｎチャネル型電界効果トランジスタであるＮＭＯＳトランジスタＮ２のゲート電圧Ｖｎ２を電圧範囲Δｎ内に制限し、ｐチャネル型電界効果トランジスタであるＰＭＯＳトランジスタＰ３のゲート電圧Ｖｐ３を電圧範囲Δｐ内に制限する。一方、スイッチ回路３８１Ｂの接続形態をクロス接続からストレート接続へ切り替える際には、コントローラ５は、ｎチャネル型電界効果トランジスタであるＮＭＯＳトランジスタＮ４のゲート電圧Ｖｎ４を電圧範囲Δｎ内に制限し、ｐチャネル型電界効果トランジスタであるＰＭＯＳトランジスタＰ１のゲート電圧Ｖｐ１を電圧範囲Δｐ内に制限する。したがって、低圧側オペアンプ３７Ａと高圧側オペアンプ３７Ｂにおけるバイポーラアクションの発生を確実に防止することができる。

更に、スイッチ回路３８１Ｂの接続形態をストレート接続からクロス接続へ切り替える際には（時刻ｔ_１以後）、コントローラ５は、所定期間の間、ＮＭＯＳトランジスタＮ２のゲート電圧Ｖｎ２を一定レベルＶＭＭに維持した後に、電圧範囲Δｎの上限よりも高い電源電圧ＶＤＤに切り替えるとともに、所定期間の間、ＰＭＯＳトランジスタＰ３のゲート電圧Ｖｐ３を一定レベルＶＭＭに維持した後に、電圧範囲Δｐの下限よりも低い電源電圧ＶＳＳに切り替える（図９（Ｄ），（Ｅ））。一方、スイッチ回路３８１Ｂの接続形態をクロス接続からストレート接続へ切り替える際には（時刻ｔ_３以後）、コントローラ５は、所定期間の間、ＰＭＯＳトランジスタＰ１のゲート電圧Ｖｐ１を一定レベルＶＭＭに維持した後に、電圧範囲Δｐの下限よりも低い電源電圧ＶＳＳに切り替えるとともに、所定期間の間、ＮＭＯＳトランジスタＮ４のゲート電圧Ｖｎ４を一定レベルＶＭＭに維持した後に、電圧範囲Δｎの上限よりも高い電源電圧ＶＤＤに切り替える（図９（Ａ），（Ｈ））。これにより、スイッチ回路３８１Ｂを構成するＭＯＳトランジスタのオン抵抗を低減させてスイッチ回路３８１Ｂの低消費電力化を実現することができる。

実施の形態３．
次に、本発明に係る実施の形態３の駆動方法について説明する。実施の形態３の表示装置の構成は、ソースドライバ３のスイッチ回路３８１Ｂに供給される制御信号を除いて、上記実施の形態２の表示装置の構成と同じである。図１０（Ａ）〜（Ｊ）は、スイッチ回路３８１Ｂの接続形態をストレート接続とクロス接続との一方から他方へ切り替える制御方法の一例を示すタイミングチャートである。

図１０（Ｄ），（Ｅ）を参照すると、スイッチ回路３８１Ｂの接続形態をストレート接続からクロス接続へ切り替える際には（時刻ｔ_１以後）、コントローラ５は、所定期間の間、ＮＭＯＳトランジスタＮ２のゲート電圧Ｖｎ２を電圧範囲Δｎの上限（＝ＶＭＭ＋Ｖｎｔ）に維持した後に、電圧範囲Δｎの上限よりも高い電源電圧ＶＤＤに切り替えるとともに、所定期間の間、ＰＭＯＳトランジスタＰ３のゲート電圧Ｖｐ３を電圧範囲Δｐの下限（＝ＶＭＭ−Ｖｐｔ）に維持した後に、電圧範囲Δｐの下限よりも低い電源電圧ＶＳＳに切り替える。一方、スイッチ回路３８１Ｂの接続形態をクロス接続からストレート接続へ切り替える際には（時刻ｔ_３以後）、コントローラ５は、所定期間の間、ＰＭＯＳトランジスタＰ１のゲート電圧Ｖｐ１を電圧範囲Δｐの下限（＝ＶＭＭ−Ｖｐｔ）に維持した後に、電圧範囲Δｐの下限よりも低い電源電圧ＶＳＳに切り替えるとともに、所定期間の間、ＮＭＯＳトランジスタＮ４のゲート電圧Ｖｎ４を電圧範囲Δｎの上限（＝ＶＭＭ＋Ｖｎｔ）に維持した後に、当該電圧範囲Δｎの上限よりも高い電源電圧ＶＤＤに切り替える（図９（Ａ），（Ｈ））。その他のゲート電圧波形は、図９（Ａ）〜（Ｊ）に示したゲート電圧波形と同じである。

このように実施の形態３では、時刻ｔ_１〜ｔ_２において所定期間の間、ＮＭＯＳトランジスタＮ２のゲート電圧Ｖｎ２が電圧範囲Δｎの上限（＝ＶＭＭ＋Ｖｎｔ）に維持され、且つ、ＰＭＯＳトランジスタＰ３のゲート電圧Ｖｐ３が電圧範囲Δｐの下限（＝ＶＭＭ−Ｖｐｔ）に維持される。また、時刻ｔ_３〜ｔ_４においては所定期間の間、ＰＭＯＳトランジスタＰ１のゲート電圧Ｖｐ１が電圧範囲Δｐの下限（＝ＶＭＭ−Ｖｐｔ）に維持され、且つ、ＮＭＯＳトランジスタＮ４のゲート電圧Ｖｎ４が電圧範囲Δｎの上限（＝ＶＭＭ＋Ｖｎｔ）に維持される。したがって、実施の形態２と比べると、スイッチ回路３８１Ｂを構成するＭＯＳトランジスタのオン抵抗を更に低減させて更なる低消費電力化を図ることができる。

実施の形態４．
次に、本発明に係る実施の形態４の駆動方法について説明する。実施の形態３の表示装置の構成は、ソースドライバ３のスイッチ回路３８１Ｂに供給される制御信号を除いて、上記実施の形態２の表示装置の構成と同じである。図１１（Ａ）〜（Ｊ）は、スイッチ回路３８１Ｂの接続形態をストレート接続とクロス接続との一方から他方へ切り替える制御方法の一例を示すタイミングチャートである。なお、図１１（Ａ）〜（Ｊ）における時刻ｔ_１，ｔ_２，ｔ_３，ｔ_４は、図９（Ａ）〜（Ｊ）及び図１０（Ａ）〜（Ｊ）における時刻ｔ_１，ｔ_２，ｔ_３，ｔ_４と同じであるとは限らない。

図１１（Ｃ），（Ｄ）を参照すると、スイッチ回路３８１Ｂの接続形態をストレート接続からクロス接続へ切り替える際には（時刻ｔ_１〜ｔ_２）、コントローラ５は、所定期間Ｔ_１の間、ＮＭＯＳトランジスタＮ２のゲート電圧Ｖｎ２を電源電圧ＶＳＳから電源電圧ＶＤＤまで所定値以下の上昇率（時間変化率）で漸次上昇させるとともに、ＰＭＯＳトランジスタＰ２のゲート電圧Ｖｐ２を電源電圧ＶＤＤから電源電圧ＶＳＳまで漸次下降させることにより、ＭＯＳスイッチＳＷ２を非導通状態から導通状態に遷移させる。同時に、コントローラ５は、所定期間Ｔ_１の間、ＰＭＯＳトランジスタＰ３のゲート電圧Ｖｐ３を電源電圧ＶＤＤから電源電圧ＶＳＳまで所定値以上の降下率（時間変化率）で漸次下降させるとともに、ＮＭＯＳトランジスタＮ３のゲート電圧Ｖｎ３を電源電圧ＶＳＳから電源電圧ＶＤＤまで漸次上昇させることにより、ＭＯＳスイッチＳＷ３を非導通状態から導通状態に遷移させる（図１１（Ｅ），（Ｆ））。これにより、低圧側オペアンプ３７Ａの出力端子ＮＡは、高電位のデータ線３１Ｂと導通し、高圧側オペアンプ３７Ｂの出力端子ＮＢは、低電位のデータ線３１Ａと導通する。このとき、図１１（Ｊ）に示されるように出力端子ＮＡの電位ＶＡは上昇するが、当該電位ＶＡが共通電源電圧ＶＭＭに近づいてＮＭＯＳトランジスタＮ２のゲート−ソース間電圧がＮＭＯＳトランジスタＮ２の閾値電圧を下回ると、ＮＭＯＳトランジスタＮ２はオフ状態に切り替わる。このため、当該電位ＶＡが共通電源電圧ＶＭＭを越えることが防止される。同様に、図１１（Ｉ）に示されるように、時刻ｔ_１経過後、当該出力端子ＮＢの電位ＶＢは下降するが、当該電位ＶＢが共通電源電圧ＶＭＭに近づいてＰＭＯＳトランジスタＰ３のゲート−ソース間電圧がＰＭＯＳトランジスタＰ３の閾値電圧を超えると、ＰＭＯＳトランジスタＰ３はオフ状態に切り替わる。このため、当該電位ＶＢが共通電源電圧ＶＭＭを下回ることが防止される。したがって、出力増幅段５１Ａ，５１Ｂの寄生ダイオード７１，７０に順方向バイアスが印加されないため、ＮＭＯＳトランジスタ６２Ｐ，６１Ｎにおけるバイポーラアクションの発生を防止することができる。

一方、スイッチ回路３８１Ｂの接続形態をクロス接続からストレート接続へ切り替える際には（時刻ｔ_３〜ｔ_４）、コントローラ５は、所定期間Ｔ_２の間、ＰＭＯＳトランジスタＰ１のゲート電圧Ｖｐ１を電源電圧ＶＤＤから電源電圧ＶＳＳまで前述の降下率で漸次下降させるとともに、ＮＭＯＳトランジスタＮ１のゲート電圧Ｖｎ１を電源電圧ＶＳＳから電源電圧ＶＤＤまで漸次上昇させることにより、ＭＯＳスイッチＳＷ１を非導通状態から導通状態に遷移させる（図１１（Ａ），（Ｂ））。同時に、コントローラ５は、所定期間Ｔ_２の間、ＮＭＯＳトランジスタＮ４のゲート電圧Ｖｎ４を電源電圧ＶＳＳから電源電圧ＶＤＤまで前述の上昇率で漸次上昇させるとともに、ＰＭＯＳトランジスタＰ４のゲート電圧Ｖｐ４を電源電圧ＶＤＤから電源電圧ＶＳＳまで漸次下降させることにより、ＭＯＳスイッチＳＷ４を非導通状態から導通状態に遷移させる（図１１（Ｇ），（Ｈ））。これにより、低圧側オペアンプ３７Ａの出力端子ＮＡは、高電位のデータ線３１Ａと導通し、高圧側オペアンプ３７Ｂの出力端子ＮＢは、低電位のデータ線３１Ｂと導通する。このとき、図１１（Ｊ）に示されるように出力端子ＮＡの電位ＶＡは上昇するが、当該電位ＶＡが共通電源電圧ＶＭＭに近づいてＮＭＯＳトランジスタＮ４のゲート−ソース間電圧がＮＭＯＳトランジスタＮ４の閾値電圧を下回ると、ＮＭＯＳトランジスタＮ４はオフ状態に切り替わる。このため、当該電位ＶＡが共通電源電圧ＶＭＭを越えることが防止される。同様に、図１１（Ｉ）に示されるように、時刻ｔ_３経過後、当該出力端子ＮＢの電位ＶＢは下降するが、当該電位ＶＢが共通電源電圧ＶＭＭに近づいてＰＭＯＳトランジスタＰ１のゲート−ソース間電圧がＰＭＯＳトランジスタＰ１の閾値電圧を超えると、ＰＭＯＳトランジスタＰ１はオフ状態に切り替わる。このため、当該電位ＶＢが共通電源電圧ＶＭＭを下回ることが防止される。したがって、出力増幅段５１Ａ，５１Ｂの寄生ダイオード７１，７０に順方向バイアスが印加されないため、ＮＭＯＳトランジスタ６２Ｐ，６１Ｎにおけるバイポーラアクションの発生を防止することができる。

その他のゲート電圧波形は、図９（Ａ）〜（Ｊ）に示したゲート電圧波形と同じである。

上記したように、実施の形態４では、所定期間Ｔ_１の間、コントローラ５は、ＮＭＯＳトランジスタＮ２のゲート電圧Ｖｎ２をアナログ的に漸次上昇させてＭＯＳスイッチＳＷ２を導通状態に遷移させると同時に、ＰＭＯＳトランジスタＰ３のゲート電圧Ｖｐ３をアナログ的に漸次下降させてＭＯＳスイッチＳＷ３を導通状態に遷移させている。所定期間Ｔ_２の間は、コントローラ５は、ＮＭＯＳトランジスタＮ４のゲート電圧Ｖｎ４をアナログ的に漸次上昇させてＭＯＳスイッチＳＷ４を導通状態に遷移させると同時に、ＰＭＯＳトランジスタＰ１のゲート電圧Ｖｐ１をアナログ的に漸次下降させてＭＯＳスイッチＳＷ１を導通状態に遷移させている。これにより、低圧側オペアンプ３７Ａと高圧側オペアンプ３７Ｂにおけるバイポーラアクションの発生を確実に防止することができる。また、期間Ｔ_１，Ｔ_２を調整することにより、寄生ダイオード７０，７１の順方向電流を抑制しつつ、スイッチ回路３８１Ｂを構成するＭＯＳトランジスタのオン抵抗を最適化できるので、低消費電力化を図ることができる。

実施の形態１〜４の変形例．
以上、図面を参照して本発明に係る種々の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、表示画素ＤＰは、液晶表示素子以外の容量性負荷を有するものでもよい。

また、低圧側オペアンプ３７Ａと高圧側オペアンプ３７Ｂの形態は、特に限定されるものではなく、共通電源電圧ＶＭＭの電源ラインと出力端子ＮＢとの間、もしくは、共通電源電圧ＶＭＭの電源ラインと出力端子ＮＡとの間に寄生バイポーラトランジスタが形成される形態であればよい。低圧側オペアンプ３７Ａと高圧側オペアンプ３７Ｂは、入力電圧と出力電圧の両方の範囲が電源電圧の範囲まで動作可能なレール・ツー・レール（Ｒａｉｌ−ｔｏ−Ｒａｉｌ）型オペアンプでもよい。また、差動増幅段５０Ａ，５０Ｂの構成も限定されるものではなく、吸い込み（シンク）型または吐き出し（ソース）型のいずれの回路を含むものであってよい。

また、上記低圧側オペアンプ３７Ａと高圧側オペアンプ３７Ｂとは、同一の共通電源電圧ＶＭＭを使用しているが、これに限定されるものではない。低圧側オペアンプ３７Ａが、電源電圧ＶＳＳと電源電圧ＶＭＭ１（ＶＭＭ１＞ＶＳＳ）とを用いて動作し、高圧側オペアンプ３７Ｂが、電源電圧ＶＭＭ２と電源電圧ＶＤＤ（ＶＭＭ２＜ＶＤＤ、且つ、ＶＭＭ１≠ＶＭＭ２）とを用いて動作する形態もあり得る。

また、上記液晶表示装置１は、液晶表示パネル２をドット反転方式またはライン反転方式で駆動するものであるが、これに限定されるものではない。液晶表示装置１は、各表示画素ＤＰが正極性の階調電圧を保持する状態と負極性の階調電圧を保持する状態との間を交互に切り替える駆動法により動作するものであればよい。

１ 液晶表示装置、 ２ 液晶表示パネル、 ３ ソースドライバ、 ４ ゲートドライバ、 ５ コントローラ、 ６ 電源回路、 ２１ アクティブ素子（能動素子）、 ２２ 液晶表示素子、 ３１Ａ，３１Ｂ データ線（ソース線）、 ３２ シフトレジスタ、 ３３ ２ラインラッチ回路、 ３４ ライン切替回路、 ３４１ スイッチ回路、 ３５ レベルシフト回路、 ３５Ａ，３５Ｂ レベルシフタ、 ３６ 電圧変換回路、 ３６Ａ，３６Ｂ 階調電圧選択部、 ３７ インピーダンス変換回路、 ３７Ａ 低圧側オペアンプ、 ３７Ｂ 高圧側オペアンプ、 ３８ ライン切替回路、 ３８１，３８１Ａ，３８１Ｂ スイッチ回路、 ３９ 階調電圧発生回路、 ４１ 走査線（ゲート線）。

Claims (12)

1. 互いに並行に配列された複数の信号線と、前記複数の信号線と離間して交差するように配列された複数のデータ線と、前記信号線と前記データ線との交差点付近の領域各々に形成された容量性負荷とを有する表示パネルを駆動する駆動回路であって、
   第１電源電圧と該第１電源電圧よりも高い第２電源電圧とを用いて動作して前記容量性負荷に供給すべき負極性のアナログ電圧を出力する第１のオペアンプと、
   第３電源電圧と該第３電源電圧よりも高い第４電源電圧とを用いて動作して前記容量性負荷に供給すべき正極性のアナログ電圧を出力する第２のオペアンプと、
   制御部と、
   前記制御部による制御に応じて、前記第１のオペアンプの接続先を、前記複数のデータ線のうちの第１のデータ線から該第１のデータ線とは異なる第２のデータ線へ切り替えるとともに、前記第２のオペアンプの接続先を前記第２のデータ線から前記第１のデータ線に切り替えるスイッチ回路と
   を備え、
   前記スイッチ回路は、
   前記制御部により印加された第１のゲート電圧のレベルに応じてオン状態及びオフ状態の一方から他方へ遷移して、前記第１のオペアンプの出力端子と前記第２のデータ線との間を電気的に接続または遮断するｎチャネル型の第１の電界効果トランジスタと、
   前記制御部により印加された第２のゲート電圧のレベルに応じてオン状態及びオフ状態の一方から他方へ遷移して、前記第２のオペアンプの出力端子と前記第２のデータ線との間を電気的に接続または遮断する第２の電界効果トランジスタと
   を含み、
   前記制御部は、前記第２の電界効果トランジスタをオフ状態にして前記第２のオペアンプの出力端子と前記第２のデータ線との間を電気的に遮断した状態で、所定期間の間、前記第１のゲート電圧を、前記第２電源電圧よりも前記第１の電界効果トランジスタの閾値電圧分だけ高い電圧値以下であり且つ前記第１電源電圧よりも高い第１の電圧範囲内の一定レベルの電圧に維持した後に、前記第１の電圧範囲の上限よりも高い高レベル電圧に上昇させ、これにより前記第１の電界効果トランジスタをオフ状態からオン状態に遷移させる
   ことを特徴とする駆動回路。
2. 請求項１に記載の駆動回路であって、前記高レベル電圧は、前記第４電源電圧以下であることを特徴とする駆動回路。
3. 請求項１または２に記載の駆動回路であって、前記一定レベルは前記第２電源電圧であることを特徴とする駆動回路。
4. 請求項１または２に記載の駆動回路であって、前記一定レベルは、前記第１の電圧範囲の上限に設定されることを特徴とする駆動回路。
5. 請求項１から４のうちのいずれか１項に記載の駆動回路であって、
   前記スイッチ回路は、
   前記制御部により印加された第３のゲート電圧のレベルに応じてオン状態及びオフ状態の一方から他方へ遷移して、前記第２のオペアンプの出力端子と前記第１のデータ線との間を電気的に接続または遮断するｐチャネル型の第３の電界効果トランジスタと、
   前記制御部により印加された第４のゲート電圧のレベルに応じてオン状態及びオフ状態の一方から他方へ遷移して、前記第１のオペアンプの出力端子と前記第１のデータ線との間を電気的に接続または遮断する第４の電界効果トランジスタと
   をさらに含み、
   前記制御部は、前記第４の電界効果トランジスタをオフ状態にして前記第１のオペアンプの出力端子と前記第１のデータ線との間を電気的に遮断した状態で、所定期間の間、前記第３のゲート電圧を、前記第３電源電圧よりも前記第３の電界効果トランジスタの閾値電圧分だけ低い電圧値以上であり且つ前記第４電源電圧よりも低い第２の電圧範囲内の一定レベルの電圧に維持した後に、前記第２の電圧範囲の下限よりも低い低レベル電圧に下降させ、これにより前記第３の電界効果トランジスタをオフ状態からオン状態に遷移させる
   ことを特徴とする駆動回路。
6. 互いに並行に配列された複数の信号線と、前記複数の信号線と離間して交差するように配列された複数のデータ線と、前記信号線と前記データ線との交差点付近の領域各々に形成された容量性負荷とを有する表示パネルを駆動する駆動回路であって、
   第１電源電圧と該第１電源電圧よりも高い第２電源電圧とを用いて動作して前記容量性負荷に供給すべき負極性のアナログ電圧を出力する第１のオペアンプと、
   第３電源電圧と該第３電源電圧よりも高い第４電源電圧とを用いて動作して前記容量性負荷に供給すべき正極性のアナログ電圧を出力する第２のオペアンプと、
   制御部と、
   前記制御部による制御に応じて、前記第１のオペアンプの接続先を、前記複数のデータ線のうちの第１のデータ線から該第１のデータ線とは異なる第２のデータ線へ切り替えるとともに、前記第２のオペアンプの接続先を前記第２のデータ線から前記第１のデータ線に切り替えるスイッチ回路と
   を備え、
   前記スイッチ回路は、
   前記制御部により印加された第１のゲート電圧のレベルに応じてオン状態及びオフ状態の一方から他方へ遷移して、前記第２のオペアンプの出力端子と前記第１のデータ線との間を電気的に接続または遮断するｐチャネル型の第１の電界効果トランジスタと、
   前記制御部により印加された第２のゲート電圧のレベルに応じてオン状態及びオフ状態の一方から他方へ遷移して、前記第１のオペアンプの出力端子と前記第１のデータ線との間を電気的に接続または遮断する第２の電界効果トランジスタと
   を含み、
   前記制御部は、前記第２の電界効果トランジスタをオフ状態にして前記第１のオペアンプの出力端子と前記第１のデータ線との間を電気的に遮断した状態で、所定期間の間、前記第１のゲート電圧を、前記第３電源電圧よりも前記第１の電界効果トランジスタの閾値電圧分だけ低い電圧値以上であり且つ前記第４電源電圧よりも低い電圧範囲内の一定レベルの電圧に維持した後に、前記電圧範囲の下限よりも低い低レベル電圧に下降させ、これにより前記第１の電界効果トランジスタをオフ状態からオン状態に遷移させる
   ことを特徴とする駆動回路。
7. 請求項６に記載の駆動回路であって、前記低レベル電圧は、前記第１電源電圧以上であることを特徴とする駆動回路。
8. 請求項６または７に記載の駆動回路であって、前記一定レベルは前記第３電源電圧であることを特徴とする駆動回路。
9. 請求項６または７に記載の駆動回路であって、前記一定レベルは、前記電圧範囲の下限に設定されることを特徴とする駆動回路。
10. 請求項１から９のうちのいずれか１項に記載の駆動回路であって、前記第２電源電圧と前記第３電源電圧とは同一の共通電源電圧であることを特徴とする駆動回路。
11. 請求項１から１０のうちのいずれか１項に記載の駆動回路を備えることを特徴とする表示装置。
12. 請求項１１に記載の表示装置であって、前記容量性負荷は、前記正極性または負極性のアナログ電圧が供給される対向電極に挟み込まれた液晶層を含む液晶表示素子であることを特徴とする表示装置。

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