JP4952112B2 - 電圧駆動型素子の駆動回路 - Google Patents
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本発明は、第1及び第2の主電極(D)(S)と制御電極(G)とを有し、且つ前記制御電極(G)と前記第1の主電極(D)との間に第1の寄生容量(Cgd)を有し、前記制御電極(G)と前記第2の主電極(S)との間に第2の寄生容量(Cgs)を有している電圧駆動型素子(Q1)を、寄生インダクタンス(L1)を有するラインに接続して駆動するための駆動回路であって、
制御電源端子と前記電圧駆動型素子(Q1)の前記制御電極(G)との間に第1の抵抗(R1)を介して接続された第1の駆動スイッチ(M1)と、
制御電源端子と前記電圧駆動型素子(Q1)の前記制御電極(G)との間に前記第1の抵抗(R1)よりも大きい値を有する第2の抵抗(R2)を介して接続された第2の駆動スイッチ(M2)と、
制御電源端子と前記電圧制御型素子(Q1)の前記制御電極(G)との間に前記第2の抵抗(R2)よりも小さい値を有する第3の抵抗(R3)を介して接続された第3の駆動スイッチ(M3)と、
前記電圧駆動型素子(Q1)をオフ状態に制御するための第1の電圧値と、オン状態に制御するための第2の電圧値とを有する2値の制御信号(Vin)を入力させるための制御信号入力端子(6)と、
前記制御信号入力端子(6)と前記第1の駆動スイッチ(M1)の制御電極との間に接続され、且つ前記制御信号(Vin)が前記第1の電圧値から前記第2の電圧値に転換した時点から前記電圧駆動型素子(Q1)の前記第1の主電極(D)と前記第2の主電極(S)とを通って前記寄生インダクタンス(L1)に基づく共振電流が流れる期間の開始時点又はこれよりも前の任意の時点までの第1の期間(T1)に前記第1の駆動スイッチ(M1)をオン制御する機能を有している第1の駆動スイッチ制御回路(8)と、
前記制御信号入力端子(6)と前記第2の駆動スイッチ(M2)の制御電極との間に接続され、且つ前記制御信号(Vin)が前記第2の電圧値を保っている全期間、又は前記第1の期間(T1)と後記第3の期間(T3)との間の第2の期間(T2)において前記第2の駆動スイッチ(M2)をオン制御する機能を有している第2の駆動スイッチ制御回路(9)と、
前記第2の期間(T2)よりも後の第3の期間(T3)に前記第3の駆動スイッチ(M3)をオン制御するものであって、前記電圧駆動型素子(Q1)の前記制御電極(G)と前記第2の主電極(S)又はグランドとの間に接続された第3の駆動スイッチ制御回路(10)と
を具備し、
前記第3の駆動スイッチ制御回路(10)は、前記電圧駆動型素子(Q1)の前記制御電極(G)と前記第2の主電極(S)又はグランドとの間に接続されたコンデンサ(C1)と定電流回路(27)との直列回路と、前記定電流回路(27)と前記コンデンサ(C1)との接続点(29)と前記第3の駆動スイッチ(M3)の制御電極との間に接続された制御信号形成回路(28)とを有し、
前記第3の駆動スイッチ制御回路(10)の前記制御信号形成回路(28)は、前記定電流回路(27)と前記コンデンサ(C1)との接続点(29)に接続された第1の主端子とグランドに接続された第2の主端子と前記接続点(29)に接続された制御端子とを有する第1の制御半導体素子(38)と、制御電源端子(41)に抵抗(40)を介して接続された第1の主端子とグランドに接続された第2の主端子と前記第1の制御半導体素子(38)の前記制御端子に接続された制御端子とを有する第2の制御半導体素子(39)と、前記第2の制御半導体素子(39)の前記第1の主端子に接続されたトリガパルス形成回路(43)と、該トリガパルス形成回路(43)から得られたトリガパルスに応答して前記第2の駆動スイッチ(M3)をオン制御するための制御信号を形成するフリップフロップ(45)とを備え、
前記制御信号形成回路(28)の前記第1の制御半導体素子(38)は、前記コンデンサ(C1)を流れる電流(Ic1)が前記定電流回路(27)が供給することができる所定電流値(I1)を超えた時に、前記コンデンサ(C1)を流れる電流(Ic1)の前記所定電流値(I1)を超えた分を分流させるものであり、
前記制御信号形成回路(28)の前記第2の制御半導体素子(39)は、前記第1の制御半導体素子(38)と同じ動作をするものであり、
前記トリガパルス形成回路(43)は、前記コンデンサ(C1)を流れる電流(Ic1)が前記定電流回路(27)が供給することができる前記所定電流値(I1)を超える期間の終りを示すトリガパルスを発生するものであり、
前記フリップフロップ(45)は、前記第3の駆動スイッチ(M3)の前記制御電極に接続されていることを特徴とする電圧駆動型素子の駆動回路に係わるものである。
第2の抵抗R2の値は第1及び第3の抵抗R1、R3の値よりも大きく設定されている。第1、第2及び第3の抵抗R1、R2,R3の値は第1の主スイッチQ1のターンオン時の遅延をできるだけ短くし且つノイズをできるだけ抑制し且つ第1の主スイッチQ1のスイッチング損失をできるだけ小さくするように決定される。
第2の駆動スイッチM2は図4(A)の制御入力信号Vinが高レベルの全期間即ち図4のt0から後の第1、第2及び第3の期間T1、T2、T3の全部でオン制御される。
第3の駆動スイッチM3は、図4のt3よりも後の第3の期間T3のみでオン駆動される。第3の期間T3の開始時点は、前記共振電流が流れる又は流れる可能性のある期間の終了時点と第1の主スイッチQ1のゲート電圧Vgが飽和する時点t5との間であることが望ましく、この実施例では共振電流の終了時点に一致又はほぼ一致するように第3の期間T3の開始時点が決定されている。
第1の期間T1において、ゲート・ドレーン間容量Cgdにも僅かに充電電流が流れる。第1の主スイッチQ1のゲート・ドレーン間容量Cgdは一般的にドレーン・ソース間電圧に反比例的に変化する。
図4においてt1〜t3に示す第2の期間T2では、第1の主スイッチQ1のゲート電圧Vgの傾きが第1の期間T1の第1の傾きよりも緩い第2の傾きになる。第2の期間T2における緩い第2の傾きは、第1の主スイッチQ1の導通開始によって第1の主スイッチQ1のゲート・ドレイン間容量Cgdの充電電流が増加するためによって生じる。第2の期間T2では、第1の主スイッチQ1のゲート・ソース間容量Cgs及びゲート・ドレイン間容量Cgdの充電電流が第2の駆動スイッチM2のみを介して供給される。即ち、第1の主スイッチQ1のゲート・ソース間容量Cgs及びゲート・ドレイン間容量Cgdの充電電流は比較的高い値を有する第2の抵抗R2を介して流れる。これにより、第2の期間T2における第1の主スイッチQ1のゲート・ソース間容量Cgsの充電速度が第1の期間T1よりも遅くなり、寄生インダクタンスL1による共振に基づいて第1の主スイッチQ1の流れるドレイン電流Idに生じる共振波形のピーク値が図4(D)のt2時点に示すように低くなり、ノイズ抑制効果が得られる。
t1時点で第1の主スイッチQ1がオン状態になると、第1の主スイッチQ1のドレイン・ソース間電圧Vdsが図4(E)に示すように徐々に低下する。なお、t1〜t3期間において第1の主スイッチQ1は不完全なオン状態即ち非飽和のオン状態であり、ドレイン・ソース間電圧Vdsは徐々に低下する。
図4のt3時点を検出して第3の駆動スイッチM3をオン制御するためにコンデンサC1と定電流回路27と制御信号形成回路28とが設けられている。コンデンサC1の一端は第1の主スイッチQ1のゲートGに接続され、この他端は定電流回路27を介してグランドに接続されている。制御信号形成回路28は、ライン30によってコンデンサC1と定電流回路27との接続点29に接続され、ライン31によってNOT回路7に接続され、ライン32によってNOT回路22に接続され、ライン33によって第3の駆動スッチM3のゲートに接続されている。
図4のt1時点で第1の主スイッチQ1がオン状態になると、第1の主スイッチQ1のゲート・ドレイン間容量Cgdが増大し且つこの充電電流が増大するので、図4(B)に示すように第1の主スイッチQ1のゲート電圧Vgが上昇しなくなるか又はその上昇率が抑えられる。これにより、コンデンサC1の電流Ic1が低下し、t3時点で所定電流値I1よりも低くなる。この結果、コンデンサC1の電流Ic1の全部が定電流回路27のFET35に流れ、制御信号形成回路28のFET38に電流が流れなくなり、これがt3時点でオフに転換する。制御信号形成回路28のFET38のターンオフ時点t3は、図4(D)のt2でピ−クになる共振波形の消滅時点の直後又はこの近傍であることが望ましい。t3時点の調整は、定電流回路27の所定電流値I1の調整又はコンデンサC1の容量の調整で行うことができる。
t3時点においてFET38がターンオフすると、これに同期してFET39もターンオフし、NOT回路42の出力が低レベルに転換してワンショットマルチバイブレータから成るトリガパルス形成回路43がトリガされ、所定時間幅を有する1つのパルスV43(トリガパルス)が図4(H)に示すように発生する。トリガパルス形成回路43から得られたパルスV43はAND回路44を介してフリップフロップ45のセット端子Sに入力する。なお、図4のt3時点ではライン32が高レベルであるので、パルスV43はAND回路44を介してRSフリップフロップ45に入力する。図4(A)に示す制御入力信号Vinが低レベルの期間にトリガパルス形成回路43から誤ってパルスが発生してもAND回路44で阻止される。RSフリップフロップ45のリセット端子Rに接続されたトリガ回路47は図4(A)に示す制御入力信号Vinの高レベルから低レベルへの転換に同期してリセットパルスをRSフリップフロップ45に与える。
RSフリップフロップ45がt3時点でセット状態に転換すると、NOT回路46の出力が低レベルに転換する。これにより、図2のpチャネル絶縁ゲート型の第3の駆動スイッチM3が図4(K)に示すようにt3時点からオンになる。従って、t3時点よりも後の第3の期間T3では、第2及び第3の駆動スイッチM2、M3の両方がオン状態となり、この両方のオン状態は図4(A)の制御入力信号Vinが高レベルから低レベルに転換するまで継続する。t3時点で第3の駆動スイッチM3がオン状態になると、第1の主スイッチQ1のゲート・ソース間容量Cgs及びゲート・ドレイン間容量Cgdの充電電流が第2及び第3の駆動スイッチM2、M3の両方を通って流れるために、第1の主スイッチQ1のゲートに流れ込むゲート電流Igは、図4(C)に示すようにt3時点で増大する。従来回路では第1の主スイッチQ1のドレイン・ソース間電圧Vdsがt6時点で零又は零に近い極めて低い値になるが、本実施例ではt6時点よりも前のt4時点で第1の主スイッチQ1のドレイン・ソース間電圧Vdsが零又は零に近い極めて低い値になる。また、第1の主スイッチQ1のゲート電極Vgは従来の飽和時点t7よりも前のt5時点で飽和値になる。第3の期間T3におけるゲート電圧Vgの増加の傾きは第2の期間T2におけるゲート電圧Vgの傾きよりも大きい。
(1)第1の主スイッチQ1のゲートとグランド即ちソースとの間に定電流回路27を介して接続されたコンデンサC1の電流Ic1は、第1の主スイッチQ1のゲート電圧Vgの変化即ちdV/dtに従って変化する。従って、コンデンサC1の電流Ic1に基づいてゲート電圧Vgの状態を正確且つ容易に判定することができる。即ち、コンデンサC1の電流Ic1と定電流回路27の所定電流値I1との比較に基づいて共振電流が流れる期間の終了時点を正確且つ容易に検出することができる。
(2) 共振電流が流れる期間の終了時点を正確に検出すれことができれば、第3の駆動スイッチM3を適切な時点でオン状態に転換することができる。
(3) 第3の駆動スイッチM3がオン状態になると、第1の主スイッチQ1が第2及び第3の駆動スイッチM2,M3の両方を介して駆動される。即ち、第2及び第3の抵抗R2,R3の並列回路によって第1の主スイッチQ1のゲートが駆動される。この結果、第1の主スイッチQ1の寄生容量の充電速度が速くなり、第1の主スイッチQ1のドレイン・ソース間電圧Vdsを零又は零近くの所定オン電圧(例えば0.7V)まで低下させるための時間t3〜t4が短くなり、第1の主スイッチQ1のターンオン時のスイッチング損失が小さくなる。
(4) t1〜t3に示す第2の期間T2には、第2の駆動スイッチM2のみをオンにするので、第1の主スイッチQ1が比較的高い値を有する第2の抵抗R2を介して駆動され、ゲート電流Igの時間変化率di/dtを小さくすることができ、寄生インダクタンスL1等に基づいて生じるノイズを良好に抑制することができる。
(5)定電流回路27が、対のFET34,35を含むカレントミラー回路で形成され、制御信号形成回路28がコンデンサC1に接続された対のFET38,39含むカレントミラー回路で形成されているので、第3の期間T3の開始時点を正確且つ容易に決定することができる。
(6)制御信号形成回路28に含まれているAND回路44はノイズ等によるRSフリップフロップ45の誤動作を防ぐことができる。
(7) 第2の駆動スイッチM2を第1の主スイッチQ1のオン制御期間の全部において連続的にオンにするので、第1の駆動スイッチM1のオン終了時点、第3の駆動スイッチM3のオン開始時点が目標通りに設定されない場合であっても、第1の主スイッチQ1のゲートが無制御状態にならない。即ち、もし、第1、第2及び第3の駆動スイッチM1、M2、M3を順次にオンする方式を採用すると、第1、第2及び第3の駆動スイッチM1、M2、M3の切換え時に、ゲート電圧が零になる休止期間が生じたり、第1、第2及び第3の駆動スイッチM1、M2、M3のオン期間の重なりが生じ、第1の主スイッチQ1の所望の駆動ができなくなる恐れがあるが、本実施例はそのような問題が生じない。
(1) 図1の第2〜第4の主スイッチQ2〜Q4の駆動回路も図2及び図3に示す第1の主スイッチQ1の駆動回路と同様に構成することができる。
(2) 図1の第1〜第4の主スイッチQ1〜Q4をIGBT等の別の電圧駆動型素子に置き換えることができる。IGBTの場合には第1の主電極がコレクタ、第2の主電極がエミッタとなる。
(3) 図2の第1、第2及び第3の駆動スイッチM1、M2、M3をFET以外のバイポーラトランジスタ等の別の半導体制御スイッチで形成することができる。
(4) 図2及び図3のFET14、15、25,34、35、38、39をバイポーラトランジスタ等の別の制御半導体素子に置き換えることができる。
(5) 本発明を図1のインバータの第1〜第4の主スイッチQ1〜Q4に限らず、電圧駆動型素子を含む別のスイッチング回路に適用することができる。
(6)図2の回路から第1の駆動スイッチM1と第1の抵抗R1とから成る駆動回路を省き、図4の第1及び第2の期間T1,T2の両方において、第2の駆動スイッチM2と第2の抵抗R2とから成る駆動回路のみで第1の主スイッチQ1を駆動することができる。この場合には、第2の抵抗R2の値を、第1の期間T1をできるだけ短くし、第2の期間T2の共振波形のピークをできるだけ低くするように決定する。このように図2の回路から第1の駆動スイッチM1と第1の抵抗R1とから成る駆動回路を省いても、第3の駆動スイッチM3と第3の抵抗R3とから成る駆動回路を図2と同様に設けることにより、図2と同様な効果を得ることができる。
(7)図2の回路から第2の駆動スイッチM2と第2の抵抗R2とから成る駆動回路を省き、且つ図2の第1の駆動スイッチM1を図4の第1及び第2の期間T1,T2の両方においてオン制御し、第3の駆動スイッチM3を第3の期間T3にオン制御することができる。この場合には、第3の抵抗R3の値を第1の抵抗R1よりも低く決定することが望ましい。
(8)図2の回路から第2の駆動スイッチM2と第2の抵抗R2とから成る駆動回路を省き、且つ図2の第1の駆動スイッチM1を図4の第1の期間T1においてオン制御し、第3の駆動スイッチM3を図4の第2及び第3の期間T2,T3にオン制御することができる。この場合には、第1の抵抗R1の値を第3の抵抗R3よりも低く決定することが望ましい。
(9)第2の駆動スイッチM2を、第2の期間T2のみでオン制御することもできる。
M1,M2,M3 第1、第2、第3の駆動スイッチ
R1,R2,R3 第1、第2、第3の抵抗
C1 コンデンサ
27 定電流回路
Claims (1)
- 第1及び第2の主電極(D)(S)と制御電極(G)とを有し、且つ前記制御電極(G)と前記第1の主電極(D)との間に第1の寄生容量(Cgd)を有し、前記制御電極(G)と前記第2の主電極(S)との間に第2の寄生容量(Cgs)を有している電圧駆動型素子(Q1)を、寄生インダクタンス(L1)を有するラインに接続して駆動するための駆動回路であって、
制御電源端子と前記電圧駆動型素子(Q1)の前記制御電極(G)との間に第1の抵抗(R1)を介して接続された第1の駆動スイッチ(M1)と、
制御電源端子と前記電圧駆動型素子(Q1)の前記制御電極(G)との間に前記第1の抵抗(R1)よりも大きい値を有する第2の抵抗(R2)を介して接続された第2の駆動スイッチ(M2)と、
制御電源端子と前記電圧制御型素子(Q1)の前記制御電極(G)との間に前記第2の抵抗(R2)よりも小さい値を有する第3の抵抗(R3)を介して接続された第3の駆動スイッチ(M3)と、
前記電圧駆動型素子(Q1)をオフ状態に制御するための第1の電圧値と、オン状態に制御するための第2の電圧値とを有する2値の制御信号(Vin)を入力させるための制御信号入力端子(6)と、
前記制御信号入力端子(6)と前記第1の駆動スイッチ(M1)の制御電極との間に接続され、且つ前記制御信号(Vin)が前記第1の電圧値から前記第2の電圧値に転換した時点から前記電圧駆動型素子(Q1)の前記第1の主電極(D)と前記第2の主電極(S)とを通って前記寄生インダクタンス(L1)に基づく共振電流が流れる期間の開始時点又はこれよりも前の任意の時点までの第1の期間(T1)に前記第1の駆動スイッチ(M1)をオン制御する機能を有している第1の駆動スイッチ制御回路(8)と、
前記制御信号入力端子(6)と前記第2の駆動スイッチ(M2)の制御電極との間に接続され、且つ前記制御信号(Vin)が前記第2の電圧値を保っている全期間、又は前記第1の期間(T1)と後記第3の期間(T3)との間の第2の期間(T2)において前記第2の駆動スイッチ(M2)をオン制御する機能を有している第2の駆動スイッチ制御回路(9)と、
前記第2の期間(T2)よりも後の第3の期間(T3)に前記第3の駆動スイッチ(M3)をオン制御するものであって、前記電圧駆動型素子(Q1)の前記制御電極(G)と前記第2の主電極(S)又はグランドとの間に接続された第3の駆動スイッチ制御回路(10)と
を具備し、
前記第3の駆動スイッチ制御回路(10)は、前記電圧駆動型素子(Q1)の前記制御電極(G)と前記第2の主電極(S)又はグランドとの間に接続されたコンデンサ(C1)と定電流回路(27)との直列回路と、前記定電流回路(27)と前記コンデンサ(C1)との接続点(29)と前記第3の駆動スイッチ(M3)の制御電極との間に接続された制御信号形成回路(28)とを有し、
前記第3の駆動スイッチ制御回路(10)の前記制御信号形成回路(28)は、前記定電流回路(27)と前記コンデンサ(C1)との接続点(29)に接続された第1の主端子とグランドに接続された第2の主端子と前記接続点(29)に接続された制御端子とを有する第1の制御半導体素子(38)と、制御電源端子(41)に抵抗(40)を介して接続された第1の主端子とグランドに接続された第2の主端子と前記第1の制御半導体素子(38)の前記制御端子に接続された制御端子とを有する第2の制御半導体素子(39)と、前記第2の制御半導体素子(39)の前記第1の主端子に接続されたトリガパルス形成回路(43)と、該トリガパルス形成回路(43)から得られたトリガパルスに応答して前記第2の駆動スイッチ(M3)をオン制御するための制御信号を形成するフリップフロップ(45)とを備え、
前記制御信号形成回路(28)の前記第1の制御半導体素子(38)は、前記コンデンサ(C1)を流れる電流(Ic1)が前記定電流回路(27)が供給することができる所定電流値(I1)を超えた時に、前記コンデンサ(C1)を流れる電流(Ic1)の前記所定電流値(I1)を超えた分を分流させるものであり、
前記制御信号形成回路(28)の前記第2の制御半導体素子(39)は、前記第1の制御半導体素子(38)と同じ動作をするものであり、
前記トリガパルス形成回路(43)は、前記コンデンサ(C1)を流れる電流(Ic1)が前記定電流回路(27)が供給することができる前記所定電流値(I1)を超える期間の終りを示すトリガパルスを発生するものであり、
前記フリップフロップ(45)は、前記第3の駆動スイッチ(M3)の前記制御電極に接続されていることを特徴とする電圧駆動型素子の駆動回路。
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