KR101058937B1 - 레벨 쉬프트 회로 및 이의 오동작 방지 방법 - Google Patents

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Abstract

본 발명은 의도하지 않은 순간적인 노이즈 펄스에 의해 오동작하지 않는 레벨 쉬프트 회로에 관한 것이다.
본 발명에 따르면, 레벨 쉬프트 회로의 전압원에 전기적으로 연결되며 전압원에 높게 상승하는 기울기의 노이즈가 발생하는 경우 턴온되는 트랜지스터(MQR, MQS)를 이용하여 기생 커패시턴스(Cpar1, Cpar2)의 충전전류 대부분이 트랜지스터(MQR, MQS)로 흐르도록 한다. 이때, 트랜지스터의 턴온 동작은 전압원에 직렬로 연결되는 저항(RG) 및 커패시터(CG)를 통해 이루어진다.
이와 같이 전압원에 노이즈가 발생하는 경우 트랜지스터(MQR, MQS)를 턴온시켜 저항(RS, RR)의 전압강하를 줄임으로써 오동작을 막을 수 있다. 그리고, 리셋 동작을 수행하는 트랜지스터의 사이즈를 셋 동작을 수행하는 트랜지스터의 사이즈보다 더 크게 함으로써 불측의 상황에서 리셋 동작이 수행될 수 있도록 함으로써 시스템을 안정화시킬 수 있다.
레벨 쉬프트 회로, 셋, 리셋, 노이즈

Description

레벨 쉬프트 회로 및 이의 오동작 방지 방법{LEVEL SHIFT CIRCUIT AND SUPPRESSING METHOD FOR FALSE OPERATION THEREOF}
도 1은 일반적인 레벨 쉬프트 회로를 나타내는 도면이다.
도 2는 도 1과 같은 회로에서 각 노드의 전압을 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 레벨 쉬프트 회로를 나타내는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 레벨 쉬프트 회로를 나타내는 도면이다.
본 발명은 레벨 쉬프트 회로(Level Shift Circuit)에 관한 것으로서, 특히 회로에 의도하지 않은 순간 적인 노이즈 펄스에 의해 오동작하지 않는 레벨 쉬프트 회로에 관한 것이다.
레벨 쉬프트 회로는 하이 사이드(high side) 게이트 드라이버 아이씨(IC)에서, 낮은 전위의 제어신호인 온/오프 신호를 높거나 낮은 전압레벨로 시프트하는 회로를 말한다. 하이 사이드의 IGBT(Insulated Gate Bipolar Transistor)나 MOSFET을 구동하기 위해서, 간단하고 비용이 저렴하다는 이유로 펄스 트랜스포머 (pulse transformer)가 사용되었다. 그러나, 펄스 트랜스포머는 속도가 느리다는 단점을 가지고 있어서, 레벨 쉬프트 회로를 가지는 하이 사이드 게이트 드라이버가 주로 사용되고 있는 실정이다. 일반적으로 레벨 쉬프트 회로는 드레인 단자에 부하 저항(load resistor)이 연결되는 공통 소스(common source)로 이루어진다.
도 1은 일반적인 레벨 쉬프트 회로를 나타내는 도면이다. 특히, 도 1은 하이 사이드 IGBT(Q1)을 구동하기 위한 레벨 쉬프트 회로를 나타낸다.
도 1에 나타낸 바와 같이 일반적인 레벨 쉬프트 회로는 드레인 단자에 저항(RS)이 연결되는 트랜지스터(MS), 드레인 단자에 저항(RR)이 연결되는 트랜지스터(MR)를 포함한다. 트랜지스터(MS, MR)의 드레인-소스에는 원래의 특성상 각각 기생 커패시터(Cpar1, Cpar2)가 형성되며, 전압 노드(VB)와 하이 사이드 IGBT(Q1)의 컬렉터 단자 사이에는 정전압원(Va)이 연결된다. 이의 동작을 살펴보면, 트랜지스터(MS 또는 MR)의 게이트에 펄스(Set펄스 또는 Reset펄스)가 인가되면, 트랜지스터(MS 또는 MR)가 턴온되어 부하저항(load resistor)(RS 또는 RR)에 전압 강하가 발생한다. 이러한 저항(RS 또는 RR)의 전압 강하게 의해 인버터(10 또는 12)가 동작하고, 이에 따라 필터(20 또는 22), RS 플립플롭(RS-FF)(30) 및 게이트 드라이버를 거쳐 하이 사이드 IGBT(Q1)에 온/오프 신호가 전달된다. 여기서, RS 플립플롭(RS-FF)(30)은 온/오프 상태를 기억하는데 사용되며, 저역통과필터(20, 22)는 출력 노이즈에 발생되는 오동작을 방지하는 역할을 한다.
그러나, 도 1과 같은 레벨 쉬프트 회로는 트랜지스터(MS 또는 MR)가 턴온된 후에 오동작이 발생하는바 이하에 이에 대해 도 2를 참조하여 구체적으로 알아본다. 도 2는 도 1과 같은 회로에서 각 노드의 전압을 나타내는 도면이다.
먼저, 트랜지스터(MS)의 게이트에 펄스(Set 펄스)가 인가되는 경우 트랜지스(MS)가 턴온되어 저항(RS)에 전압 강하가 발생하며, 이에 따라 RS 플립플롭(30)이 셋(Set)되어 출력 스위치인 하이 사이드 IGBT(Q1)가 턴온된다. 이때, 하이 사이드 IGBT(Q1)이 턴온되어 전압(Vs)이 전압(Vcc)이 되고, 이에 따라 도 2의 (e)에 나타낸 바와 같이 전압(VB)이 급격하게 기울기를 가지며 상승한다. 이와 같이 전압(VB )이 급격한 기울기(High dV/dt)를 가지고 상승하는 경우, 트랜지스터(MS, MR)의 드레인-소스간의 존재하는 기생 커패시터(Cpar1, Cpar2)를 충전하기 위한 높은 전류가 흐른다. 이러한 충전 전류로 인해 저항(RS, RR) 모두에 전압강하가 발생하게 되며, 이에 따라 도 2의 (c) 및 (c)에 나타낸 바와 같이 셋 신호(set signal) 및 리셋 신호(reset signal)가 동시에 발생한다. 셋 신호(set signal) 및 리셋 신호(reset signal)가 동시에 발생하는 경우에는 게이트 드라이버(140)를 동작시키기 위한 상태가 발생하지 않는다. 이러한 문제를 해결하기 위해 리셋 저항(RR)을 셋 저항(RS )보다 크게 하는 경우, 도 2의 (c) 및 (d)에 에 나타낸 바와 같이 충전 전류에 의해 전압(VBR_C)이 전압(VBS_C)보다 크게 되며, 이에 따라 출력 스위치인 하이 사이드 IGBT(Q1)가 턴온된 후 곧바로 턴오프되는 문제가 발생한다. 턴온된 후 곧바로 턴오프 되는 문제를 해결하기 위해, 셋 저항(RS)을 리셋 저항(RR)보다 크게 하는 경우에는 출력 노이즈에 의해 하이 사이드 IGBT(Q1)가 턴오프된 상태에서 턴온으로 바뀌는 문제가 발생한다.
한편, 상기와 같은 문제를 해결하기 위해 두 저항(RS, RR)을 모두 낮은 저항으로 하는 경우 전압(VB)의 급격한 변화에 의한 오동작은 막을 수 있으나, 저항(RS , RR)이 낮은 경우에는 전압(VBS 또는 VBR)이 낮아져서 셋신호(set signal) 및 리셋신호(reset signal)가 감지되지 않을 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래 기술의 문제점을 해결하기 위한 것으로 의도하지 않은 순간 적인 노이즈 펄스(VB전압이 급격하게 변하는 경우)에 의한 오동작을 막는 레벨 쉬프트 회로를 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따른 레벨 쉬프트 회로는
전압원에 전기적으로 연결되어 하이 사이드 스위치를 턴온시키도록 제어하는 제1 저항 및 제1 트랜지스터, 상기 전압원에 전기적으로 연결되어 상기 하이 사이드 스위치를 턴오프시키도록 제어하는 제2 저항 및 제2 트랜지스터를 포함하는 레벨 쉬프트 회로에 있어서,
상기 전압원에 전기적으로 연결되며, 상호간에 직렬로 연결되는 제3 저항 및 제1 커패시터;
상기 제3 저항에 전기적으로 연결되어 상기 전압원에 노이즈가 발생하는 경우 동작하는 제3 트랜지스터; 및
상기 제3 저항에 전기적으로 연결되어 상기 전압원에 노이즈가 발생하는 경우 동작하는 제4 트랜지스터를 포함한다. 여기서, 상기 제1 커패시터는 상기 전압원에 노이즈가 발생하는 경우 상기 제3 저항을 통해 충전된다. 한편, 상기 제2 트랜지스터의 사이즈가 상기 제1 트랜지스터의 사이즈보다 더 큰 것을 특징으로 한다.
그리고, 상기 제3 트랜지스터의 동작에 의해 상기 전압원으로부터 공급되는 전류가 상기 제3 트랜지스터로 흐르며, 상기 제4 트랜지스터의 동작에 의해 상기 전압원으로부터 의해 공급되는 전류가 상기 제4 트랜지스터로 흐른다. 여기서, 상기 제1 커패시터는 게이트 단자와 소스 단자가 서로 연결되는 제5 트랜지스터를 이용하여 구현될 수 있다.
본 발명의 다른 특징에 따른 레벨 쉬프트 회로의 오동작 방지 방법은
전압원에 전기적으로 연결되어 하이 사이드 스위치를 턴온시키도록 제어하는 제1 저항 및 제1 트랜지스터, 상기 전압원에 전기적으로 연결되어 상기 하이 사이드 스위치를 턴오프시키도록 제어하는 제2 저항 및 제2 트랜지스터를 포함하는 레벨 쉬프트 회로에서 발생되는 오동작을 방지하는 방법에 있어서,
(a) 상기 전압원에 노이즈가 발생하는 경우, 상기 전압원에 전기적으로 연결되는 제3 저항을 통해 상기 제3 저항에 전기적으로 연결되는 제1 커패시터가 충전 되는 단계;
(b) 상기 단계(a)에서 상기 제3 저항에 전압강하가 발생하는 경우, 상기 전압원에 전기적으로 연결되는 제3 트랜지스터가 동작되는 단계; 및
(c) 상기 단계(a)에서 상기 제3 저항에 전압강하가 발생하는 경우, 상기 전압원에 전기적으로 연결되는 제4 트랜지스터가 동작되는 단계를 포함한다.
여기서, 상기 제3 트랜지스터의 동작에 의해 상기 전압원으로부터 공급되는 전류가 상기 제3 트랜지스터로 흐르며, 상기 제4 트랜지스터의 동작에 의해 상기 전압원으로부터 의해 공급되는 전류가 상기 제4 트랜지스터로 흐른다. 한편, 상기 제2 트랜지스터의 사이즈가 상기 제1 트랜지스터의 사이즈보다 더 크다. 그리고, 상기 제1 커패시터는 게이트 단자와 소스 단자가 서로 연결되는 제5 트랜지스터를 이용하여 구현될 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 레벨 쉬프트 회로에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 3은 본 발명의 실시예에 따른 레벨 쉬프트 회로를 나타내는 도면이다.
도 3에 나타낸 바와 같이 본 발명의 실시예에 따른 레벨 쉬프트 회로는 셋펄스(set pulse)와 리셋펄스(reset pulse)를 각각 게이트 입력받아 동작하는 트랜지스터(MS, MR), 트랜지스터(MS, MR)의 드레인 단자와 노드B의 사이에 각각 연결되는 저항(RS, RR), 저항(RS)에 병렬로 소스 단자와 드레인 단자가 연결되는 트랜지스터(MQS), 저항(RR)에 병렬로 소스 단자와 드레인 단자가 연결되며 트랜지스터(M QS)의 게이트 단자에 게이트 단자가 연결되는 트랜지스터(MQR), 트랜지스터(MQR)의 게이트 단자와 노드B사이에 연결되는 저항(RG) 및 트랜지스터(MQR)의 게이트 단자와 접지 사이에 연결되는 커패시터(CG)를 포함한다.
도 3에서, 노드B는 로드 저항인 저항(RS, RR)에 전압을 공급하는 공급원으로서 역할을 한다. 또한, 트랜지스터(MS 또는 MR) 턴온될시 저항(RS, R R, RR)에 걸리는 전압을 일정한 전압으로 제한하기 위해 각각 제너 다이오드(DS, DR, DG )가 병렬로 연결된다. 특히, 제너 다이오드(DG)는 트랜지스터(MQS, MQR)의 게이트 전압(즉, 동작전압)을 일정한 전압으로 제한하기 위해 사용된다. 여기서, 본 발명의 실시예에 따른 트랜지스터(MQS, MQR), 저항(RG) 및 커패시터(CG)는 노드B의 전압(VB)이 급격하게 상승하는 경우 충전 전류가 상기 저항(RS 또는 RR)으로 흐르지 않도록 하는 역 할을 한다.
한편, 본 발명의 실시예에 따른 레벨 쉬프트 회로에, 트랜지스터(MS, MR)의 게이트 단자에 각각 연결되는 인버터(100 120), 인버터(100, 120)의 출력을 각각 필터링 하여 저항(RS, RR)으로부터의 노이즈를 제거하는 저역통과필터(200, 220), 저역통과필터(200, 220)의 출력이 각각 셋단자와 리셋단자로 입력되는 RS 플립플롭(300), RS플립플롭(300)의 출력(Q)을 입력받아 출력 스위치인 하이 사이드 IGBT(Q1)를 구동하는 게이트 드라이버(400) 및 노드B와 하이 사이드 IGBT(Q1)의 에미터 단자사이에 연결되는 전압원(Va)이 더 연결되어, 하이 사이드 드라이버 회로를 구성한다. 도 3에서, 하이 사이드 스위치를 IGBT로 나타내었지만 본 발명은 이에 한정되는 것은 아니며 MOSFET과 같은 다른 하이 사이드 스위치를 구동하기 위한 드라이버 회로에 본 발명의 실시예와 같은 레벨 쉬프트 회로가 사용될 수 있다.
여기서, 정전압(Va)에 의해, 노드B의 전압(VB)은 하이 사이드 IGBT(Q1)이 오프(OFF)인 경우에는 전압(Va)이 되며 온(ON)될 시에는 전압(Vs)이 전압(Vcc)으로 되므로 노드 B의 전압(VB)은 Vcc+Va로 변하므로 급격하게 변하게 된다. 예를 들면, 전압원(Vcc)의 전압이 600V이며 전압원(Va)의 전압이 15V인 경우, 노드B의 전압(VB)은 15V에서 615V까지 변하게된다.
일반적인 동작으로서, 트랜지스터(MS)를 통해 셋 펄스가 입력되는 경우 트랜지스터(MS)가 턴온되어 저항(RS)에 전압강하가 발생함으로써 하이 사이드 IGBT(Q1) 이 온(ON)되는 동작과 트랜지스터(MR)를 통해 리셋 펄스가 입력되는 경우 트랜지스터(MR)가 턴온되어 저항(RS)에 전압강하가 발생함으로써 하이 사이드 IGBT(Q2)가 온(ON)되는 동작은 당업자라면 알 수 있는바 이하 구체적 설명은 생략한다.
이하에서는 상기에서 살펴본 바와 같이 노드B의 전압(VB)이 급격하게 변하는 경우 도 3과 같은 본 발명의 실시예에 따른 레벨 쉬프트 회로에 의해 오동작을 방지하는 방법에 대해서 알아본다.
먼저, 노드B의 전압(VB)이 급격하게 변하는 경우 커패시터(CG)가 저항(RG )통해 충전이 된다. 즉, 노드B의 전압(VB)이 격하게 변하는 경우 트랜지스터(MS, M R)의 기생커패시터(Cpar1, Cpar2)가 저항(RS, RR)을 통해 충전될 때와 마찬가지로, 커패시터(CG)가 저항(RG)을 통해 충전되어 저항(RG)에 전압 강하가 발생한다. 저항(RG)의 전압강하에 의해 저항(RS, RR)에 병렬로 각각 연결되어 있는 트랜지스터(M QS, MQR)가 턴온된다. 그러면, 트랜지스터(MS, MR)의 기생 커패시터(Cpar1, C par2)로 흐르는 충전 전류의 대부분은 각각 저항(RS, RR)으로 흐르는 대신 트랜지스터(MQS , MQR)로 흐른다.
노드 B의 전압(VB)의 급격한 변화로 인해 기생 커패시터(Cpar1, Cpar2)를 충전시키기 위해 흐르는 전류가 대부분 트랜지스터(MQS, MQR)로 흐르게 되며, 이때 턴온 되는 각각의 트랜지스터(MQS, MQR)는 낮은 저항 값(resistance)을 가지므로 전압강하가 낮게 나타나게 된다. 이와 같은 낮은 전압 강하로 인해 하이 사이드 드라이브 회로의 동작 전압(threshold voltage)에 미치지 못하게 된다. 즉, 낮은 전압 강하로 인해 인버터(100, 120)가 동작하지 않게 되며, 이로 인해 게이트 드라이버(400)로 온/오프 신호를 전송하는 RS 플립플롭(300)이 동작하지 않게 된다. 따라서, 노드 B의 전압(VB)이 급격하게 변화하는 경우에도 저항(RG), 커패시터(CG ) 및 트랜지스터(MQS, MQR)에 의해, 저항(RS, RR)에서의 전압강하가 낮게 되어 오동작이 발생하지 않게 된다.
한편, 본 발명의 실시예에 따른 레벨 쉬프트 회로에서 노드B의 전압(VB)이 영전압(0V)이하로 떨어지는 등 불측의 상황에서 리셋(reset) 동작이 수행되도록 하기 위해 트랜지스터(MR)의 사이즈(size)를 트랜지스터(MS)의 사이즈보다 더 크게 한다. 예측하기 힘든 불측의 상황에서 셋(set) 동작이 수행되는 것 보다 리셋(reset) 동작이 수행되는 것이 시스템을 더욱 안정적으로 보호하므로, 리셋 동작을 수행하는 트랜지스터(MR)의 사이즈를 트랜지스터(MS)의 사이즈보다 더 크게 한다. 트랜지스터(MR)의 사이즈를 트랜지스터(MS)의 사이즈보다 더 크게 하는 경우, 트랜지스터(MR)의 드레인-소스의 기생 커패시턴스(Cpar2)가 더욱 증가하며, 이에 따라 리셋 동작의 시정수(time constant)가 더욱 증가한다. 따라서, 불측의 상황에서 리셋 신호(reset signal)가 셋 신호(set signal)보다 더욱 오랜 기간 동안 유지되므 로 리셋 동작이 수행되어 하이 사이드 IGBT(Q1)가 오프됨으로써, 시스템을 안정화시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 레벨 쉬프트 회로를 나타내는 도면이다. 도 4에 나타내는 레벨 쉬프트 회로는 도 3에 나타낸 레벨 쉬프트 회로에서 단지 커패시터(CG)를 게이트단자와 소스 단자가 서로 연결되는 트랜지스터(MG)로 구현한 것을 제외하고는 동일한바 중복되는 설명은 생략하다. 노드B의 전압(VB)이 상기에서 설명한 바와 같이 15V 내지 615V 까지 변동하므로 커패시터(CG)의 동작 전압은 상당히 높은 값이 요구된다. 이러한 높은 동작 전압을 가지는 커패시터(CG)를 반도체 공정을 통해 구현하는 것은 많은 비용이 요구되므로, 도 4에 나타낸 바와 같이 커패시터(CG) 대신에 트랜지스터(MG)의 게이트단자와 소스단자를 연결함으로써, 드레인-소스 간의 기생 커패시턴스(Cpar3)를 이용하여 커패시터(CG)를 구현한다.
이와 같이 본 발명의 실시예에 따른 레벨 쉬프트 회로와 같이 노드B의 전압(VB)이 급격하게 변하는 경우에도 저항(RG), 커패시터(CG) 및 트랜지스터(M QS, MQR)를 통해 오동작을 방지하므로, 턴온/턴오프 신호 동작의 S/N비율(S/N ratio)을 높이기 위해 저항(RS, RR)의 크기를 더욱 크게 할 수 있다. 즉, 저항(RS, R R)의 값을 더욱 큰 값으로 설정하여 셋 동작 또는 리셋 동작 시의 저항(RS, RR)에 걸리는 전압을 더 욱 높임으로써, 턴온/턴오프 신호 동작의 S/N비율을 더욱 높일 수 있다. 또한, 저항(RS, RR)의 크기를 더욱 크게 함으로써 저항(RS, RR)에 걸리는 전압이 더욱 크게되며, 이를 통해 트랜지스터(MS, MR)의 사이즈를 상대적으로 낮출 수 있다.
한편, 본 발명의 실시예에 따른 레벨 쉬프트 회로와 같이 노드B의 전압(VB)이 급격하게 변하는 경우에도 저항(RG), 커패시터(CG) 및 트랜지스터(MQS , MQR)를 통해 저항(RS, RR)의 노이즈를 줄일 수 있으므로, 저역통과필터(200, 220)의 컷-오프 주파수(cut-off frequency)를 증가시킬 수 있다. 저역통과필터(200, 220)의 컷-오프 주파수를 증가시키는 경우 하이 사이드 드라이버의 전파 지연시간을 줄일 수 있으며, 이에 따라 본 발명의 실시예의 레벨 쉬프트 회로가 고 주파수 동작을 할 수 있도록 한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 살펴본 바와 같이, 본 발명에 따르면 원치 않는 노이즈 발생 시 저항(RS, RR)의 전압강하를 줄임으로써 오동작을 막을 수 있다. 또한, 턴온/턴오프 신호 동작의 S/N비율(S/N ratio)을 높이기 위해 저항(RS, RR)의 크기를 더욱 크게 할 수 있으며, 이를 통해 트랜지스터(MS, MR)의 사이즈를 상대적으로 낮출 수 있다. 한편, 저역통과필터의 컷-오프 주파수를 증가시켜 고주파수 동작이 가능한 레벨 쉬프트 회로를 구현할 수 있다.
그리고, 리셋 동작을 수행하는 트랜지스터의 사이즈를 셋 동작을 수행하는 트랜지스터의 사이즈보다 더 크게 함으로써 불측의 상황에서 리셋 동작이 수행될 수 있도록 함으로써 시스템을 안정화시킬 수 있다.

Claims (15)

  1. 전압원에 전기적으로 연결되어 하이 사이드 스위치를 턴온시키도록 제어하는 제1 저항 및 제1 트랜지스터, 상기 전압원에 전기적으로 연결되어 상기 하이 사이드 스위치를 턴오프시키도록 제어하는 제2 저항 및 제2 트랜지스터를 포함하는 레벨 쉬프트 회로에 있어서,
    상기 전압원에 전기적으로 연결되며, 상호간에 직렬로 연결되는 제3 저항 및 제1 커패시터;
    상기 제3 저항에 전기적으로 연결되어 상기 전압원에 노이즈가 발생하는 경우 동작하는 제3 트랜지스터; 및
    상기 제3 저항에 전기적으로 연결되어 상기 전압원에 노이즈가 발생하는 경우 동작하는 제4 트랜지스터를 포함하는 레벨 쉬프트 회로.
  2. 제1항에 있어서,
    상기 제1 커패시터는 상기 전압원에 노이즈가 발생하는 경우 상기 제3 저항을 통해 충전되는 것을 특징으로 하는 레벨 쉬프트 회로.
  3. 제1항에 있어서,
    상기 제2 트랜지스터의 사이즈가 상기 제1 트랜지스터의 사이즈보다 더 큰 것을 특징으로 하는 레벨 쉬프트 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제3 트랜지스터의 동작에 의해 상기 전압원으로부터 공급되는 전류가 상기 제3 트랜지스터로 흐르며, 상기 제4 트랜지스터의 동작에 의해 상기 전압원으로부터 의해 공급되는 전류가 상기 제4 트랜지스터로 흐르는 것을 특징으로 하는 레벨 쉬프트 회로.
  5. 제2항에 있어서,
    상기 제3 저항에 걸리는 전압에 의해 상기 제3 및 제4 트랜지스터가 동작하는 것을 특징으로 하는 레벨 쉬프트 회로.
  6. 제1항 또는 제2항에 있어서,
    상기 제3 저항에 병렬로 전기적으로 연결되어 상기 제3 및 제4 트랜지스터를 동작시키는 전압을 제한하는 제너다이오드를 더 포함하는 레벨 쉬프트 회로.
  7. 제1항 또는 제2항에 있어서,
    상기 제3 및 제4 트랜지스터는 MOSFET 이고,
    상기 제3 트랜지스터의 소스 단자, 드레인 단자 및 게이트 단자가 각각 상기 전압원, 상기 제1 저항과 상기 제1 트랜지스터의 접점 및 상기 제3 저항과 상기 제1 커패시터의 접점에 연결되며,
    상기 제4 트랜지스터의 소스 단자, 드레인 단자 및 게이트 단자가 각각 상기 전압원, 상기 제2 저항과 상기 제2 트랜지스터의 접점 및 상기 제3 저항과 상기 제1 커패시터의 접점에 연결되는 것을 특징으로 하는 레벨 쉬프트 회로.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 커패시터는 게이트 단자와 소스 단자가 서로 연결되는 제5 트랜지스터를 이용하여 구현되는 것을 특징으로 하는 레벨 쉬프트 회로.
  9. 제7항에 있어서,
    상기 제1 및 제2 트랜지스터는 N타입의 MOSFET이며, 상기 제3 및 제4 트랜지스터는 P타입의 MOSFET인 것을 특징으로 하는 레벨 쉬프트 회로.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 노이즈는 상기 전압원의 전압이 급격하게 변동될 때에 발생되는 것을 특징으로 하는 레벨 쉬프트 회로.
  11. 전압원에 전기적으로 연결되어 하이 사이드 스위치를 턴온시키도록 제어하는 제1 저항 및 제1 트랜지스터, 상기 전압원에 전기적으로 연결되어 상기 하이 사이드 스위치를 턴오프시키도록 제어하는 제2 저항 및 제2 트랜지스터를 포함하는 레벨 쉬프트 회로에서 발생되는 오동작을 방지하는 방법에 있어서,
    (a) 상기 전압원에 노이즈가 발생하는 경우, 상기 전압원에 전기적으로 연결되는 제3 저항을 통해 상기 제3 저항에 전기적으로 연결되는 제1 커패시터가 충전되는 단계;
    (b) 상기 단계(a)에서 상기 제3 저항에 전압강하가 발생하는 경우, 상기 전압원에 전기적으로 연결되는 제3 트랜지스터가 동작되는 단계;
    (c) 상기 단계(a)에서 상기 제3 저항에 전압강하가 발생하는 경우, 상기 전압원에 전기적으로 연결되는 제4 트랜지스터가 동작되는 단계를 포함하는 레벨 쉬프트 회로의 오동작 방지 방법.
  12. 제11항에 있어서,
    상기 제3 트랜지스터의 동작에 의해 상기 전압원으로부터 공급되는 전류가 상기 제3 트랜지스터로 흐르며, 상기 제4 트랜지스터의 동작에 의해 상기 전압원으로부터 의해 공급되는 전류가 상기 제4 트랜지스터로 흐르는 것을 특징으로 하는 레벨 쉬프트 회로의 오동작 방지 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 제2 트랜지스터의 사이즈가 상기 제1 트랜지스터의 사이즈보다 더 큰 것을 특징으로 하는 레벨 쉬프트 회로의 오동작 방지 방법.
  14. 제13항에 있어서,
    상기 제1 커패시터는 게이트 단자와 소스 단자가 서로 연결되는 제5 트랜지스터를 이용하여 구현되는 것을 특징으로 하는 레벨 쉬프트 회로의 오동작 방지 방법.
  15. 제11항 또는 제12항에 있어서,
    상기 노이즈는 상기 전압원의 전압이 급격하게 변동될 때에 발생되는 것을 특징으로 하는 레벨 쉬프트 회로의 오동작 방지 방법.
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KR100769670B1 (ko) * 2007-02-28 2007-10-23 신대현 차량의 사이드 미러 케이스 내에 내장된 안테나 소자를구비한 차량용 안테나 시스템
CN102307001A (zh) * 2011-08-23 2012-01-04 东南大学 一种可抗共模电源噪声干扰的高压栅驱动电路模块
KR101350545B1 (ko) * 2012-05-31 2014-01-13 삼성전기주식회사 레벨 변환 회로 및 그를 포함하는 게이트 드라이버 회로
DE112017000080T5 (de) * 2016-03-17 2018-04-26 Fuji Electric Co., Ltd. Pegelumsetzungsschaltung
US10686438B2 (en) * 2017-08-29 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Glitch preventing input/output circuits
DE102018110561A1 (de) 2017-08-29 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Störimpuls-verhindernde eingabe/ausgabe-schaltungen
EP4131780A1 (en) * 2021-08-06 2023-02-08 Nxp B.V. Multi-purpose output circuitry

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (1)

* Cited by examiner, † Cited by third party
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