WO2014034063A1

WO2014034063A1 - 半導体装置

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Publication number: WO2014034063A1
Application number: PCT/JP2013/004987
Authority: WO
Inventors: 高須　久志; 小林　敦
Original assignee: 株式会社デンソー
Priority date: 2012-08-30
Filing date: 2013-08-23
Publication date: 2014-03-06
Also published as: CN104604134A; US20150155863A1; US9203393B2; CN104604134B

Abstract

　半導体装置は、スイッチング素子（５）、電圧検出回路（６，３１，３４，３７，４０，４３）、スイッチ回路（８，７３）、及び制御回路（９，２３，２７，８３）を備える。電圧検出回路はスイッチング素子の第１、第２端子間に印加される電圧に応じた検出電圧を出力する。スイッチ回路は、スイッチング素子のゲート端子に繋がるゲート駆動線（１０）に直列に設けられ、制御信号に応じて高インピーダンス状態または低インピーダンス状態に切り替わる。制御回路は、検出電圧が所定のしきい値電圧以下になるときにはスイッチ回路を低インピーダンス状態に切り替える制御信号を出力し、検出電圧がしきい値電圧を超えるときにはスイッチ回路を高インピーダンス状態に切り替える制御信号を出力する。

Description

半導体装置

関連出願の相互参照

　本開示は、２０１２年８月３０日に出願された日本出願番号２０１２－１９００６５号、及びに２０１２年１１月２７日に出願された日本出願番号２０１２－２５８４９９号基づくもので、ここにその記載内容を援用する。

　本開示は、過電圧耐量を高めた半導体装置に関する。

　コイルなどのインダクタンス素子は勿論、抵抗負荷であっても配線インダクタンスなどの存在により誘導性を持つことが多い。トランジスタがこうした誘導性を持つ負荷を駆動する場合、ターンオフする時に逆起電力が発生する。負荷駆動回路、スイッチング電源回路、インバータ回路などにおいては、逆起電力の発生を防止するため、トランジスタまたは負荷と並列に還流用のダイオードが設けられている。しかし、この場合であってもスイッチングに伴うサージ電圧が発生するので、トランジスタをサージ電圧から保護する手段が必要となる。

　特許文献１には、ＭＯＳＦＥＴのゲート・ドレイン間にツェナーダイオード群が接続され、ドレインにサージ電圧が印加されるとツェナーダイオード群がブレークダウンする保護回路が開示されている。ブレークダウンによるゲート電圧の上昇を抑えるため、ＭＯＳＦＥＴのゲート・ソース間にもツェナーダイオード群が接続されている。

特開２０００－７７５３７号公報

　上述した保護回路のように、ゲート・ドレイン間およびゲート・ソース間にツェナーダイオードが接続されると、ゲートに寄生容量が付加されてスイッチング速度が低下する。ＡｌＧａＮ／ＧａＮ接合を有する半導体デバイス（以下、ＧａＮ－ＨＥＭＴと称す）は、従来のＳｉデバイスに比べオン抵抗が格段に低く、電流遮断特性に優れているため、次世代パワーデバイスとして上述した種々の回路への適用が期待されている。

　しかし、直流伝達コンダクタンスｇｍが高いＧａＮ－ＨＥＭＴは、デバイス自体が持つゲート容量が小さいので（例えば従来素子の１／４程度）、従来の半導体素子よりも寄生容量の影響を受け易くなる。ＧａＮ－ＨＥＭＴは、ゲートしきい値が低く（例えば２Ｖ程度）、ゲート耐圧も低い（例えば５Ｖ程度）ので、ゲート電圧を高めてスイッチング速度を改善するような手段もとりにくい。

　また、従来のＳｉデバイス、例えばＭＯＳトランジスタは、アバランシェ耐量を有しているため、ドレイン・ソース間に耐圧を超える電圧が印加されても、ある一定のエネルギーに達するまでは故障することはない。これに対し、ＧａＮ－ＨＥＭＴは、アバランシェ耐量がないため、僅かであっても耐圧を超えることができない。

　本開示は上記事情に鑑みてなされたもので、その目的は、ゲートの寄生容量を低く抑えて高速スイッチング性能を保ったままサージ電圧に対する耐量を高めることができる半導体装置を提供することにある。

　本開示の第１の態様に係る半導体装置は、ゲート端子と第１端子との間に印加されるゲート電圧に応じて第２端子と第１端子との間の導通状態を変化させるスイッチング素子に、電圧検出回路、スイッチ回路および制御回路が付加された構成を備えている。ここで、第１端子はソースまたはエミッタ、第２端子はドレインまたはコレクタに相当し、スイッチング素子はＧａＮ－ＨＥＭＴ、ＭＯＳＦＥＴ、ＩＧＢＴなどである。

　電圧検出回路は、スイッチング素子の第２端子と第１端子との間に印加される電圧に応じた検出電圧を出力する。スイッチ回路は、スイッチング素子のゲート端子に繋がるゲート駆動線に直列に設けられており、制御信号に応じて高インピーダンス状態または低インピーダンス状態に切り替わる。制御回路は、検出電圧がしきい値電圧以下になると、スイッチ回路を低インピーダンス状態に切り替える制御信号を出力する。これにより、駆動信号がスイッチ回路を通してゲート端子に与えられ、スイッチング素子は駆動信号に従ってオンオフ動作する。

　一方、制御回路は、サージ電圧の発生などにより検出電圧がしきい値電圧を超えると、スイッチ回路を高インピーダンス状態に切り替える制御信号を出力する。これにより、スイッチング素子のゲート端子は遮断されてハイインピーダンス状態になり、これ以降のゲート電圧は、第２端子と第１端子との間に印加される電圧とゲート容量（例えばゲート・ドレイン間容量とゲート・ソース間容量）に基づいて定まる。ターンオフなどにより第２端子と第１端子との間の電圧が急上昇すると、ゲート電圧も上昇し、スイッチング素子はセルフターンオンする。サージ電圧のエネルギーは、セルフターンオンしたスイッチング素子を通して逃され、スイッチング素子の第２端子と第１端子との間の電圧は、素子耐圧以下に制限される。

　しきい値電圧は、スイッチング素子の第２端子と第１端子との間にスイッチング素子の電圧保護動作が行われるべき範囲の電圧が印加されたときに電圧検出回路が出力する検出電圧よりも低く設定されている。電圧保護動作が行われるべき範囲の電圧は、少なくともスイッチング素子の耐圧を超える電圧を含んでいる。さらに、しきい値電圧は、スイッチング素子の第２端子と第１端子との間にスイッチング素子の電圧保護動作が不要とされるべき範囲の電圧が印加されたときに電圧検出回路が出力する検出電圧よりも高く設定されている。電圧保護動作が不要とされるべき範囲の電圧は、スイッチング素子の耐圧よりも低い電圧であって、スイッチング素子を何ら保護する必要がない電圧である。

　第１の態様によれば、スイッチング素子のゲートへの寄生容量の追加がない（または小さい）ので、高速スイッチング性能を保ったまま、第２端子と第１端子との間に加わるサージ電圧に対する耐量を高めることができる。

　本開示の第２の態様に係る半導体装置は、ゲート端子と第１端子との間に印加されるゲート電圧に応じて第２端子と第１端子との間の導通状態を変化させるスイッチング素子に、第１電圧検出回路、第２電圧検出回路、スイッチ回路、一方向性素子および制御回路が付加された構成を備えている。ここで、第１端子はソースまたはエミッタ、第２端子はドレインまたはコレクタに相当し、スイッチング素子はＧａＮ－ＨＥＭＴ、ＭＯＳＦＥＴ、ＩＧＢＴなどである。

　第１、第２電圧検出回路は、それぞれスイッチング素子の第２端子と第１端子との間に印加される電圧に応じた検出電圧を出力する。スイッチ回路は、スイッチング素子のゲート端子に繋がるゲート駆動線に直列に設けられており、制御信号に応じて高インピーダンス状態または低インピーダンス状態に切り替わる。一方向性素子は、第２電圧検出回路の出力端子とスイッチング素子のゲート端子との間に接続され、当該出力端子からゲート端子の向きに電流を流す。

　制御回路は、しきい値電圧を有している。しきい値電圧は、スイッチング素子の第２端子と第１端子との間にスイッチング素子の電圧保護動作が行われるべき範囲の電圧が印加されたときに第１電圧検出回路が出力する第１検出電圧よりも低く設定されている。電圧保護動作が行われるべき範囲の電圧は、少なくともスイッチング素子の耐圧を超える電圧を含んでいる。さらに、しきい値電圧は、スイッチング素子の第２端子と第１端子との間にスイッチング素子の電圧保護動作が不要とされるべき範囲の電圧が印加されたときに第１電圧検出回路が出力する第１検出電圧よりも高く設定されている。電圧保護動作が不要とされるべき範囲の電圧は、スイッチング素子の耐圧よりも低い電圧であって、スイッチング素子を何ら保護する必要がない電圧である。

　制御回路は、第１検出電圧がしきい値電圧以下になると、スイッチ回路を低インピーダンス状態に切り替える制御信号を出力する。これにより、駆動信号がスイッチ回路を通してゲート端子に与えられ、スイッチング素子は駆動信号に従ってオンオフ動作する。一方、制御回路は、サージ電圧の発生などにより第１検出電圧がしきい値電圧を超えると、スイッチ回路を高インピーダンス状態に切り替える制御信号を出力する。これにより、スイッチング素子のゲート端子は遮断されて高インピーダンス状態になる。

　遮断された後のゲート電圧は、第２端子と第１端子との間に印加される電圧とゲート容量（例えばゲート・ドレイン間容量とゲート・ソース間容量）とで定まる電位に向かって上昇を開始する。これと並行して、第２電圧検出回路が出力する第２検出電圧が、スイッチング素子を確実にセルフターンオンに導く。

　第２電圧検出回路の分圧比は、スイッチング素子の第２端子と第１端子との間に電圧保護動作が行われるべき範囲の電圧が印加されたときに、第２検出電圧がスイッチング素子のゲートしきい値電圧と一方向性素子の通電電圧とを加えた電圧よりも高くなるように設定されている。さらに、第２電圧検出回路の分圧比は、第１検出電圧が制御回路のしきい値電圧以下のときに、第２検出電圧がスイッチング素子のゲートしきい値電圧と一方向性素子の通電電圧とを加えた電圧よりも低くなるように設定されている。

　この設定によれば、スイッチング素子の第２端子と第１端子との間の電圧が急上昇したとき、最初に第１検出電圧がしきい値電圧を超えてスイッチ回路が高インピーダンス状態になる。その後、第２検出電圧により一方向性素子を通してゲート電圧がゲートしきい値電圧以上に引き上げられ、スイッチング素子がセルフターンオンする。この順序によれば、スイッチ回路が低インピーダンス状態のときに、第２検出電圧がスイッチング素子をオンさせることはない。

　スイッチング素子がセルフターンオンすると、サージ電圧のエネルギーはスイッチング素子を通して逃され、スイッチング素子の第２端子と第１端子との間の電圧は、素子耐圧以下であって第２検出電圧に応じた電圧に制限される。サージ電圧のエネルギーが開放されている間は、第２端子と第１端子との間の電圧が上昇しない状態でバランスする。

　エネルギーの開放が終了すると、第２端子と第１端子との間の電圧が低下を開始し、第１検出電圧と第２検出電圧も低下し始める。このとき、最初に第２検出電圧が、スイッチング素子のゲートしきい値電圧と一方向性素子の通電電圧とを加えた電圧よりも低くなり、第２検出電圧がゲートをオン駆動できなくなる。しかし、スイッチ回路が高インピーダンス状態を保持している限り、スイッチング素子はオンし続ける。その後、第１検出電圧が制御回路のしきい値電圧以下に低下すると、スイッチ回路が低インピーダンス状態になり、駆動信号に従ったスイッチング動作に復帰する。

　第２の態様によれば、スイッチング素子のゲートへの寄生容量の追加がない（または小さい）ので、高速スイッチング性能を保ったまま、第２端子と第１端子との間に加わるサージ電圧に対する耐量を高めることができる。また、スイッチング素子に電圧保護動作が行われるべき範囲の電圧が印加されたときに、スイッチング素子を確実にセルフターンオンさせることができる。

　本開示の第３の態様に係る半導体装置は、第２の態様に係る半導体装置と類似の構成を備えているが、電圧検出回路を１つだけ備え、その出力電圧が、スイッチ回路のインピーダンス状態の切り替えとスイッチング素子のセルフターンオンの両方に寄与する点が異なる。第１検出電圧を出力する電圧検出回路の出力端子とスイッチング素子のゲート端子との間には、当該出力端子からゲート端子の向きに電流を流す一方向性素子が接続されている。制御回路が有するしきい値電圧は、第２の態様に係る半導体装置が有する条件に加え、スイッチング素子のゲートしきい値電圧と一方向性素子の通電電圧とを加えた電圧よりも低くなるように設定されている。

　この構成によれば、制御回路は、サージ電圧の発生などにより第１検出電圧がしきい値電圧を超えると、スイッチ回路を高インピーダンス状態に切り替える。これにより、スイッチング素子のゲート端子は遮断されて高インピーダンス状態になる。遮断された後のゲート電圧は、第２端子と第１端子との間に印加される電圧とゲート容量（例えばゲート・ドレイン間容量とゲート・ソース間容量）とで定まる電位に向かって上昇を開始する。これと並行して、電圧検出回路が出力する第１検出電圧が、スイッチング素子を確実にセルフターンオンに導く。

　スイッチング素子の第２端子と第１端子との間の電圧が急上昇したとき、最初にスイッチ回路が高インピーダンス状態になる。その後、第１検出電圧により一方向性素子が通電し、ゲート電圧がゲートしきい値電圧以上に引き上げられ、スイッチング素子が確実にセルフターンオンする。この順序によれば、スイッチ回路が低インピーダンス状態のときに、第１検出電圧がスイッチング素子をオンさせることはない。セルフターンオンした後の作用は、第２の態様に記載した半導体装置と同様である。第３の態様によれば、第２の態様と同様の効果が得られる。また、１つの電圧検出回路を備えればよいため、構成をより簡単化できる。

　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
第１の実施形態に係る負荷駆動装置の構成図である。第１の実施形態に係る波形図である。第２の実施形態に係る負荷駆動装置の構成図である。第３の実施形態に係る負荷駆動装置の構成図である。第４の実施形態に係る負荷駆動装置の構成図である。第５の実施形態に係る負荷駆動装置の構成図である。第６の実施形態に係る負荷駆動装置の構成図である。第７の実施形態に係る負荷駆動装置の構成図である。第８の実施形態に係る負荷駆動装置の構成図である。第９の実施形態に係る負荷駆動装置の構成図である。第１０の実施形態に係る負荷駆動装置の構成図である。第１０の実施形態に係る実測した波形図である。第１１の実施形態に係る負荷駆動装置の構成図である。第１２の実施形態に係る負荷駆動装置の構成図である。第１３の実施形態に係る負荷駆動装置の構成図である。第１４の実施形態に係る負荷駆動装置の構成図である。第１５の実施形態に係る負荷駆動装置の構成図である。第１６の実施形態に係る負荷駆動装置の構成図である。第１６の実施形態に係る波形図である。第１６の実施形態に係るスイッチング素子のゲートに付加される入力容量の等価回路である。第１７の実施形態に係る負荷駆動装置の構成図である。第１８の実施形態に係る負荷駆動装置の構成図である。第１９の実施形態に係る負荷駆動装置の構成図である。第２０の実施形態に係る負荷駆動装置の構成図である。第２１の実施形態に係る負荷駆動装置の構成図である。第２２の実施形態に係る負荷駆動装置の構成図である。第２３の実施形態に係る負荷駆動装置の構成図である。第２４の実施形態に係る負荷駆動装置の構成図である。第２５の実施形態に係る負荷駆動装置の構成図である。第２６の実施形態に係る負荷駆動装置の構成図である。第２７の実施形態に係る負荷駆動装置の構成図である。第２８の実施形態に係る負荷駆動装置の構成図である。第２９の実施形態に係る負荷駆動装置の構成図である。第２９の実施形態に係るスイッチング素子のゲートに付加される入力容量の等価回路である。第３０の実施形態に係る負荷駆動装置の構成図である。

　各実施形態において先に記載した実施形態の構成と実質的に同一の部分には同一符号を付して説明を省略する。また、第２以降の各実施形態は、当該各実施形態に特有の構成に基づく作用、効果を除いて、基本的に第１の実施形態と同様の作用、効果を奏する。

　（第１の実施形態）
　以下、第１の実施形態について図１および図２を参照しながら説明する。負荷駆動装置１（半導体装置に相当）は、例えば車両に搭載された電子制御装置に用いられるもので、外部回路（図示せず）から入力される駆動信号に従ってオン・オフ動作を行うことで、バッテリ電圧ＶＢの供給を受けた誘導性負荷であるコイル２に電流を流す。負荷駆動装置１は、素子モジュール３と駆動ＩＣ４とから構成されている。

　素子モジュール３は、Ｎチャネル型のＦＥＴ５と電圧検出回路６とが１つのパッケージにモールドされて構成されている。ＦＥＴ５は、ゲート端子Ｇとソース端子Ｓ（第１端子に相当）との間に印加されるゲート電圧ＶGSに応じて、ドレイン端子Ｄ（第２端子に相当）とソース端子Ｓとの間の導通状態を変化させるＭＯＳＦＥＴ、ＧａＮ－ＨＥＭＴなどのスイッチング素子である。ＦＥＴに替えてＩＧＢＴであってもよい。ＦＥＴ５には、寄生もしくは並列にダイオード５ａが形成されている。

　電圧検出回路６は、ＦＥＴ５のドレインとソースとの間に出力端子ｎ１を挟んで直列に接続されたコンデンサＣ１、Ｃ２（第１回路、第２回路に相当）から構成されている。これらのコンデンサＣ１、Ｃ２は、ＦＥＴ５のドレイン・ソース間に印加される電圧を分圧した検出電圧を出力するとともにＣスナバとして作用する。コンデンサＣ１の容量値はコンデンサＣ２の容量値よりも小さく、例えばＣ１：Ｃ２＝１：（５～５００）程度の比に設定されている。

　駆動ＩＣ４は、駆動回路７、スイッチ回路８および制御回路９を備えている。駆動回路７は、マイコンなどの外部回路から入力される駆動信号に従って、ＦＥＴ５に対するゲート駆動信号（以下、単に駆動信号と称す）を出力する。スイッチ回路８は、ＦＥＴ５のゲートに繋がるゲート駆動線１０に直列に設けられたＮチャネル型のＭＯＳＦＥＴ１１から構成されている。ＭＯＳＦＥＴ１１には、ゲート駆動線１０を通してＦＥＴ５のゲートに至る向きに順方向となる寄生のダイオード１１ａが形成されている。

　制御回路９は、電源１２の端子間に出力端子ｎ２を挟んでインバータ接続されたＰチャネル型のＭＯＳＦＥＴ１３とＮチャネル型のＭＯＳＦＥＴ１４とから構成されている。ＭＯＳＦＥＴ１３、１４には、それぞれ寄生のダイオード１３ａ、１４ａが形成されている。ＭＯＳＦＥＴ１３、１４の素子サイズは、ＭＯＳＦＥＴ１１を駆動するのに十分な素子サイズであればよく、小さい素子サイズで十分である。

　ＭＯＳＦＥＴ１３、１４のゲートは、電圧検出回路６の出力端子ｎ１に接続されている。出力端子ｎ２は、ＭＯＳＦＥＴ１１のゲートに接続されて制御信号を与える。電源１２が供給する直流電圧Ｖｃは、ＭＯＳＦＥＴ１１をオン／オフさせる制御信号を出力するのに必要な電圧であればよい。

　次に、本実施形態の作用について図２も参照しながら説明する。電圧検出回路６は、ＦＥＴ５のドレイン・ソース間電圧ＶDSに対し（１）式で示す検出電圧を出力する。

　検出電圧＝（Ｃ１／（Ｃ１＋Ｃ２））・ＶDS　　…（１）
　制御回路９は、ＦＥＴ５の電圧保護動作に用いるしきい値電圧Ｖthを有している。耐圧ＶDSSを超える電圧からＦＥＴ５を確実に保護するため、ＦＥＴ５の耐圧ＶDSSよりも所定のマージンだけ低く設定された電圧Ｖm1以上の範囲を、ＦＥＴ５の電圧保護動作が行われるべき電圧範囲としている。しきい値電圧Ｖthは、ＦＥＴ５のドレイン・ソース間に上記電圧保護動作が行われるべき範囲の電圧が印加されたときに、電圧検出回路６が出力する検出電圧よりも低く設定されている。これを式で表すと（２）式のようになる。

　Ｖth＜（Ｃ１／（Ｃ１＋Ｃ２））・Ｖm1＜（Ｃ１／（Ｃ１＋Ｃ２））・ＶDSS…（２）
　一方、負荷駆動装置１に与えられるバッテリ電圧ＶＢよりも所定のマージンだけ高く設定された電圧Ｖm2以下の範囲（上記電圧保護動作が行われるべき電圧範囲よりも低い範囲）を、ＦＥＴ５の電圧保護動作が不要とされるべき範囲としている。しきい値電圧Ｖthは、ＦＥＴ５のドレイン・ソース間に上記電圧保護動作が不要とされるべき範囲の電圧が印加されたときに、電圧検出回路６が出力する検出電圧よりも高く設定されている。これを式で表すと（３）式のようになる。

　Ｖth＞（Ｃ１／（Ｃ１＋Ｃ２））・Ｖm2＞（Ｃ１／（Ｃ１＋Ｃ２））・ＶＢ　…（３）
　制御回路９を構成するＭＯＳＦＥＴ１３、１４の素子自体のしきい値電圧は、上記しきい値電圧Ｖthに等しく設定されており、それに合わせて適切な直流電圧Ｖｃが設定されている。

　図２は、ＦＥＴ５のドレイン電流ＩＤ、ドレイン・ソース間電圧ＶDSおよびゲート電圧ＶGSを示す波形図である。時刻ｔ１からｔ２までの期間Ｔ１ではオフ駆動信号が入力されており、ＦＥＴ５はオフしている。時刻ｔ２からｔ３までの期間Ｔ２ではオン駆動信号が入力されており、ＦＥＴ５はオンしている。期間Ｔ１、Ｔ２におけるＦＥＴ５のドレイン・ソース間電圧ＶDSは、それぞれバッテリ電圧ＶＢ、ほぼ０Ｖ（厳密にはＦＥＴ５のオン抵抗とドレイン電流ＩＤの関係で定まる電圧）になっている。

　期間Ｔ１、Ｔ２に電圧検出回路６が出力する検出電圧は、上記しきい値電圧Ｖthよりも低い。このため、ＭＯＳＦＥＴ１３がオン、ＭＯＳＦＥＴ１４がオフになり、ＭＯＳＦＥＴ１１のゲートにはＭＯＳＦＥＴ１３を介して電圧Ｖｃが与えられる。その結果、ＭＯＳＦＥＴ１１はオンになり、スイッチ回路８は駆動回路７とＦＥＴ５のゲートとの間を低インピーダンスで接続する。これにより、ＦＥＴ５は、駆動信号に従ってスイッチング動作を行う。

　時刻ｔ３においてオフ駆動信号が入力されてＦＥＴ５がオフすると、逆起電力によるサージ電圧（逆起電力自体を含む）が発生し、ＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になる。このとき、電圧検出回路６が出力する検出電圧は、ＭＯＳＦＥＴ１３、１４のゲート耐圧以下であって、上記しきい値電圧Ｖthよりも高くなる。このため、ＭＯＳＦＥＴ１３がオフ、ＭＯＳＦＥＴ１４がオンになり、ＭＯＳＦＥＴ１１のゲート電圧ＶGSは０Ｖになる。その結果、ＭＯＳＦＥＴ１１はオフになり、スイッチ回路８は駆動回路７とＦＥＴ５のゲートとの間を高インピーダンスで遮断する。これに伴い、ＦＥＴ５のゲートはオープン状態になる。

　これ以降のＦＥＴ５のゲート電圧ＶGSは、ドレイン・ソース間電圧ＶDSとゲート・ドレイン間容量ＣGDとゲート・ソース間容量ＣGSに基づいて、最終的に（４）式のように定まる。

　ＶGS＝（ＣGD／（ＣGD＋ＣGS））・ＶDS　　…（４）
　ＦＥＴ５は、このゲート電圧ＶGSが自らのしきい値電圧を超えるとセルフターンオンする。ＦＥＴ５がオンすると、ドレイン・ソース間に印加されたサージ電圧のエネルギーがＦＥＴ５を通してソース側に逃され、ドレイン・ソース間電圧ＶDSは素子耐圧以下の電圧（例えば６００Ｖ）でバランスする（期間Ｔ３）。その後、このバランス状態を保持してエネルギーの開放が終了すると（時刻ｔ４）、ドレイン・ソース間電圧ＶDSが低下し、電圧検出回路６が出力する検出電圧がしきい値電圧Ｖth以下になる。これにより、スイッチ回路８は駆動回路７とＦＥＴ５のゲートとの間を低インピーダンスで接続し、ＦＥＴ５は、駆動信号に従ったスイッチング動作に復帰する。

　以上の動作において、ＦＥＴ５のゲート電流の最大値は数Ａ程度になるが、ゲート電流が流れるターンオン時間／ターンオフ時間は非常に短いので、ＭＯＳＦＥＴ１１の定格電流は小さくてよい。また、ＭＯＳＦＥＴ１３、１４は、ＭＯＳＦＥＴ１１を駆動するものなので、同様に小さいサイズの素子で十分である。このため、スイッチ回路８と制御回路９は、ＦＥＴ５よりも十分に小さい素子サイズで構成できる。

　コンデンサＣ１、Ｃ２は、検出電圧に応じてＭＯＳＦＥＴ１３、１４のゲート容量を充放電する作用を持つ。従って、コンデンサＣ１、Ｃ２は、ＭＯＳＦＥＴ１３、１４のゲート容量を十分に駆動できるだけの容量値が必要である。一例を示せば、コンデンサＣ１、Ｃ２の容量値は、ＭＯＳＦＥＴ１３、１４のゲート容量の１倍から１００倍程度の大きさに設定することが好ましい。

　スイッチ回路８を構成するＭＯＳＦＥＴ１１には、駆動回路７側をアノード、ＦＥＴ５のゲート側をカソードとする寄生ダイオード１１ａが存在する。そのため、スイッチ回路８が遮断状態にあっても、駆動回路７が出力する正の電圧を持つオン駆動信号を、寄生ダイオード１１ａを通してＦＥＴ５のゲートに与えることができる。これにより、スイッチ回路８の状態にかかわらず、駆動回路７からのオン駆動信号を優先してＦＥＴ５をオン動作させることができる。なお、ＭＯＳＦＥＴ１１に替えてＩＧＢＴやバイポーラトランジスタを用いる場合には、並列ダイオードを付けることにより同様の効果が得られる。

　本実施形態によれば、ＦＥＴ５のドレイン・ソース間電圧ＶDSがその素子耐圧ＶDSSより低く設定された電圧Ｖm1以上になると、ゲート駆動線１０に介在するスイッチ回路８が遮断してＦＥＴ５のゲートがオープン状態になり、ＦＥＴ５に積極的なセルフターンオンが誘発される。ＦＥＴ５のゲートにサージを逃すためのダイオードが接続されていないので、従来構成よりもゲートに追加される寄生容量が小さくなり、ＦＥＴ５の高速スイッチング性能（特にターンオン特性）を保ったまま電圧耐量を確保することができる。

　負荷駆動装置１は、特にＧａＮデバイス例えばＧａＮ－ＨＥＭＴからなるＦＥＴ５に好適である。ＧａＮ－ＨＥＭＴは、アバランシェ耐量（Ｌ負荷耐量）がなく、ゲート耐圧が低く、素子自体のゲート容量が小さい特性を持つ。本実施形態によれば、スイッチング速度を殆ど低下させることなく、サージ電圧に対する耐量を高めることができる。勿論、ＭＯＳＦＥＴやＩＧＢＴにも適用できる。

　電圧検出回路６は、Ｃスナバの構成を備えているので、ターンオフ時のｄＶ／ｄｔおよびリンギングを抑制できるとともに、部品数および搭載スペースを節約できる。また、コンデンサＣ１、Ｃ２の容量比とＦＥＴ５の素子耐圧との関係に基づいて、電圧保護動作の条件を容易に設定できる。

　ＦＥＴ５と同一の半導体基板上にコンデンサＣ１、Ｃ２を作り込むことにより素子モジュール３を構成してもよい。また、ディスクリート部品であるＦＥＴ５とコンデンサＣ１、Ｃ２を基板上に搭載した後にモールドしてもよい。さらに、ＦＥＴ５、コンデンサＣ１、Ｃ２、スイッチ回路８および制御回路９を同一の半導体基板上に作り込んでもよい。この場合、さらに駆動回路７も併せて作り込むことができる。また、コンデンサＣ１、Ｃ２だけを外付けの構成としてもよい。このように、回路構成上の自由度が高く小型化を図ることができる。

　（第２の実施形態）
　第２の実施形態について図３を参照しながら説明する。負荷駆動装置２１の駆動ＩＣ２２は制御回路２３を備えている。制御回路２３は、電源１２の端子間に出力端子ｎ２を挟んで直列に接続された抵抗２４とＭＯＳＦＥＴ１４から構成されている。ＭＯＳＦＥＴ１４のしきい値電圧は、上述したしきい値電圧Ｖthに等しく設定されている。

　サージ電圧が印加されていないとき、検出電圧はしきい値電圧Ｖthよりも低くなる。このため、ＭＯＳＦＥＴ１４がオフになり、ＭＯＳＦＥＴ１１のゲートに抵抗２４を介して電圧Ｖｃが与えられる。一方、サージ電圧が発生してＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、検出電圧は、ＭＯＳＦＥＴ１４のゲート耐圧以下であって、しきい値電圧Ｖthよりも高くなる。これにより、ＭＯＳＦＥＴ１４がオンになり、スイッチ回路８が遮断するので、ＦＥＴ５はセルフターンオンする。

　本実施形態によれば、制御回路２３を１つのＭＯＳＦＥＴ１４から構成できるので、回路面積を一層低減できる。ただし、ＭＯＳＦＥＴ１４がオンした時に電源１２から抵抗２４とＭＯＳＦＥＴ１４を介した経路で電流が流れる。しかし、ＭＯＳＦＥＴ１４がオンする頻度は低く、オンする時間も短いので、消費電力の増加は殆どない。

　（第３の実施形態）
　第３の実施形態について図４を参照しながら説明する。負荷駆動装置２５の駆動ＩＣ２６は制御回路２７を備えている。制御回路２７は、電源１２の端子間に出力端子ｎ２を挟んで直列に接続されたＭＯＳＦＥＴ１３と抵抗２８とから構成されている。検出電圧がしきい値電圧Ｖthを超えると、ＭＯＳＦＥＴ１３がオフするように構成されている。

　サージ電圧が印加されていないとき、検出電圧はしきい値電圧Ｖthよりも低くなる。このため、ＭＯＳＦＥＴ１３がオンになり、ＭＯＳＦＥＴ１１のゲートにＭＯＳＦＥＴ１３を介して電圧Ｖｃが与えられる。一方、サージ電圧が発生してＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、検出電圧は、ＭＯＳＦＥＴ１３のゲート耐圧以下であって、しきい値電圧Ｖthよりも高くなる。これにより、ＭＯＳＦＥＴ１３がオフになり、スイッチ回路８が遮断するので、ＦＥＴ５がセルフターンオンする。本実施形態によれば、制御回路２３を１つのＭＯＳＦＥＴ１３から構成できるので、回路面積を一層低減できる。

　（第４の実施形態）
　第４の実施形態について図５を参照しながら説明する。負荷駆動装置２９は、素子モジュール３０と駆動ＩＣ４とから構成されており、素子モジュール３０は、ＦＥＴ５と電圧検出回路３１とから構成されている。電圧検出回路３１は、抵抗Ｒ１とコンデンサＣ１との直列回路からなる第１回路３１ａと、抵抗Ｒ２とコンデンサＣ２との直列回路からなる第２回路３１ｂとが、出力端子ｎ１を挟んで直列に接続された構成を備えている。

　コンデンサＣ１の容量値はコンデンサＣ２の容量値よりも小さく、例えばＣ１：Ｃ２＝１：（５～５００）程度の比に設定されている。抵抗Ｒ１の抵抗値は抵抗Ｒ２の抵抗値よりも大きく、例えばＲ１：Ｒ２＝（５～５００）：１程度の比に設定されている。

　本実施形態の電圧検出回路３１はＲＣスナバの構成を備えているので、コンデンサＣ１、Ｃ２に蓄積されたサージエネルギーを抵抗Ｒ１、Ｒ２で消費させることができ、電圧サージを一層抑制する効果が得られる。また、直列に抵抗Ｒ１、Ｒ２を備えているので、コンデンサＣ１、Ｃ２に流れるリプル電流を低減できる。τ＝Ｃ１・Ｒ１≒Ｃ２・Ｒ２になるように定数を設定すれば、第１回路３１ａと第２回路３１ｂの充放電状態が互いに等しくなり、電圧検出回路３１の分圧比を所望の値に安定化することができる。

　（第５の実施形態）
　第５の実施形態について図６を参照しながら説明する。負荷駆動装置３２は、素子モジュール３３と駆動ＩＣ４とから構成されており、素子モジュール３３は、ＦＥＴ５と電圧検出回路３４とから構成されている。電圧検出回路３４は、出力端子ｎ１を挟んで直列に接続された第１回路３４ａと第２回路３４ｂから構成されている。第１回路３４ａ、第２回路３４ｂは、それぞれ上述した第１回路３１ａ、第２回路３１ｂ（図５参照）に対し並列に抵抗Ｒ３、Ｒ４を備えている。

　コンデンサＣ１、Ｃ２の容量比および抵抗Ｒ１、Ｒ２の抵抗比は第４の実施形態に等しい。抵抗Ｒ３の抵抗値は抵抗Ｒ４の抵抗値よりも大きく、例えばＲ３：Ｒ４＝（５～５００）：１程度の比に設定されている。

　本実施形態の電圧検出回路３４もＲＣスナバの構成を備えているので、第４の実施形態と同様に電圧サージを一層抑制する効果が得られる。また、τ＝Ｃ１・Ｒ１≒Ｃ２・Ｒ２、Ｃ２：Ｃ１≒Ｒ１：Ｒ２≒Ｒ３：Ｒ４になるように定数を設定すれば、第１回路３４ａと第２回路３４ｂの充放電状態が互いに等しくなり、電圧検出回路３４の分圧比を所望の値に安定化することができる。特にバランス抵抗Ｒ３、Ｒ４を備えたことにより、電圧変化に対する追従性が高まり、過渡時における分圧比を一層安定化することができる。なお、抵抗Ｒ３、Ｒ４の抵抗値は、分圧比の安定化と抵抗損失との兼ね合いから決定すればよい。

　（第６の実施形態）
　第６の実施形態について図７を参照しながら説明する。負荷駆動装置３５は、素子モジュール３６と駆動ＩＣ４とから構成されており、素子モジュール３６は、ＦＥＴ５と電圧検出回路３７とから構成されている。電圧検出回路３７は、コンデンサＣ１と抵抗Ｒ３との並列回路からなる第１回路３７ａと、コンデンサＣ２と抵抗Ｒ４との並列回路からなる第２回路３７ｂとが、出力端子ｎ１を挟んで直列に接続された構成を備えている。コンデンサＣ１、Ｃ２の容量比および抵抗Ｒ３、Ｒ４の抵抗比は第５の実施形態と同様に設定されている。

　Ｃ２：Ｃ１≒Ｒ３：Ｒ４になるように定数を設定すれば、第１回路３７ａと第２回路３７ｂの充放電状態が互いに等しくなり、電圧検出回路３７の分圧比を所望の値に安定化することができる。特にバランス抵抗Ｒ３、Ｒ４を備えたことにより、電圧変化に対する追従性が高まり、過渡時における分圧比を一層安定化することができる。なお、抵抗Ｒ３、Ｒ４の抵抗値は、分圧比の安定化と抵抗損失との兼ね合いから決定すればよい。

　（第７の実施形態）
　第７の実施形態について図８を参照しながら説明する。負荷駆動装置３８は、素子モジュール３９と駆動ＩＣ４とから構成されており、素子モジュール３９は、ＦＥＴ５と電圧検出回路４０とから構成されている。電圧検出回路４０は、ＦＥＴ５のドレインとソースとの間に出力端子ｎ１を挟んで直列に接続された抵抗Ｒ３、Ｒ４（第１回路、第２回路に相当）から構成されている。抵抗Ｒ３、Ｒ４は、Ｒ３：Ｒ４＝（５～５００）：１程度の比であって、抵抗損失が低減するように比較的高い抵抗値に設定されている。電圧検出回路４０は、抵抗分圧により検出電圧を出力するので、電圧変化に対する追従性がよく、精度がよく安定した分圧比が得られる。

　（第８の実施形態）
　第８の実施形態について図９を参照しながら説明する。負荷駆動装置４１は、素子モジュール４２と駆動ＩＣ４とから構成されており、素子モジュール４２は、ＦＥＴ５と電圧検出回路４３とから構成されている。電圧検出回路４３は、ＦＥＴ５のドレインとソースとの間に出力端子ｎ１を挟んで直列に接続された図示極性のツェナーダイオードＺＤ１、ＺＤ２（第１回路、第２回路に相当）から構成されている。ツェナーダイオードＺＤ１、ＺＤ２は、印加電圧がツェナー電圧（規定電圧に相当）を超えるときに通電状態に移行する通電回路である。

　本実施形態によれば、ＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、ツェナーダイオードＺＤ１、ＺＤ２が通電し、出力端子ｎ１の電圧がほぼ一定に維持される。これにより、スイッチ回路８を安定的に遮断状態にでき、ＦＥＴ５をセルフターンオンさせることができる。なお、ツェナーダイオードＺＤ１、ＺＤ２は、サージ電圧のエネルギーを逃すものではなく、電圧を検出するためのものである。従って、ツェナーダイオードＺＤ１、ＺＤ２は、ＭＯＳＦＥＴ１３、１４のゲート容量を駆動するのに十分な素子サイズがあればよい。

　（第９の実施形態）
　第９の実施形態について図１０を参照しながら説明する。負荷駆動装置４４は、素子モジュール４５と駆動ＩＣ４とから構成されており、素子モジュール４５は、ＦＥＴ５と電圧検出回路４６とから構成されている。電圧検出回路４６は、第１回路に相当する抵抗Ｒ３と、ツェナーダイオードＺＤ２と抵抗Ｒ４との直列回路からなる第２回路４６ｂとが、出力端子ｎ１を挟んで直列に接続された構成を備えている。抵抗Ｒ３、Ｒ４の抵抗比は第５の実施形態と同様に設定されている。

　ＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、ツェナーダイオードＺＤ２が通電し、出力端子ｎ１の電圧がツェナー電圧と抵抗Ｒ４の電圧降下とで定まる電圧に維持される。これにより、スイッチ回路８を安定的に遮断状態にでき、ＦＥＴ５をセルフターンオンさせることができる。ツェナーダイオードＺＤ２の素子サイズは、第８の実施形態で説明したように小さくてよい。また、抵抗Ｒ３、Ｒ４の抵抗値は、分圧比の安定化と抵抗損失との兼ね合いから決定すればよい。

　（第１０の実施形態）
　第１０の実施形態について図１１および図１２を参照しながら説明する。負荷駆動装置５１は、図１１に示すように素子モジュール５２と駆動ＩＣ４とから構成されている。素子モジュール５２は、ＦＥＴ５、電圧検出回路６および第１電圧制御回路５３とから構成されている。

　電圧制御回路５３は、ＦＥＴ５のドレインとゲートとの間に接続されており、ドレイン・ゲート間の電圧がＦＥＴ５のドレイン・ソース間の耐圧ＶDSSよりも低く設定された規
定電圧を超えるときに通電状態に移行する。具体的には、逆方向の３つのツェナーダイオード５３ａ～５３ｃと、順方向のダイオード５３ｄとの直列回路により構成されている。ダイオード５３ｄは、ゲート電圧ＶGSがドレイン・ソース間電圧ＶDSよりも高いときに、ゲート電流がドレイン側に抜けることを防止する。

　サージ電圧が発生してＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、制御回路９はＭＯＳＦＥＴ１１をオフする。これにより、ＦＥＴ５のゲートはオープン状態になり、ゲート電圧ＶGSは（４）式で示した値にまで上昇し、ＦＥＴ５がセルフターンオンする。しかし、ゲート容量比（ＣGS／ＣGD）が極端に大きいと、ドレイン・ソース間電圧ＶDSが耐圧ＶDSSに達しても、ゲート電圧ＶGSがＦＥＴ５のしきい値電圧を超えずセルフターンオンに移行しない虞がある。

　そこで、本実施形態の電圧制御回路５３は、ドレイン・ソース間電圧ＶDSが耐圧ＶDSSよりも低く設定された規定電圧に達すると通電し、規定電圧を差分電圧にしてゲートをドレイン電圧にクランプする。これにより、ドレイン・ソース間電圧ＶDSの上昇に伴ってゲート電圧ＶGSが引き上げられてＦＥＴ５がオンするので、サージ電圧のエネルギーはＦＥＴ５を通してソース側に逃される。

　電圧制御回路５３はサージ電圧のエネルギーを逃すものではないので、ツェナーダイオード５３ａ～５３ｃおよびダイオード５３ｄは、ＦＥＴ５のゲートを駆動するのに十分なだけの小さい素子サイズがあればよい。その一方で、ゲートをクランプした状態のまま保持できない場合がある。図１２は、ターンオフ時のゲート電圧ＶGS、ドレイン・ソース間電圧ＶDS、ドレイン電流ＩＤ、バッテリ電圧ＶＢの実測波形を示している。ゲート電圧ＶGSの上昇と下降により、ＦＥＴ５がオンとオフを繰り返していることが分かる。この場合であっても、ドレイン・ソース間電圧ＶDSのピーク値は規定電圧以下に制限され、ドレイン電流ＩＤが減少する。

　本実施形態によれば、ＦＥＴ５がゲートオープン状態のときにセルフターンオンできないようなゲート容量比を有している場合でも、電圧制御回路５３が通電することによりＦＥＴ５を確実にターンオンさせることができ、過大な電圧からＦＥＴ５を保護することができる。また、ＦＥＴ５のゲートに接続される電圧制御回路５３の素子サイズは小さいので、スイッチング速度を殆ど低下させることなく、サージ電圧に対する耐量を高めることができる。

　（第１１の実施形態）
　第１１の実施形態について図１３を参照しながら説明する。負荷駆動装置５４は、素子モジュール５５と駆動ＩＣ４とから構成されている。素子モジュール５５は、電圧制御回路５３に加え、ＦＥＴ５のゲートとソースの間にゲート側をカソードとするツェナーダイオード５６（第２電圧制御回路に相当）を備えている。ツェナーダイオード５６は、ＦＥＴ５のゲート・ソース間の電圧がゲート・ソース間の正方向の耐圧ＶGSSよりも小さく設定された規定電圧を超えるときに通電状態に移行する。

　ＦＥＴ５がノーマリオフタイプの素子である場合、電圧制御回路５３が通電してゲートが引き上げられたときに、ゲート電圧ＶGSがゲート耐圧ＶGSSよりも低い値にクランプされる。これにより、ＦＥＴ５のゲートを保護することができる。また、ツェナーダイオード５６は、ゲート電圧ＶGSをクランプするのに十分なだけの小さい素子サイズがあればよい。このため、本実施形態によっても第１０の実施形態と同様の効果が得られる。

　（第１２の実施形態）
　第１２の実施形態について図１４を参照しながら説明する。負荷駆動装置５７は、素子モジュール５８と駆動ＩＣ４とから構成されている。素子モジュール５８は、電圧制御回路５３に加え、ＦＥＴ５のゲートとソースの間にゲート側をアノードとするツェナーダイオード５９（第２電圧制御回路に相当）を備えている。ツェナーダイオード５９は、ＦＥＴ５のゲート・ソース間の電圧がゲート・ソース間の負方向の耐圧ＶGSSよりも小さく設定された規定電圧を超えるときに通電状態に移行する。

　ＦＥＴ５がノーマリオンタイプの素子である場合、オフ駆動信号は負の電圧になる。また、ＦＥＴ５がノーマリオフ、ノーマリオンの何れのタイプであっても、ターンオフ時間を短縮するためにＦＥＴ５の負方向のゲート耐圧に近い電圧を持つオフ駆動信号を印加する場合がある。このような場合に、ゲート電圧ＶGS（絶対値）がゲート耐圧ＶGSS（絶対値）よりも小さい値にクランプされる。これにより、ＦＥＴ５のゲートを保護することができる。また、ツェナーダイオード５９は、ゲート電圧ＶGSをクランプするのに十分なだけの小さい素子サイズがあればよい。このため、本実施形態によっても第１０の実施形態と同様の効果が得られる。

　（第１３の実施形態）
　第１３の実施形態について図１５を参照しながら説明する。負荷駆動装置６０は、素子モジュール６１と駆動ＩＣ４とから構成されている。素子モジュール６１は、電圧制御回路５３に加えて第２電圧制御回路６２を備えている。電圧制御回路６２は、第１１、第１２の実施形態で説明したツェナーダイオード５６、５９の直列回路から構成されている。本実施形態によれば、第１１、第１２の実施形態で説明した作用および効果が得られる。

　（第１４の実施形態）
　第１４の実施形態について図１６を参照しながら説明する。負荷駆動装置７１は、素子モジュール３と駆動ＩＣ７２とから構成されている。駆動ＩＣ７２が備えるスイッチ回路７３において、ＭＯＳＦＥＴ１１と並列に抵抗７４が接続されている。抵抗７４の抵抗値Ｒｐは、通常のゲート抵抗Ｒgon、Ｒgoffよりも格段に高い抵抗値に設定されている。

　サージ電圧が発生してＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、制御回路９によりＭＯＳＦＥＴ１１がオフに制御される。このとき、駆動回路７の出力端子とＦＥＴ５のゲートとの間のインピーダンスはＲｐとなり、ＦＥＴ５のゲートはオープン状態に近くなる。抵抗７４を設けることにより、ＦＥＴ５がセルフターンオンする電圧値を調整することが可能になる。

　（第１５の実施形態）
　第１５の実施形態について図１７を参照しながら説明する。負荷駆動装置８１は、素子モジュール３と駆動ＩＣ８２とから構成されている。駆動ＩＣ８２が備える制御回路８３は、電源１２の出力電圧Ｖｃを電源電圧として動作するマイコン８４から構成されている。マイコン８４は、温度補正、過電圧保護、過電流保護などを制御する演算装置（ＣＰＵ）である。

　マイコン８４の端子８４ａは、しきい値電圧Ｖthを有するデジタル入力端子であり、その立ち上がりにより割り込みを発生させる。端子８４ｂは、０Ｖ（Ｌレベル）／Ｖｃ（Ｈレベル）を出力するデジタル出力端子である。サージ電圧が発生してＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、電圧検出回路６が出力する検出電圧はしきい値電圧Ｖthよりも高くなる。この時、マイコン８４は、過電圧保護の割り込み処理に移行し、端子８４ｂからＬレベルの電圧（０Ｖ）を出力する。これにより、ＭＯＳＦＥＴ１１がオフしてＦＥＴ５のセルフターンオンが促される。

　本実施形態によれば、温度補正等の目的で駆動ＩＣ８２内に既に存在するマイコン８４を利用して制御回路８３を構成できるので、サージ電圧に対する保護回路を構成する際の追加回路が一層少なくなる。

　（第１６の実施形態）
　以下、第１６の実施形態について図１８ないし図２０を参照しながら説明する。負荷駆動装置１０１（半導体装置に相当）は、例えば車両に搭載された電子制御装置に用いられるもので、外部回路（図示せず）から入力される駆動信号に従ってオンオフ動作を行うことで、バッテリ電圧ＶＢの供給を受けた誘導性負荷であるコイル１０２に電流を流す。負荷駆動装置１０１は、素子モジュール１０３と駆動ＩＣ１０４とから構成されている。

　素子モジュール１０３は、Ｎチャネル型のＦＥＴ１０５と第１、第２電圧検出回路１０６Ａ、１０６Ｂとが１つのパッケージにモールドされて構成されている。ＦＥＴ１０５は、ゲート端子Ｇとソース端子Ｓ（第１端子に相当）との間に印加されるゲート電圧ＶGSに応じて、ドレイン端子Ｄ（第２端子に相当）とソース端子Ｓとの間の導通状態を変化させるＭＯＳＦＥＴ、ＧａＮ－ＨＥＭＴなどのスイッチング素子である。ＦＥＴに替えてＩＧＢＴであってもよい。ＦＥＴ１０５には、寄生もしくは並列にダイオード１０５ａが形成されている。

　第１電圧検出回路１０６Ａは、ＦＥＴ１０５のドレインとソースとの間に出力端子ｎ１００Ａを挟んで直列に接続されたコンデンサＣ１０１、Ｃ１０２（第１回路、第２回路に相当）から構成されている。これらのコンデンサＣ１０１、Ｃ１０２は、ＦＥＴ１０５のドレイン・ソース間に印加される電圧を分圧した第１検出電圧を出力するとともにＣスナバとして作用する。コンデンサＣ１０１の容量値はコンデンサＣ１０２の容量値よりも小さく、例えばＣ１０１：Ｃ１０２＝１：（５～５００）程度の比に設定されている。

　第２電圧検出回路１０６Ｂは、ＦＥＴ１０５のドレインとソースとの間に出力端子ｎ１００Ｂを挟んで直列に接続されたコンデンサＣ１０３、Ｃ１０４（第３回路、第４回路に相当）から構成されている。これらのコンデンサＣ１０３、Ｃ１０４は、ＦＥＴ１０５のドレイン・ソース間に印加される電圧を分圧した第２検出電圧を出力するとともにＣスナバとして作用する。コンデンサＣ１０３の容量値はコンデンサＣ１０４の容量値よりも小さく、例えばＣ１０３：Ｃ１０４＝１：（５～５００）程度の比に設定されている。

　駆動ＩＣ１０４は、駆動回路１０７、スイッチ回路１０８、制御回路１０９およびダイオード１１５を備えている。駆動回路１０７は、ＦＥＴ１０５のソース電位と共通のグランド電位を持ち、マイコンなどの外部回路から入力される駆動信号に従って、ＦＥＴ１０５に対するゲート駆動信号（以下、単に駆動信号と称す）を出力する。スイッチ回路１０８は、ＦＥＴ１０５のゲートに繋がるゲート駆動線１１０に直列に設けられたＮチャネル型のＭＯＳＦＥＴ１１１から構成されている。ＭＯＳＦＥＴ１１１には、ゲート駆動線１１０を通してＦＥＴ１０５のゲートに至る向きに順方向となる寄生のダイオード１１１ａが並列に形成されている。

　制御回路１０９は、電源１１２の端子間に出力端子ｎ１０２を挟んで接続されたＰチャネル型のＭＯＳＦＥＴ１１３とＮチャネル型のＭＯＳＦＥＴ１１４とからなるインバータ回路を備えている。ＭＯＳＦＥＴ１１３、１１４には、それぞれ寄生のダイオード１１３ａ、１１４ａが形成されている。ＭＯＳＦＥＴ１１３、１１４の素子サイズは、ＭＯＳＦＥＴ１１１を駆動するのに十分な素子サイズであればよく、小さい素子サイズで十分である。

　ＭＯＳＦＥＴ１１３、１１４のゲートは、第１電圧検出回路１０６Ａの出力端子ｎ１００Ａに接続されている。出力端子ｎ１０２は、ＭＯＳＦＥＴ１１１のゲートに接続されて制御信号を与える。電源１１２が供給する直流電圧Ｖｃは、ＭＯＳＦＥＴ１１１をオン／オフさせる制御信号を出力するのに必要な電圧であればよい。第２電圧検出回路１０６Ｂの出力端子ｎ１００ＢとＦＥＴ１０５のゲートとの間には、出力端子ｎ１００Ｂからゲートの向きに電流を流すダイオード１１５（一方向性素子に相当）が接続されている。

　次に、本実施形態の作用について図１９および図２０も参照しながら説明する。第１電圧検出回路１０６Ａは、ＦＥＴ１０５のドレイン・ソース間電圧ＶDSに対し（５）式で示す第１検出電圧を出力する。

　第１検出電圧＝（Ｃ１０１／（Ｃ１０１＋Ｃ１０２））・ＶDS　　…（５）
　制御回路１０９は、ＦＥＴ１０５の電圧保護動作に用いるしきい値電圧Ｖthを有している。耐圧ＶDSSを超える電圧からＦＥＴ１０５を確実に保護するため、ＦＥＴ１０５の耐圧ＶDSSよりも所定のマージンだけ低く設定された電圧Ｖm1以上の範囲を、ＦＥＴ１０５の電圧保護動作が行われるべき電圧範囲としている。しきい値電圧Ｖthは、ＦＥＴ１０５のドレイン・ソース間に上記電圧保護動作が行われるべき範囲の電圧が印加されたときに第１電圧検出回路１０６Ａが出力する検出電圧よりも低く設定されている。これを式で表すと（６）式のようになる。

　Ｖth＜（Ｃ１０１／（Ｃ１０１＋Ｃ１０２））・Ｖm1＜（Ｃ１０１／（Ｃ１０１＋Ｃ１０２））・ＶDSS…（６）
　一方、負荷駆動装置１０１に与えられるバッテリ電圧ＶＢよりも所定のマージンだけ高く設定された電圧Ｖm2以下の範囲（上記電圧保護動作が行われるべき電圧範囲よりも低い範囲）を、ＦＥＴ１０５の電圧保護動作が不要とされるべき範囲としている。しきい値電圧Ｖthは、ＦＥＴ１０５のドレイン・ソース間に上記電圧保護動作が不要とされるべき範囲の電圧が印加されたときに第１電圧検出回路１０６Ａが出力する検出電圧よりも高く設定されている。これを式で表すと（７）式のようになる。

　Ｖth＞（Ｃ１０１／（Ｃ１０１＋Ｃ１０２））・Ｖm2＞（Ｃ１０１／（Ｃ１０１＋Ｃ１０２））・ＶＢ　…（７）
　制御回路１０９を構成するＭＯＳＦＥＴ１１３、１１４の素子自体のしきい値電圧は、上記しきい値電圧Ｖthに等しく設定されており、それに合わせて適切な直流電圧Ｖｃが設定されている。

　第２電圧検出回路１０６Ｂは、ＦＥＴ１０５のドレイン・ソース間電圧ＶDSに対し（８）式で示す第２検出電圧を出力する。

　第２検出電圧＝（Ｃ１０３／（Ｃ１０３＋Ｃ１０４））・ＶDS　　…（８）
　第２電圧検出回路１０６Ｂの分圧比は、第１検出電圧が制御回路１０９のしきい値電圧Ｖth以下のときに、第２検出電圧がＦＥＴ１０５のゲートしきい値電圧Ｖth(FET)とダイオード１１５の順方向電圧Ｖｆ（通電電圧）とを加えた電圧（＝Ｖth(FET)＋Ｖｆ）よりも低くなるように設定されている。さらに、第２電圧検出回路１０６Ｂの分圧比は、ＦＥＴ１０５に電圧Ｖm1以上の範囲の電圧が印加されたときに、第２検出電圧がＶth(FET)＋Ｖｆよりも高くなるように設定されている。

　図１９は、ＦＥＴ１０５のドレイン電流ＩＤ、ドレイン・ソース間電圧ＶDSおよびゲート電圧ＶGSを示す波形図である。時刻ｔ１からｔ２までの期間Ｔ１ではオフ駆動信号が入力されており、ＦＥＴ１０５はオフしている。時刻ｔ２からｔ３までの期間Ｔ２ではオン駆動信号が入力されており、ＦＥＴ１０５はオンしている。期間Ｔ１、Ｔ２におけるＦＥＴ１０５のドレイン・ソース間電圧ＶDSは、それぞれバッテリ電圧ＶＢ、ほぼ０Ｖ（厳密にはＦＥＴ１０５のオン抵抗とドレイン電流ＩＤとの関係で定まる電圧）になっている。

　期間Ｔ１、Ｔ２における素子モジュール１０３への印加電圧は、高々電圧Ｖm2以下であるため、第１電圧検出回路１０６Ａが出力する検出電圧は、上記しきい値電圧Ｖthよりも低い。このため、ＭＯＳＦＥＴ１１３がオン、ＭＯＳＦＥＴ１１４がオフになり、ＭＯＳＦＥＴ１１１のゲートにはＭＯＳＦＥＴ１１３を介して電圧Ｖｃが与えられる。その結果、ＭＯＳＦＥＴ１１１はオンになり、スイッチ回路１０８は駆動回路１０７とＦＥＴ１０５のゲートとの間を低インピーダンスで接続する。一方、第２電圧検出回路１０６Ｂが出力する検出電圧は、上述したようにＶth(FET)＋Ｖｆよりも低くなる。従って、ＦＥＴ１０５は、駆動信号に従って通常のスイッチング動作を行う。

　時刻ｔ３においてオフ駆動信号が入力されてＦＥＴ１０５がオフすると、逆起電力によるサージ電圧（逆起電力自体を含む）が発生し、ＦＥＴ１０５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になる。このとき、第１電圧検出回路１０６Ａが出力する検出電圧は、ＭＯＳＦＥＴ１１３、１１４のゲート耐圧以下であって、上記しきい値電圧Ｖthよりも高くなる。このため、ＭＯＳＦＥＴ１１３がオフ、ＭＯＳＦＥＴ１１４がオンになり、ＭＯＳＦＥＴ１１１のゲート電圧ＶGSは０Ｖになる。その結果、ＭＯＳＦＥＴ１１１はオフになり、スイッチ回路１０８は駆動回路１０７とＦＥＴ１０５のゲートとの間を高インピーダンスで遮断する。これに伴い、ＦＥＴ１０５のゲートはオープン状態になる。

　これ以降のＦＥＴ１０５のゲート電圧ＶGSは、ドレイン・ソース間電圧ＶDSとゲート・ドレイン間容量ＣGDとゲート・ソース間容量ＣGSに基づいて、（９）式で示す電圧に向かって上昇を開始する。

　ＶGS＝（ＣGD／（ＣGD＋ＣGS））・ＶDS　　…（９）
　このゲート電圧ＶGSの上昇動作と並行して、第２電圧検出回路１０６Ｂが出力する第２検出電圧が、ＦＥＴ１０５をセルフターンオンに導く。すなわち、上述した第２電圧検出回路１０６Ｂの分圧比によれば、ＦＥＴ１０５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上に上昇するとき、最初に第１検出電圧がしきい値電圧Ｖthよりも高くなる。これにより、スイッチ回路１０８が高インピーダンス状態になる。

　その後、第２検出電圧がＶth(FET)＋Ｖｆよりも高くなる。このとき、ＦＥＴ１０５に印加されるゲート電圧ＶGSはゲート耐圧以下である。これにより、ダイオード１１５を通して、ＦＥＴ１０５のゲート電圧ＶGSがゲートしきい値電圧Ｖth(FET)以上に引き上げられ、ＦＥＴ１０５がセルフターンオンする。この順序によれば、スイッチ回路１０８が低インピーダンス状態のときに、第２検出電圧がＦＥＴ１０５をオンさせることはない。

　ＦＥＴ１０５がオンすると、ドレイン・ソース間に印加されたサージ電圧のエネルギーがＦＥＴ１０５を通してソース側に逃され、ドレイン・ソース間電圧ＶDSは、第２検出電圧に応じた電圧であって素子耐圧以下の電圧（例えば６００Ｖ）に制限される。サージ電圧のエネルギーが開放されている間は、ドレイン・ソース間電圧ＶDSが上昇しない状態でバランスする。ゲート電圧も、第２検出電圧からＶｆだけ低い電圧でバランスする。

　時刻ｔ４でエネルギーの開放が終了すると、ドレイン・ソース間電圧ＶDSが低下を開始し、第１検出電圧と第２検出電圧も低下し始める。このとき、最初に第２検出電圧がＶth(FET)＋Ｖｆよりも低くなり、第２検出電圧がゲートをオン駆動できなくなる。この場合でも、スイッチ回路１０８が高インピーダンス状態を保持している限り、ＦＥＴ１０５はオンし続ける。その後、第１検出電圧がしきい値電圧Ｖth以下に低下すると、スイッチ回路１０８が低インピーダンス状態になり、駆動信号に従ったスイッチング動作に復帰する。

　以上の動作において、ＦＥＴ１０５のゲート電流の最大値は数Ａ程度になるが、ゲート電流が流れるターンオン時間／ターンオフ時間は非常に短いので、ＭＯＳＦＥＴ１１１およびダイオード１１５の定格電流は小さくてよい。また、ＭＯＳＦＥＴ１１３、１１４は、ＭＯＳＦＥＴ１１１を駆動するものなので、同様に小さいサイズの素子で十分である。このため、スイッチ回路１０８と制御回路１０９は、ＦＥＴ１０５よりも十分に小さい素子サイズで構成できる。

　コンデンサＣ１０１、Ｃ１０２は、検出電圧に応じてＭＯＳＦＥＴ１１３、１１４のゲート容量を充放電する作用を持つ。従って、コンデンサＣ１０１、Ｃ１０２は、ＭＯＳＦＥＴ１１３、１１４のゲート容量を十分に駆動できるだけの容量値が必要である。一例を示せば、コンデンサＣ１０１、Ｃ１０２の容量値は、ＭＯＳＦＥＴ１１３、１１４のゲート容量の１倍から１００倍程度の大きさに設定することが好ましい。

　コンデンサＣ１０３、Ｃ１０４は、検出電圧に応じてＦＥＴ１０５のゲート容量を充電してセルフターンオンさせる作用を持つ。従って、コンデンサＣ１０３、Ｃ１０４は、（９）式によるゲート電圧ＶGSの上昇動作と並行してＦＥＴ１０５をセルフターンオンに導くのに十分な容量値が必要である。一例を示せば、コンデンサＣ１０３、Ｃ１０４の容量値は、ＦＥＴ１０５のゲート容量の１倍から１００倍程度の大きさに設定することが好ましい。

　スイッチ回路１０８を構成するＭＯＳＦＥＴ１１１には、駆動回路１０７側をアノード、ＦＥＴ１０５のゲート側をカソードとする寄生ダイオード１１１ａが存在する。そのため、スイッチ回路１０８が遮断状態にあっても、駆動回路１０７が出力する正の電圧を持つオン駆動信号を、寄生ダイオード１１１ａを通してＦＥＴ１０５のゲートに与えることができる。これにより、スイッチ回路１０８の状態にかかわらず、駆動回路１０７からのオン駆動信号を優先してＦＥＴ１０５をオン動作させることができる。なお、ＭＯＳＦＥＴ１１１に替えてＩＧＢＴやバイポーラトランジスタを用いる場合には、並列ダイオードを付けることにより同様の効果が得られる。

　本実施形態によれば、ＦＥＴ１０５のドレイン・ソース間電圧ＶDSがその素子耐圧ＶDSSより低く設定された電圧Ｖm1以上になると、ゲート駆動線１１０に介在するスイッチ回路１０８が遮断してＦＥＴ１０５のゲートがオープン状態になる。従来のＳｉデバイス例えばＭＯＳトランジスタでは、ゲートのオープン状態でセルフターンオンしにくいものも存在するが、本実施形態によれば、第２検出電圧を用いてＦＥＴ１０５を確実にセルフターンオンさせることができる。

　ＦＥＴ１０５のゲートには、ダイオード１１５を介してコンデンサＣ１０３、Ｃ１０４が接続されている。ＦＥＴ１０５のゲートに付加される容量を等価回路で表すと、図２０に示すようになる。ここで、Ｃiss＝Ｃgd＋ＣgsはＦＥＴ１０５の入力容量であり、Ｃｄはダイオード１１５に逆方向電圧が印加されたときのダイオード１１５の接合容量である。

　上述したようにダイオード１１５の定格電流は非常に小さいので、Ｃｄ＜＜Ｃ１０３、Ｃ１０４となる。このため、ＦＥＴ１０５のゲートからダイオード１１５を介してコンデンサＣ１０３、Ｃ１０４を見たときの等価的な容量値は、ダイオード１１５の接合容量値にほぼ等しい微小な値になる。さらに、ＦＥＴ１０５のゲートには、サージを逃すための定格電流の大きいダイオードが接続されていない。従って、従来構成よりもゲートに追加される寄生容量が小さくなり、ＦＥＴ１０５の高速スイッチング性能（特にターンオン特性）を保ったまま電圧耐量を確保することができる。

　負荷駆動装置１０１は、特にＧａＮデバイス例えばＧａＮ－ＨＥＭＴからなるＦＥＴ１０５に好適である。ＧａＮ－ＨＥＭＴは、アバランシェ耐量（Ｌ負荷耐量）がなく、ゲート耐圧が低く、素子自体のゲート容量が小さい特性を持つ。本実施形態によれば、スイッチング速度を殆ど低下させることなく、サージ電圧に対する耐量を高めることができる。勿論、ＭＯＳＦＥＴやＩＧＢＴにも適用できる。

　電圧検出回路１０６Ａ、１０６Ｂは、Ｃスナバの構成を備えているので、ターンオフ時のｄＶ／ｄｔおよびリンギングを抑制できるとともに、部品数および搭載スペースを節約できる。また、コンデンサＣ１０１、Ｃ１０２の容量比、コンデンサＣ１０３、Ｃ１０４の容量比およびＦＥＴ１０５の素子耐圧の関係に基づいて、電圧保護動作の条件を容易に設定できる。

　ＦＥＴ１０５と同一の半導体基板上にコンデンサＣ１０１～Ｃ１０４を作り込むことにより素子モジュール１０３を構成してもよい。また、ディスクリート部品であるＦＥＴ１０５とコンデンサＣ１０１～Ｃ１０４を基板上に搭載した後にモールドしてもよい。さらに、ＦＥＴ１０５、コンデンサＣ１０１～Ｃ１０４、スイッチ回路１０８、制御回路１０９およびダイオード１１５を同一の半導体基板上に作り込んでもよい。この場合、さらに駆動回路１０７も併せて作り込むことができる。また、コンデンサＣ１０１～Ｃ１０４だけを外付けの構成としてもよい。このように、回路構成上の自由度が高く小型化を図ることができる。

　（第１７の実施形態）
　第１７の実施形態について図２１を参照しながら説明する。負荷駆動装置１２１の駆動ＩＣ１２２は制御回路１２３を備えている。制御回路１２３は、電源１１２の端子間に出力端子ｎ１０２を挟んで直列に接続された抵抗１２４とＭＯＳＦＥＴ１１４とからなるインバータ回路を備えている。ＭＯＳＦＥＴ１１４のしきい値電圧は、上述したしきい値電圧Ｖthに等しく設定されている。

　サージ電圧が印加されていないとき、第１検出電圧はしきい値電圧Ｖthよりも低くなる。このため、ＭＯＳＦＥＴ１１４がオフになり、ＭＯＳＦＥＴ１１１のゲートに抵抗１２４を介して電圧Ｖｃが与えられる。一方、サージ電圧が発生してＦＥＴ１０５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、第１検出電圧は、ＭＯＳＦＥＴ１１４のゲート耐圧以下であって、しきい値電圧Ｖthよりも高くなる。これにより、ＭＯＳＦＥＴ１１４がオンになり、スイッチ回路１０８が遮断する。その後、ＦＥＴ１０５は、上述したように（９）式に示すゲート電圧ＶGSの上昇または第２検出電圧によりセルフターンオンする。

　本実施形態によれば、制御回路１２３を１つのＭＯＳＦＥＴ１１４を用いて構成できるので、回路面積を一層低減できる。ただし、ＭＯＳＦＥＴ１１４がオンした時に電源１１２から抵抗１２４とＭＯＳＦＥＴ１１４を介した経路で電流が流れる。しかし、ＭＯＳＦＥＴ１１４がオンする頻度は低く、オンする時間も短いので、消費電力の増加は殆どない。

　（第１８の実施形態）
　第１８の実施形態について図２２を参照しながら説明する。負荷駆動装置１２５の駆動ＩＣ１２６は制御回路１２７を備えている。制御回路１２７は、電源１１２の端子間に出力端子ｎ１０２を挟んで直列に接続されたＭＯＳＦＥＴ１１３と抵抗１２８とからなるインバータ回路を備えている。第１検出電圧がしきい値電圧Ｖthを超えると、ＭＯＳＦＥＴ１１３がオフするように構成されている。

　サージ電圧が印加されていないとき、第１検出電圧はしきい値電圧Ｖthよりも低くなる。このため、ＭＯＳＦＥＴ１１３がオンになり、ＭＯＳＦＥＴ１１１のゲートにＭＯＳＦＥＴ１１３を介して電圧Ｖｃが与えられる。一方、サージ電圧が発生してＦＥＴ１０５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、第１検出電圧は、ＭＯＳＦＥＴ１１３のゲート耐圧以下であって、しきい値電圧Ｖthよりも高くなる。これにより、ＭＯＳＦＥＴ１１３がオフになり、スイッチ回路１０８が遮断する。その後、ＦＥＴ１０５は、上述したように（９）式に示すゲート電圧ＶGSの上昇または第２検出電圧によりセルフターンオンする。本実施形態によれば、制御回路１２７を１つのＭＯＳＦＥＴ１１３を用いて構成できるので、回路面積を一層低減できる。

　（第１９の実施形態）
　第１９の実施形態について図２３を参照しながら説明する。負荷駆動装置１２９は、素子モジュール１３０と駆動ＩＣ１０４とから構成されており、素子モジュール１３０は、ＦＥＴ１０５、第１電圧検出回路１３１Ａおよび第２電圧検出回路１３１Ｂから構成されている。

　第１電圧検出回路１３１Ａは、抵抗Ｒ１０１とコンデンサＣ１０１との直列回路からなる第１回路１３１Ａａと、抵抗Ｒ１０２とコンデンサＣ１０２との直列回路からなる第２回路１３１Ａｂとが、出力端子ｎ１００Ａを挟んで直列に接続された構成を備えている。同様に、第２電圧検出回路１３１Ｂは、抵抗Ｒ１０３とコンデンサＣ１０３との直列回路からなる第３回路１３１Ｂａと、抵抗Ｒ１０４とコンデンサＣ１０４との直列回路からなる第４回路１３１Ｂｂとが、出力端子ｎ１００Ｂを挟んで直列に接続された構成を備えている。

　コンデンサＣ１０１の容量値はコンデンサＣ１０２の容量値よりも小さく、例えばＣ１０１：Ｃ１０２＝１：（５～５００）程度の比に設定されている。抵抗Ｒ１０１の抵抗値は抵抗Ｒ１０２の抵抗値よりも大きく、例えばＲ１０１：Ｒ１０２＝（５～５００）：１程度の比に設定されている。同様に、コンデンサＣ１０３の容量値はコンデンサＣ１０４の容量値よりも小さく、例えばＣ１０３：Ｃ１０４＝１：（５～５００）程度の比に設定されている。抵抗Ｒ１０３の抵抗値は抵抗Ｒ１０４の抵抗値よりも大きく、例えばＲ１０３：Ｒ１０４＝（５～５００）：１程度の比に設定されている。

　本実施形態の第１、第２電圧検出回路１３１Ａ、回路１３１ＢはＲＣスナバの構成を備えているので、コンデンサＣ１０１、Ｃ１０２、Ｃ１０３、Ｃ１０４に蓄積されたサージエネルギーをそれぞれ抵抗Ｒ１０１、Ｒ１０２、Ｒ１０３、Ｒ１０４で消費させることができ、電圧サージを一層抑制する効果が得られる。また、直列に抵抗Ｒ１０１、Ｒ１０２、Ｒ１０３、Ｒ１０４を備えているので、コンデンサＣ１０１、Ｃ１０２、Ｃ１０３、Ｃ１０４に流れるリプル電流を低減できる。

　この場合、τ１＝Ｃ１０１・Ｒ１０１≒Ｃ１０２・Ｒ１０２、τ２＝Ｃ１０３・Ｒ１０３≒Ｃ１０４・Ｒ１０４になるように定数を設定すれば、第１回路１３１Ａａと第２回路１３１Ａｂの充放電状態、第３回路１３１Ｂａと第４回路１３１Ｂｂの充放電状態がそれぞれ等しくなり、第１電圧検出回路１３１Ａ、第２電圧検出回路１３１Ｂの分圧比を所望の値に安定化することができる。

　さらに、τ１＝τ２に設定すると、第１検出電圧と第２検出電圧が安定するのに要する時間が等しくなるので、サージ電圧が印加されたときのスイッチ回路１０８の状態変化とＦＥＴ１０５のセルフターンオン／ターンオフとを上述した順序に従って確実に行うことができる。また、少なくともτ１≦τ２に設定すれば、スイッチ回路１０８が高インピーダンス状態になった後に、ＦＥＴ１０５をターンオンさせることができる。

　（第２０の実施形態）
　第２０の実施形態について図２４を参照しながら説明する。負荷駆動装置１３２は、素子モジュール１３３と駆動ＩＣ１０４とから構成されており、素子モジュール１３３は、ＦＥＴ１０５、第１電圧検出回路１３４Ａおよび第２電圧検出回路１３４Ｂから構成されている。

　第１電圧検出回路１３４Ａは、出力端子ｎ１００Ａを挟んで直列に接続された第１回路１３４Ａａと第２回路１３４Ａｂから構成されている。第１回路１３４Ａａ、第２回路１３４Ａｂは、それぞれ上述した第１回路１３１Ａａ、第２回路１３１Ａｂ（図２３参照）に対し並列に抵抗Ｒ１０５、Ｒ１０６を備えている。同様に、第２電圧検出回路１３４Ｂは、出力端子ｎ１００Ｂを挟んで直列に接続された第３回路１３４Ｂａと第４回路１３４Ｂｂから構成されている。第３回路１３４Ｂａ、第４回路１３４Ｂｂは、それぞれ上述した第３回路１３１Ｂａ、第４回路１３１Ｂｂ（図２３参照）に対し並列に抵抗Ｒ１０７、Ｒ１０８を備えている。

　コンデンサＣ１０１、Ｃ１０２の容量比および抵抗Ｒ１０１、Ｒ１０２の抵抗比並びにコンデンサＣ１０３、Ｃ１０４の容量比および抵抗Ｒ１０３、Ｒ１０４の抵抗比は第１９の実施形態に等しい。抵抗Ｒ１０５の抵抗値は抵抗Ｒ１０６の抵抗値よりも大きく、例えばＲ１０５：Ｒ１０６＝（５～５００）：１程度の比に設定されている。同様に、抵抗Ｒ１０７の抵抗値は抵抗Ｒ１０８の抵抗値よりも大きく、例えばＲ１０７：Ｒ１０８＝（５～５００）：１程度の比に設定されている。

　本実施形態の第１、第２電圧検出回路１３４Ａ、１３４ＢもＲＣスナバの構成を備えているので、第１９の実施形態と同様に電圧サージを一層抑制する効果が得られる。また、τ１＝Ｃ１０１・Ｒ１０１≒Ｃ１０２・Ｒ１０２、Ｃ１０２：Ｃ１０１≒Ｒ１０１：Ｒ１０２≒Ｒ１０５：Ｒ１０６、τ２＝Ｃ１０３・Ｒ１０３≒Ｃ１０４・Ｒ１０４、Ｃ１０４：Ｃ１０３≒Ｒ１０３：Ｒ１０４≒Ｒ１０７：Ｒ１０８になるように定数を設定すれば、第１回路１３４Ａａと第２回路１３４Ａｂの充放電状態、第３回路１３４Ｂａと第４回路１３４Ｂｂの充放電状態がそれぞれ等しくなり、第１電圧検出回路１３４Ａ、第２電圧検出回路１３４Ｂの分圧比を所望の値に安定化することができる。τ１＝τ２またはτ１≦τ２に設定したときの作用、効果も第１９の実施形態と同様となる。

　特にバランス抵抗Ｒ１０５～Ｒ１０８を備えたことにより、電圧変化に対する追従性が高まり、過渡時における分圧比を一層安定化することができる。なお、抵抗Ｒ１０５～Ｒ１０８の抵抗値は、分圧比の安定化と抵抗損失との兼ね合いから決定すればよい。

　（第２１の実施形態）
　第２１の実施形態について図２５を参照しながら説明する。負荷駆動装置１３５は、素子モジュール１３６と駆動ＩＣ１０４とから構成されており、素子モジュール１３６は、ＦＥＴ１０５、第１電圧検出回路１３７Ａおよび第２電圧検出回路１３７Ｂから構成されている。

　第１電圧検出回路１３７Ａは、コンデンサＣ１０１と抵抗Ｒ１０５との並列回路からなる第１回路１３７Ａａと、コンデンサＣ１０２と抵抗Ｒ１０６との並列回路からなる第２回路１３７Ａｂとが、出力端子ｎ１００Ａを挟んで直列に接続された構成を備えている。同様に、第２電圧検出回路１３７Ｂは、コンデンサＣ１０３と抵抗Ｒ１０７との並列回路からなる第３回路１３７Ｂａと、コンデンサＣ１０４と抵抗Ｒ１０８との並列回路からなる第４回路１３７Ｂｂとが、出力端子ｎ１００Ｂを挟んで直列に接続された構成を備えている。コンデンサＣ１０１、Ｃ１０２の容量比および抵抗Ｒ１０５、Ｒ１０６の抵抗比並びにコンデンサＣ１０３、Ｃ１０４の容量比および抵抗Ｒ１０７、Ｒ１０８の抵抗比は、第２０の実施形態と同様に設定されている。

　Ｃ１０１：Ｃ１０２≒Ｒ１０６：Ｒ１０５、Ｃ１０３：Ｃ１０４≒Ｒ１０８：Ｒ１０７になるように定数を設定すれば、第１回路１３７Ａａと第２回路１３７Ａｂの充放電状態、第３回路１３７Ｂａと第４回路１３７Ｂｂの充放電状態がそれぞれ等しくなり、第１電圧検出回路１３７Ａ、第２電圧検出回路１３７Ｂの分圧比を所望の値に安定化することができる。また、バランス抵抗Ｒ１０５～Ｒ１０８を備えたことにより、第２０の実施形態と同様の効果が得られる。

　（第２２の実施形態）
　第２２の実施形態について図２６を参照しながら説明する。負荷駆動装置１３８は、素子モジュール１３９と駆動ＩＣ１０４とから構成されており、素子モジュール１３９は、ＦＥＴ１０５、第１電圧検出回路１４０Ａおよび第２電圧検出回路１４０Ｂから構成されている。電圧検出回路１４０Ａ、１４０Ｂは、それぞれ第１６の実施形態の電圧検出回路１０６Ａ、１０６Ｂに対し、コンデンサＣ１０２、Ｃ１０４の共通接続ノードｎ１０３とＦＥＴ１０５のソースとの間に共通回路としてのコンデンサＣ１０５を備えている。コンデンサＣ１０５は、コンデンサＣ１０２、Ｃ１０４が有すべき容量のうち共通する容量の一部を、コンデンサＣ１０２、Ｃ１０４に代わって有している。

　ノードｎ１０３の電圧Ｖ３、第１検出電圧Ｖ１および第２検出電圧Ｖ２は、それぞれ以下の（１０）式、（１１）式、（１２）式となる。ここで、ＣＡはコンデンサＣ１０１、Ｃ１０２の直列合成容量値、ＣＢはコンデンサＣ１０３、Ｃ１０４の直列合成容量値である。

　Ｖ３＝（ＣＡ＋ＣＢ）／（ＣＡ＋ＣＢ＋Ｃ１０５）・ＶDS　…（１０）
　Ｖ１＝１／（Ｃ１０１＋Ｃ１０２）・（Ｃ１０１・ＶDS＋Ｃ１０２・Ｖ３）　…（１１）
　Ｖ２＝１／（Ｃ１０３＋Ｃ１０４）・（Ｃ１０３・ＶDS＋Ｃ１０４・Ｖ３）　…（１２）
　しきい値電圧Ｖthは、ＦＥＴ１０５のドレイン・ソース間に電圧保護動作が行われるべき範囲の電圧（電圧Ｖm1以上の電圧）が印加されたときに第１電圧検出回路１４０Ａが出力する検出電圧Ｖ１よりも低く設定されている。また、しきい値電圧Ｖthは、ＦＥＴ１０５のドレイン・ソース間に電圧保護動作が不要とされるべき範囲の電圧（電圧Ｖm2以下の電圧）が印加されたときに第１電圧検出回路１４０Ａが出力する検出電圧よりも高く設定されている。

　第２電圧検出回路１４０Ｂの分圧比は、第１検出電圧Ｖ１がしきい値電圧Ｖth以下のときに、第２検出電圧Ｖ２がＶth(FET)＋Ｖｆよりも低くなるように設定されている。また、第２電圧検出回路１４０Ｂの分圧比は、ＦＥＴ１０５に電圧Ｖm1以上の範囲の電圧が印加されたときに、第２検出電圧がＶth(FET)＋Ｖｆよりも高くなるように設定されている。

　本実施形態によれば、第１６の実施形態と同様の作用、効果が得られる。さらに、共通回路としてのコンデンサＣ１０５を備えているので、第１６の実施形態におけるコンデンサＣ１０２、Ｃ１０４の総容量値に比べ、本実施形態のコンデンサＣ１０２、Ｃ１０４、Ｃ１０５の総容量値を小さくできる。コンデンサＣ１０１～Ｃ１０４（Ｃ１０５）の総容量値についても同様に小さくできる。その結果、素子モジュール１３９を一層小型化できる。また、コンデンサＣ１０２とＣ１０４との間の相対的な容量誤差が低減するので、第１検出電圧Ｖ１と第２検出電圧Ｖ２との間の相対的な誤差も低減し、電圧の検出精度が向上する。

　（第２３の実施形態）
　第２３の実施形態について図２７を参照しながら説明する。負荷駆動装置１４１は、素子モジュール１４２と駆動ＩＣ１０４とから構成されており、素子モジュール１４２は、ＦＥＴ１０５、第１電圧検出回路１４３Ａおよび第２電圧検出回路１４３Ｂから構成されている。ノードｎ１０３とＦＥＴ１０５のソースとの間には、電圧検出回路１４３Ａ、１４３Ｂで共用する共通回路１４４を備えている。第１回路１４３Ａａないし第４回路１４３Ｂｂの構成は、図２３に示した第１回路１３１Ａａないし第４回路１３１Ｂｂと同様である。共通回路１４４も、同様にコンデンサＣ１０５と抵抗Ｒ１０９との直列回路により構成されている。

　コンデンサＣ１０１ないしＣ１０５の容量値は、第１９、第２２の実施形態と同様に設定されている。各定数は、第１９の実施形態と同様にτ１＝Ｃ１０１・Ｒ１０１≒Ｃ１０２・Ｒ１０２、τ２＝Ｃ１０３・Ｒ１０３≒Ｃ１０４・Ｒ１０４、τ１＝τ２（少なくともτ１≦τ２）となるように設定することが好ましい。さらに、τ３＝Ｃ１０５・Ｒ１０９としてτ１＝τ２＝τ３となるように設定すれば、第１検出電圧と第２検出電圧が安定するのに要する時間が等しくなる。

　本実施形態によれば、第１９、第２２の実施形態と同様の作用、効果が得られる。加えて、コンデンサＣ１０５に蓄積されたサージエネルギーを抵抗Ｒ１０９で消費させることができ、コンデンサＣ１０５に流れるリプル電流を低減できる。

　（第２４の実施形態）
　第２４の実施形態について図２８を参照しながら説明する。負荷駆動装置１４５は、素子モジュール１４６と駆動ＩＣ１０４とから構成されており、素子モジュール１４６は、ＦＥＴ１０５、第１電圧検出回路１４７Ａおよび第２電圧検出回路１４７Ｂから構成されている。ノードｎ１０３とＦＥＴ１０５のソースとの間には、電圧検出回路１４７Ａ、１４７Ｂで共用する共通回路１４８を備えている。第１回路１４７Ａａないし第４回路１４７Ｂｂの構成は、図２４に示した第１回路１３４Ａａないし第４回路１３４Ｂｂと同様である。共通回路１４８も、同様にコンデンサＣ１０５と抵抗Ｒ１０９との直列回路に対し抵抗Ｒ１１０が並列接続された構成を備えている。

　コンデンサＣ１０１ないしＣ１０５の容量値および抵抗Ｒ１０１ないしＲ１０４の抵抗値は、第２０、第２３の実施形態と同様に設定されている。各定数は、第２０の実施形態と同様にτ１＝Ｃ１０１・Ｒ１０１≒Ｃ１０２・Ｒ１０２、Ｃ１０２：Ｃ１０１≒Ｒ１０１：Ｒ１０２≒Ｒ１０５：Ｒ１０６、τ２＝Ｃ１０３・Ｒ１０３≒Ｃ１０４・Ｒ１０４、Ｃ１０４：Ｃ１０３≒Ｒ１０３：Ｒ１０４≒Ｒ１０７：Ｒ１０８になるように設定することが好ましい。さらに、τ３＝Ｃ１０５・Ｒ１０９としてτ１＝τ２＝τ３となるように設定すれば、第１検出電圧と第２検出電圧が安定するのに要する時間が等しくなる。

　本実施形態によれば、第２３の実施形態と同様の作用、効果が得られる。特にバランス抵抗Ｒ１０５～Ｒ１０８、Ｒ１１０を備えたことにより、電圧変化に対する追従性が高まり、過渡時における分圧比を一層安定化することができる。なお、抵抗Ｒ１０５～Ｒ１０８、Ｒ１１０の抵抗値は、分圧比の安定化と抵抗損失との兼ね合いから決定すればよい。

　（第２５の実施形態）
　第２５の実施形態について図２９を参照しながら説明する。負荷駆動装置１４９は、素子モジュール１５０と駆動ＩＣ１０４とから構成されており、素子モジュール１５０は、ＦＥＴ１０５、第１電圧検出回路１５１Ａおよび第２電圧検出回路１５１Ｂから構成されている。ノードｎ１０３とＦＥＴ１０５のソースとの間には、電圧検出回路１５１Ａ、１５１Ｂで共用する共通回路１５２を備えている。第１回路１５１Ａａないし第４回路１５１Ｂｂの構成は、図２５に示した第１回路１３７Ａａないし第４回路１３７Ｂｂと同様である。共通回路１５２も、同様にコンデンサＣ１０５と抵抗Ｒ１１０との並列回路により構成されている。

　コンデンサＣ１０１ないしＣ１０５の容量値は、第２１、第２２の実施形態と同様に設定されている。抵抗Ｒ１０５～Ｒ１０８、Ｒ１１０の抵抗比は、第２１の実施形態と同様にコンデンサＣ１０１～Ｃ１０４、Ｃ１０５の分圧比に等しく設定することが好ましい。この設定によれば、抵抗Ｒ１０５～Ｒ１０８、Ｒ１１０の抵抗比は（９）式のようになる。

　Ｒ１０５：Ｒ１０６：Ｒ１０７：Ｒ１０８：Ｒ１１０＝
　　Ｃ１０２・Ｃ１０５（Ｃ１０３＋Ｃ１０４）：
　　Ｃ１０１・Ｃ１０５（Ｃ１０３＋Ｃ１０４）：
　　Ｃ１０４・Ｃ１０５（Ｃ１０１＋Ｃ１０２）：
　　Ｃ１０３・Ｃ１０５（Ｃ１０１＋Ｃ１０２）：
　　Ｃ１０１・Ｃ１０２（Ｃ１０３＋Ｃ１０４）＋（Ｃ１０１＋Ｃ１０２）Ｃ１０３・Ｃ１０４　　…（９）
　本実施形態によれば、第２１、第２２の実施形態と同様の作用、効果が得られる。なお、抵抗Ｒ１０５～Ｒ１０８、Ｒ１１０の抵抗値は、分圧比の安定化と抵抗損失との兼ね合いから決定すればよい。

　（第２６の実施形態）
　第２６の実施形態について図３０を参照しながら説明する。負荷駆動装置１５３は、素子モジュール１５４と駆動ＩＣ１５５とから構成されており、素子モジュール１５４は、ＦＥＴ１０５と電圧検出回路１５６とから構成されている。

　電圧検出回路１５６は、ＦＥＴ１０５のドレイン・ソース間電圧に応じた第１検出電圧を出力する回路で、ＦＥＴ１０５のドレインとソースとの間に出力端子ｎ１０１を挟んで直列に接続された図示極性のツェナーダイオードＺＤ１０１、ＺＤ１０２（第１回路、第２回路に相当）から構成されている。直列接続されたツェナーダイオードＺＤ１０１、ＺＤ１０２は、電圧Ｖm1よりも低く且つ電圧Ｖm2よりも高く設定されたツェナー電圧（規定電圧）を超える電圧が印加されたときに通電状態に移行する通電回路である。

　駆動ＩＣ１５５は、駆動回路１０７、スイッチ回路１０８、制御回路１０９およびダイオード１１５を備えている。制御回路１０９のＭＯＳＦＥＴ１１３、１１４のゲートは、電圧検出回路１５６の出力端子ｎ１００に接続されている。出力端子ｎ１００とＦＥＴ１０５のゲートとの間には、出力端子ｎ１００からゲートの向きに電流を流すダイオード１１５（一方向性素子に相当）が接続されている。

　制御回路１０９は、ＦＥＴ１０５の電圧保護動作に用いるしきい値電圧Ｖthを有している。しきい値電圧Ｖthは、ＦＥＴ１０５のドレイン・ソース間に電圧Ｖm1以上の電圧が印加され、ツェナーダイオードＺＤ１０１、ＺＤ１０２が通電したときに電圧検出回路１５６が出力する検出電圧（ツェナー電圧ＶZD2）よりも低く設定されている。また、しきい値電圧Ｖthは、ＦＥＴ１０５のドレイン・ソース間に電圧Ｖm2以下の電圧が印加され、ツェナーダイオードＺＤ１０１、ＺＤ１０２が非通電状態のときに電圧検出回路１５６が出力する検出電圧よりも高く設定されている。

　さらに、しきい値電圧Ｖthは、ＦＥＴ１０５のゲートしきい値電圧Ｖth(FET)とダイオード１１５の順方向電圧Ｖｆ（通電電圧）とを加えた電圧（＝Ｖth(FET)＋Ｖｆ）よりも低くなるように設定されている。また、電圧検出回路１５６の分圧比（すなわちツェナー電圧ＶZD1、ＶZD2）は、ＦＥＴ１０５に電圧Ｖm1以上の範囲の電圧が印加されたときに、第１検出電圧がＶth(FET)＋Ｖｆよりも高くなるように設定されている。

　本実施形態の作用は、第１６の実施形態とほぼ同様となる。すなわち、サージ電圧の発生によりＦＥＴ１０５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、ツェナーダイオードＺＤ１０１、ＺＤ１０２が通電する。このとき、電圧検出回路１５６が出力する第１検出電圧は、ＭＯＳＦＥＴ１１３、１１４のゲート耐圧以下であって、しきい値電圧Ｖthよりも高くなる。その結果、スイッチ回路１０８は駆動回路１０７とＦＥＴ１０５のゲートとの間を高インピーダンスで遮断する。

　これ以降のＦＥＴ１０５のゲート電圧ＶGSは、（９）式で示す電圧に向かって上昇を開始する。このゲート電圧ＶGSの上昇動作と並行して、第１検出電圧が、ダイオード１１５を介してＦＥＴ１０５をセルフターンオンに導く。すなわち、ＦＥＴ１０５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上に上昇するとき、最初に第１検出電圧がしきい値電圧Ｖthよりも高くなり、スイッチ回路１０８が高インピーダンス状態になる。

　その後、第１検出電圧がＶth(FET)＋Ｖｆよりも高くなる。このとき、ＦＥＴ１０５に印加されるゲート電圧ＶGSはゲート耐圧以下である。これにより、ダイオード１１５を通してＦＥＴ１０５のゲート電圧ＶGSがゲートしきい値電圧Ｖth(FET)以上に引き上げられ、ＦＥＴ１０５がセルフターンオンする。この順序によれば、スイッチ回路１０８が低インピーダンス状態のときに、第１検出電圧がＦＥＴ１０５をオンさせることはない。

　エネルギーの開放が終了すると、ドレイン・ソース間電圧ＶDSが低下を開始し、第１検出電圧も低下し始める。このとき、第１検出電圧は、最初にＶth(FET)＋Ｖｆよりも低くなるが、スイッチ回路１０８が高インピーダンス状態を保持している限り、ＦＥＴ１０５はオンし続ける。その後、第１検出電圧がしきい値電圧Ｖth以下に低下すると、スイッチ回路１０８が低インピーダンス状態になり、駆動信号に従ったスイッチング動作に復帰する。

　本実施形態によれば、ＦＥＴ１０５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、ツェナーダイオードＺＤ１０１、ＺＤ１０２が通電し、出力端子ｎ１００の電圧がほぼ一定に維持される。これにより、スイッチ回路１０８を安定的に遮断状態にでき、ＦＥＴ１０５を精度よく且つ確実にセルフターンオンさせることができる。

　ツェナーダイオードＺＤ１０１、ＺＤ１０２は、サージ電圧のエネルギーを逃すものではなく、電圧を検出するためのものである。従って、ツェナーダイオードＺＤ１０１、ＺＤ１０２は、ＭＯＳＦＥＴ１１３、１１４のゲート容量を駆動するのに十分な素子サイズがあれば十分である。このため、ＦＥＴ１０５のゲートからダイオード１１５を介してツェナーダイオードＺＤ１０１、ＺＤ１０２を見たときの容量値は、ダイオード１１５の接合容量値よりも小さい値になる。従って、ゲートに追加される寄生容量が小さくなり、ＦＥＴ１０５の高速スイッチング性能（特にターンオン特性）を保ったまま電圧耐量を確保することができる。その他、第１６の実施形態と同様の効果が得られる。

　（第２７の実施形態）
　第２７の実施形態について図３１を参照しながら説明する。負荷駆動装置１５７は、素子モジュール１５８と駆動ＩＣ１５５とから構成されており、素子モジュール１５８は、ＦＥＴ１０５と電圧検出回路１５９とから構成されている。電圧検出回路１５９は、ＦＥＴ１０５のドレインとソースとの間に出力端子ｎ１００を挟んで直列に接続された抵抗Ｒ１１１、Ｒ１１２（第１回路、第２回路に相当）から構成されている。抵抗Ｒ１１１、Ｒ１１２は、Ｒ１１１：Ｒ１１２＝（５～５００）：１程度の比であって、抵抗損失が低減するように比較的高い抵抗値に設定されている。

　電圧検出回路１５９は、抵抗分圧により検出電圧を出力するので、電圧変化に対する追従性がよく、精度がよく安定した分圧比が得られる。本実施形態によっても、スイッチ回路１０８を安定的に遮断状態にでき、ＦＥＴ１０５を精度よく且つ確実にセルフターンオンさせることができる。

　（第２８の実施形態）
　第２８の実施形態について図３２を参照しながら説明する。負荷駆動装置１６０は、素子モジュール１６１と駆動ＩＣ１５５とから構成されており、素子モジュール１６１は、ＦＥＴ１０５とツェナーダイオードＺＤ１０１（電圧検出回路）とから構成されている。この構成は、第２６の実施形態に示した負荷駆動装置１５３からツェナーダイオードＺＤ１０２を削除した構成に等しい。

　制御回路１０９のしきい値電圧Ｖthは、ＦＥＴ１０５のドレイン・ソース間に電圧Ｖm1以上の電圧が印加されたときにツェナーダイオードＺＤ１０１のアノードが出力する検出電圧よりも低く設定されている。また、しきい値電圧Ｖthは、ＦＥＴ１０５のドレイン・ソース間に電圧Ｖm2以下の電圧が印加され、ツェナーダイオードＺＤ１０１が非通電状態のときにツェナーダイオードＺＤ１０１のアノードが出力する電圧よりも高く設定されている。さらに、しきい値電圧Ｖthは、Ｖth(FET)＋Ｖｆよりも低くなるように設定されている。ツェナー電圧ＶZD1は、ＦＥＴ１０５に電圧Ｖm1以上の範囲の電圧が印加されたときにアノードが出力する検出電圧がＶth(FET)＋Ｖｆよりも高くなるように設定されている。

　本実施形態によっても第２６の実施形態と同様の作用および効果が得られる。さらに、電圧検出回路を１つのツェナーダイオードＺＤ１０１で構成できるので、一層の小型化が図られる。

　（第２９の実施形態）
　第２９の実施形態について図３３および図３４を参照しながら説明する。負荷駆動装置１６２は、素子モジュール１０３と駆動ＩＣ１６３とから構成されている。駆動ＩＣ１６３において、第１電圧検出回路１０６Ａの出力端子ｎ１００ＡとＦＥＴ１０５のソースとの間に保護回路１６４が設けられており、第２電圧検出回路１０６Ｂの出力端子ｎ１００ＢとＦＥＴ１０５のソースとの間に保護回路１６５が設けられている。

　保護回路１６４は、ツェナーダイオードＺＤ１０３と抵抗Ｒ１１３との直列回路により構成されており、保護回路１６５は、ツェナーダイオードＺＤ１０４と抵抗Ｒ１１４との直列回路により構成されている。これに替えて高抵抗のみから構成してもよいし、ツェナーダイオードのみから構成してもよい。また、保護回路１６４、１６５を素子モジュール側に設けてもよい。

　保護回路１６４は、ＦＥＴ１０５のドレイン・ソース間に過大なサージ電圧が印加された時に、第１検出電圧がＭＯＳＦＥＴ１１３、１１４のゲート耐圧以下になるように制限する。保護回路１６５は、ＦＥＴ１０５のドレイン・ソース間に過大なサージ電圧が印加された時に、ＦＥＴ１０５のゲート電圧がゲート耐圧以下になるように第２検出電圧の大きさを制限する。

　保護回路１６４は、制御回路１０９のインバータ回路を構成するＭＯＳＦＥＴ１１３、１１４に接続されているので、ＦＥＴ１０５のゲート容量には影響がない。一方、保護回路１６５については、ツェナーダイオードＺＤ１０４の寄生容量Ｃzdが、第２電圧検出回路１０６Ｂの出力端子ｎ１００ＢとＦＥＴ１０５のソースとの間に接続されている。このため、ＦＥＴ１０５のゲートには、ダイオード１１５を介してコンデンサＣ１０３、Ｃ１０４、Ｃzdが接続される。ＦＥＴ１０５のゲートに付加される容量を等価回路で表すと、図３４に示すようになる。ここで、Ｃｐ＝Ｃ１０３＋Ｃ１０４＋Ｃzdである。

　上述したようにダイオード１１５の定格電流は非常に小さいので、Ｃｄ＜＜Ｃ１０３、Ｃ１０４となり、合成容量ＣｐとＣｄとの関係はＣｄ＜＜Ｃｐとなる。このため、ＦＥＴ１０５のゲートからダイオード１１５を介してコンデンサＣ１０３、Ｃ１０４、Ｃzdを見たときの等価的な容量値は、ダイオード１１５の接合容量値にほぼ等しい微小な値になる。さらに、ＦＥＴ１０５のゲートには、サージを逃すための定格電流の大きいダイオードが接続されていない。従って、従来構成よりもゲートに追加される寄生容量が小さくなり、ＦＥＴ１０５の高速スイッチング性能（特にターンオン特性）を保ったまま電圧耐量を確保することができる。これにより、制御回路１０９に入力される第１検出電圧およびＦＥＴ１０５のゲートに入力される第２検出電圧が安定化するので、ノイズなどにより制御回路１０９およびＦＥＴ１０５が誤動作することを防止できる。

　なお、第１電圧検出回路１０６Ａの出力部および第２電圧検出回路１０６Ｂの出力部にそれぞれ保護回路１６４、１６５を設けることが好ましいが、動作条件、制御回路１０９とＦＥＴ１０５の特性等に応じて何れか一方の保護回路だけでも同等の効果が得られる。

　（第３０の実施形態）
　第３０の実施形態について図３５を参照しながら説明する。負荷駆動装置１６６は、素子モジュール１０３と駆動ＩＣ１６７とから構成されている。駆動ＩＣ１６７が備えるスイッチ回路１６８において、ＭＯＳＦＥＴ１１１と並列に抵抗１６９が接続されている。抵抗１６９の抵抗値Ｒｐは、通常のゲート抵抗Ｒgon、Ｒgoffの１０倍程度の値に設定されている。

　サージ電圧が発生してＦＥＴ１０５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、制御回路１０９によりＭＯＳＦＥＴ１１１がオフに制御される。このとき、駆動回路１０７の出力端子とＦＥＴ１０５のゲートとの間のインピーダンスはＲｐとなり、ＦＥＴ１０５のゲートはオープン状態に近くなる。抵抗１６９を設けることにより、ＦＥＴ１０５がセルフターンオンする電圧値を調整することが容易になる。

　（変形例）
　以上、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

　第１～１５の各実施形態では、誘導性負荷であるコイル２への通電を遮断した時に生じるサージ電圧（逆起電力を含む）がＦＥＴ５に印加された場合について説明した。誘導ノイズ、バッテリ電圧ＶＢの変動などに起因する過電圧が印加されたときも同様である。

　第８の実施形態では、第１回路と第２回路を構成する通電回路としてツェナーダイオードＺＤ１、ＺＤ２を用いたが、通電回路は、印加電圧が規定電圧を超えるときに通電状態に移行する回路であれば他の回路構成でもよい。また、第１０～第１３の実施形態では、電圧制御回路としてツェナーダイオード５３ａ～５３ｃ、５６、５９を用いたが、電圧制御回路は、印加電圧が規定電圧を超えるときに通電状態に移行する回路であれば他の回路構成でもよい。例えば、ダイオード、ツェナーダイオード、ＭＯＳトランジスタおよびバイポーラトランジスタの中から選択された１または複数の半導体素子から構成し、その順方向電圧、ツェナー電圧、しきい値電圧またはこれらの電圧の組み合わせにより規定電圧を構成してもよい。

　第２、第３、第１５の実施形態で説明した制御回路２３、２７、８３は、第４～第１４の実施形態に対しても同様に適用できる。

　第１０～第１３の実施形態で説明した第１電圧制御回路５３、ツェナーダイオード５６、５９（第２電圧制御回路）、第２電圧制御回路６２は、第２～第９、第１４、第１５の実施形態に対しても同様に適用できる。

　第１４の実施形態で説明したスイッチ回路７３は、第２～第１３、第１５の実施形態に対しても同様に適用できる。

　電圧検出回路は、ＦＥＴ５のドレイン・ソース間に印加される電圧ＶDSに応じた検出電圧を出力する回路であればよく、必ずしも第１回路と第２回路の直列回路から構成する必要はない。

　上述した各電圧検出回路６、３１、３４、３７、４０、４３、４６は、第１回路と第２回路の直列回路から構成した。これらにおいて、電圧検出回路の全体回路を複数設けてもよい。また、第１回路または第２回路をそれぞれ複数設けてもよい。

　第１６～３０の各実施形態では、誘導性負荷であるコイル１０２への通電を遮断した時に生じるサージ電圧（逆起電力を含む）がＦＥＴ１０５に印加された場合について説明した。誘導ノイズ、バッテリ電圧ＶＢの変動などに起因する過電圧が印加されたときも同様である。

　第２６の実施形態では、第１回路と第２回路を構成する通電回路としてツェナーダイオードＺＤ１０１、ＺＤ１０２を用いた。第２８の実施形態では、通電回路としてツェナーダイオードＺＤ１０１を用いた。通電回路は、印加電圧が規定電圧を超えるときに通電状態に移行する回路であれば他の回路構成でもよい。例えば、ダイオード、ツェナーダイオード、ＭＯＳトランジスタおよびバイポーラトランジスタの中から選択された１または複数の半導体素子から構成し、その順方向電圧、ツェナー電圧、しきい値電圧またはこれらの電圧の組み合わせにより規定電圧を構成してもよい。

　第１７、第１８の実施形態で説明した制御回路１２３、１２７は、第１９～第２９の実施形態に対しても同様に適用できる。

　第２９の実施形態で説明した保護回路１６４、１６５は、第１７～第２５、第３０の実施形態に対しても同様に適用できる。この場合、保護回路１６４、１６５のうち何れか一方だけを適用してもよい。また、第２６～第２８の実施形態に対しても保護回路１６４または１６５を適用できる。

　第３０の実施形態で説明したスイッチ回路１６８は、第１７～第２９の実施形態に対しても同様に適用できる。

　第１６～第２５、第２９、第３０の実施形態で説明した第１電圧検出回路および第２電圧検出回路および第２６～第２８の実施形態で説明した電圧検出回路は、ＦＥＴ１０５のドレイン・ソース間に印加される電圧ＶDSに応じた検出電圧を出力する回路であればよく、必ずしも第１回路と第２回路の直列回路または第３回路と第４回路の直列回路から構成する必要はない。

　第１６～２７、２９、３０の各実施形態において、第１回路と第２回路および第３回路と第４回路は互いに異なる構成であってもよい。例えば、第１９の実施形態において、抵抗Ｒ１０１、Ｒ１０２を除いた構成または抵抗Ｒ１０３、Ｒ１０４を除いた構成としてもよい。第２０、第２１の実施形態において、抵抗Ｒ１０５、Ｒ１０６を除いた構成または抵抗Ｒ１０７、Ｒ１０８を除いた構成としてもよい。第２３ないし第２５の実施形態についても同様である。第１回路と第２回路の構成および第３回路と第４回路の構成が異なる場合、共通回路は何れか一方（つまり第１、第２回路または第３、第４回路）と同じ構成とすればよい。

　負荷駆動装置への適用について説明したが、これに限らずスイッチング電源回路、インバータ回路などにも適用できる。

Claims

　ゲート端子（Ｇ）と第１端子（Ｓ）との間に印加されるゲート電圧に応じて第２端子（Ｄ）と第１端子（Ｓ）との間の導通状態を変化させるスイッチング素子（５）と、
　前記スイッチング素子の第２端子と第１端子との間に印加される電圧に応じた検出電圧を出力する電圧検出回路（６，３１，３４，３７，４０，４３）と、
　前記スイッチング素子のゲート端子に繋がるゲート駆動線（１０）に直列に設けられ、制御信号に応じて高インピーダンス状態または低インピーダンス状態に切り替わるスイッチ回路（８，７３）と、
　前記スイッチング素子の第２端子と第１端子との間に前記スイッチング素子の電圧保護動作が行われるべき範囲の電圧が印加されたときに前記電圧検出回路が出力する検出電圧よりも低く設定され、且つ、前記スイッチング素子の第２端子と第１端子との間に前記スイッチング素子の電圧保護動作が不要とされるべき範囲の電圧が印加されたときに前記電圧検出回路が出力する検出電圧よりも高く設定されたしきい値電圧を有し、前記検出電圧が前記しきい値電圧以下になるときには前記スイッチ回路を低インピーダンス状態に切り替え、前記検出電圧が前記しきい値電圧を超えるときには前記スイッチ回路を高インピーダンス状態に切り替える前記制御信号を出力する制御回路（９，２３，２７，８３）とを備えていることを特徴とする半導体装置。
　前記電圧検出回路は、前記スイッチング素子の第２端子と第１端子との間に、検出電圧の出力端子を挟んで直列に接続された第１回路と第２回路から構成されていることを特徴とする請求項１記載の半導体装置。
　前記第１回路と第２回路は、それぞれコンデンサ（Ｃ１，Ｃ２）を備えて構成されていることを特徴とする請求項２記載の半導体装置。
　前記第１回路（３１ａ）と第２回路（３１ｂ）は、それぞれ前記コンデンサと直列に抵抗（Ｒ１，Ｒ２）を備えていることを特徴とする請求項３記載の半導体装置。
　前記第１回路（３７ａ）と第２回路（３７ｂ）は、それぞれ前記コンデンサと並列に抵抗（Ｒ３，Ｒ４）を備えていることを特徴とする請求項３記載の半導体装置。
　前記第１回路（３４ａ）と第２回路（３４ｂ）は、それぞれ前記コンデンサと前記抵抗との直列回路に対し並列に抵抗（Ｒ３，Ｒ４）を備えていることを特徴とする請求項４記載の半導体装置。
　前記第１回路と第２回路は、それぞれ抵抗（Ｒ３，Ｒ４）から構成されていることを特徴とする請求項２記載の半導体装置。
　前記第１回路と第２回路は、それぞれ印加電圧が規定電圧を超えるときに通電状態に移行する通電回路（ＺＤ１，ＺＤ２）から構成されていることを特徴とする請求項２記載の半導体装置。
　前記通電回路は、ダイオード、ツェナーダイオード、ＭＯＳトランジスタおよびバイポーラトランジスタの中から選択された１または複数の半導体素子から構成されており、その順方向電圧、ツェナー電圧、しきい値電圧または当該電圧の組み合わせにより前記規定電圧が構成されていることを特徴とする請求項８記載の半導体装置。
　前記制御回路（９）は、前記制御信号を出力するのに必要な直流電圧を供給する電源線間に、前記制御信号の出力端子（ｎ２）を挟んで、前記しきい値電圧を持つＰチャネル型トランジスタ（１３）とＮチャネル型トランジスタ（１４）とがインバータ接続された構成を備え、これらトランジスタのゲートに前記検出電圧が与えられていることを特徴とする請求項１ないし９の何れか１項に記載の半導体装置。
　前記制御回路（２３，２７）は、前記制御信号を出力するのに必要な直流電圧を供給する電源線間に、前記制御信号の出力端子（ｎ２）を挟んで、抵抗（２４，２８）と前記しきい値電圧を持つトランジスタ（１４，１３）とが直列に接続された構成を備え、当該トランジスタのゲートに前記検出電圧が与えられていることを特徴とする請求項１ないし９の何れか１項に記載の半導体装置。
　前記スイッチング素子の第２端子とゲート端子との間に、当該端子間の電圧が前記スイッチング素子の第２端子と第１端子との間の耐圧よりも低く設定された規定電圧を超えるときに通電状態に移行する第１電圧制御回路（５３）を備えていることを特徴とする請求項１ないし１１の何れか１項に記載の半導体装置。
　前記スイッチング素子のゲート端子と第１端子との間に、当該端子間の電圧が前記スイッチング素子の第１端子を基準とするゲート端子の正方向の耐圧よりも小さく設定された規定電圧を超えるときに通電状態に移行する第２電圧制御回路（５６）を備えていることを特徴とする請求項１２記載の半導体装置。
　前記スイッチング素子のゲート端子と第１端子との間に、当該端子間の電圧が前記スイッチング素子の第１端子を基準とするゲート端子の負方向の耐圧よりも小さく設定された規定電圧を超えるときに通電状態に移行する第２電圧制御回路（５９）を備えていることを特徴とする請求項１２記載の半導体装置。
　前記電圧制御回路は、ダイオード、ツェナーダイオード、ＭＯＳトランジスタおよびバイポーラトランジスタの中から選択された１または複数の半導体素子から構成されており、その順方向電圧、ツェナー電圧、しきい値電圧または当該電圧の組み合わせにより前記規定電圧が構成されていることを特徴とする請求項１２ないし１４の何れか１項に記載の半導体装置。
　前記スイッチ回路は、Ｎチャネル型ＭＯＳトランジスタ（１１）から構成されており、前記ゲート駆動線を通して前記スイッチング素子のゲート端子に至る向きに順方向となるダイオード（１１ａ）を備えていることを特徴とする請求項１ないし１５の何れか１項に記載の半導体装置。
　ゲート端子（Ｇ）と第１端子（Ｓ）との間に印加されるゲート電圧に応じて第２端子（Ｄ）と第１端子（Ｓ）との間の導通状態を変化させるスイッチング素子（１０５）と、
　前記スイッチング素子の第２端子と第１端子との間に印加される電圧に応じた第１検出電圧を出力する第１電圧検出回路（１０６Ａ，１３１Ａ，１３４Ａ，１３７Ａ，１４０Ａ，１４３Ａ，１４７Ａ，１５１Ａ）と、
　前記スイッチング素子の第２端子と第１端子との間に印加される電圧に応じた第２検出電圧を出力する第２電圧検出回路（１０６Ｂ，１３１Ｂ，１３４Ｂ，１３７Ｂ，１４０Ｂ，１４３Ｂ，１４７Ｂ，１５１Ｂ）と、
　前記スイッチング素子のゲート端子に繋がるゲート駆動線（１１０）に直列に設けられ、制御信号に応じて高インピーダンス状態または低インピーダンス状態に切り替わるスイッチ回路（１０８，１６８）と、
　前記第２電圧検出回路の出力端子と前記スイッチング素子のゲート端子との間に接続され、当該出力端子からゲート端子の向きに電流を流す一方向性素子（１１５）と、
　前記スイッチング素子の第２端子と第１端子との間に前記スイッチング素子の電圧保護動作が行われるべき範囲の電圧が印加されたときに前記第１電圧検出回路が出力する第１検出電圧よりも低く設定され、且つ、前記スイッチング素子の第２端子と第１端子との間に前記スイッチング素子の電圧保護動作が不要とされるべき範囲の電圧が印加されたときに前記第１電圧検出回路が出力する第１検出電圧よりも高く設定されたしきい値電圧を有し、前記第１検出電圧が前記しきい値電圧以下になるときには前記スイッチ回路を低インピーダンス状態に切り替え、前記第１検出電圧が前記しきい値電圧を超えるときには前記スイッチ回路を高インピーダンス状態に切り替える前記制御信号を出力する制御回路（１０９，１２３，１２７）とを備え、
　前記第１検出電圧が前記制御回路のしきい値電圧以下のときに、前記第２検出電圧が前記スイッチング素子のゲートしきい値電圧と前記一方向性素子の通電電圧とを加えた電圧よりも低くなり、前記スイッチング素子の第２端子と第１端子との間に前記電圧保護動作が行われるべき範囲の電圧が印加されたときに、前記第２検出電圧が前記スイッチング素子のゲートしきい値電圧と前記一方向性素子の通電電圧とを加えた電圧よりも高くなるように、前記第２電圧検出回路の分圧比が設定されていることを特徴とする半導体装置。
　前記第１電圧検出回路は、前記スイッチング素子の第２端子と第１端子との間に、前記第１検出電圧の出力端子を挟んで直列に接続された第１回路（Ｃ１０１，１３１Ａａ，１３４Ａａ，１３７Ａａ，１４３Ａａ，１４７Ａａ，１５１Ａａ）と第２回路（Ｃ１０２，１３１Ａｂ，１３４Ａｂ，１３７Ａｂ，１４３Ａｂ，１４７Ａｂ，１５１Ａｂ）を備えており、
　前記第２電圧検出回路は、前記スイッチング素子の第２端子と第１端子との間に、前記第２検出電圧の出力端子を挟んで直列に接続された第３回路（Ｃ１０３，１３１Ｂａ，１３４Ｂａ，１３７Ｂａ，１４３Ｂａ，１４７Ｂａ，１５１Ｂａ）と第４回路（Ｃ１０４，１３１Ｂｂ，１３４Ｂｂ，１３７Ｂｂ，１４３Ｂｂ，１４７Ｂｂ，１５１Ｂｂ）を備えていることを特徴とする請求項１７記載の半導体装置。
　前記第１ないし第４回路は、それぞれコンデンサ（Ｃ１０１，Ｃ１０２，Ｃ１０３，Ｃ１０４）を備えて構成されていることを特徴とする請求項１８記載の半導体装置。
　前記第１回路と第２回路および／または前記第３回路と第４回路は、前記コンデンサと直列に抵抗（Ｒ１０１，Ｒ１０２，Ｒ１０３，Ｒ１０４）を備えていることを特徴とする請求項１９記載の半導体装置。
　前記第１ないし第４回路は、コンデンサと抵抗との直列回路から構成されている場合には当該直列回路と並列に抵抗（Ｒ１０５，Ｒ１０６，Ｒ１０７，Ｒ１０８）を備え、コンデンサから構成されている場合には当該コンデンサと並列に抵抗（Ｒ１０５，Ｒ１０６，Ｒ１０７，Ｒ１０８）を備えていることを特徴とする請求項２０記載の半導体装置。
　前記第１回路と第２回路および／または前記第３回路と第４回路は、前記コンデンサと並列に抵抗（Ｒ１０５，Ｒ１０６，Ｒ１０７，Ｒ１０８）を備えていることを特徴とする請求項１９記載の半導体装置。
　前記第１電圧検出回路および前記第２電圧検出回路は、前記第２回路および前記第４回路と前記スイッチング素子の第１端子との間に当該第１、第２電圧検出回路で共用する共通回路（Ｃ１０５，１４４，１４８，１５２）を備えていることを特徴とする請求項１８ないし２２の何れか１項に記載の半導体装置。
　前記共通回路は、コンデンサおよび／または抵抗の接続構成に関して、前記第１回路と第２回路または前記第３回路と第４回路と同じ構成を備えていることを特徴とする請求項２３記載の半導体装置。
　ゲート端子（Ｇ）と第１端子（Ｓ）との間に印加されるゲート電圧に応じて第２端子（Ｄ）と第１端子（Ｓ）との間の導通状態を変化させるスイッチング素子（１０５）と、
　前記スイッチング素子の第２端子と第１端子との間に印加される電圧に応じた第１検出電圧を出力する電圧検出回路（１５６，１５９，ＺＤ１０１）と、
　前記スイッチング素子のゲート端子に繋がるゲート駆動線に直列に設けられ、制御信号に応じて高インピーダンス状態または低インピーダンス状態に切り替わるスイッチ回路（１０８，１６８）と、
　前記電圧検出回路の出力端子と前記スイッチング素子のゲート端子との間に接続され、当該出力端子からゲート端子の向きに電流を流す一方向性素子（１１５）と、
　前記スイッチング素子の第２端子と第１端子との間に前記スイッチング素子の電圧保護動作が行われるべき範囲の電圧が印加されたときに前記電圧検出回路が出力する第１検出電圧よりも低く設定され、且つ、前記スイッチング素子の第２端子と第１端子との間に前記スイッチング素子の電圧保護動作が不要とされるべき範囲の電圧が印加されたときに前記電圧検出回路が出力する第１検出電圧よりも高く設定され、且つ、前記スイッチング素子のゲートしきい値電圧と前記一方向性素子の通電電圧とを加えた電圧よりも低く設定されたしきい値電圧を有し、前記第１検出電圧が前記しきい値電圧以下になるときには前記スイッチ回路を低インピーダンス状態に切り替え、前記第１検出電圧が前記しきい値電圧を超えるときには前記スイッチ回路を高インピーダンス状態に切り替える前記制御信号を出力する制御回路（１０９）とを備え、
　前記スイッチング素子の第２端子と第１端子との間に前記電圧保護動作が行われるべき範囲の電圧が印加されたときに、前記第１検出電圧が前記スイッチング素子のゲートしきい値電圧と前記一方向性素子の通電電圧とを加えた電圧よりも高くなるように、前記電圧検出回路の分圧比が設定されていることを特徴とする半導体装置。
　前記電圧検出回路は、前記スイッチング素子の第２端子と第１端子との間に出力端子を挟んで直列に接続された第１回路（ＺＤ１０１，Ｒ１１１）と第２回路（ＺＤ１０２，Ｒ１１２）から構成されていることを特徴とする請求項２５記載の半導体装置。
　前記第１回路と第２回路は、それぞれ抵抗（Ｒ１１１，Ｒ１１２）から構成されていることを特徴とする請求項２６記載の半導体装置。
　前記第１回路と第２回路は、それぞれ印加電圧が規定電圧を超えるときに通電状態に移行する通電回路（ＺＤ１０１，ＺＤ１０２）から構成されていることを特徴とする請求項２６記載の半導体装置。
　前記通電回路は、ダイオード、ツェナーダイオード、ＭＯＳトランジスタおよびバイポーラトランジスタの中から選択された１または複数の半導体素子から構成されており、その順方向電圧、ツェナー電圧、しきい値電圧またはこれらの電圧の組み合わせにより前記規定電圧が構成されていることを特徴とする請求項２８記載の半導体装置。
　前記制御回路は、前記制御信号を出力するのに必要な直流電圧を供給する電源線間に、前記しきい値電圧を持つトランジスタ（１１３，１１４）によって構成されるインバータ回路を備え、前記トランジスタのゲートに前記第１検出電圧が与えられていることを特徴とする請求項１７ないし２９の何れか１項に記載の半導体装置。
　前記スイッチング素子は、ＧａＮデバイスであることを特徴とする請求項１ないし３０の何れか１項に記載の半導体装置。