JP6185032B2 - 半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置 - Google Patents

半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置 Download PDF

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Description

この発明は半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置に関し、特に、高耐圧トランジスタを備えた半導体装置と、それを用いたインバータ、コンバータ、および電力変換装置に関する。
従来より、電力変換装置では、高耐圧トランジスタが使用されている。また、電力変換装置の定格電流を増やすため、並列接続された複数の高耐圧トランジスタを使用する方法もある。この方法では、複数の高耐圧トランジスタのうちのしきい値電圧が低い高耐圧トランジスタに電流が集中するのを防止するために、各高耐圧トランジスタの電流を検出し、複数の高耐圧トランジスタの電流の差が所定値よりも大きくなった場合は、ゲート抵抗素子の抵抗値を通常よりも小さくして複数の高耐圧トランジスタのターンオンを早める（たとえば、特許文献１参照）。
特開２００２−９５２４０号公報
しかし、従来の電力変換装置では、高耐圧トランジスタのしきい値電圧のばらつきに起因してターンオン時間がばらつき、電力変換装置の性能もばらつくという問題があった。
また、特許文献１の方法では、高耐圧トランジスタと同数の電流センサを設け、各ゲート抵抗素子を可変抵抗素子で構成し、電流センサの検出結果に基いてゲート抵抗素子の抵抗値を制御する制御部が必要となり、装置構成が複雑になり、コスト高になるという問題がある。
それゆえに、この発明の主たる目的は、性能のばらつきが小さな半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置を提供することである。
この発明に係る半導体装置は、第１および第２のノード間に並列接続された複数のスイッチング回路を備え、複数のスイッチング回路の各々は、第１の電極が第１のノードに接続された第１のスイッチング素子と、第１の電極が第１のスイッチング素子の第２の電極に接続され、第２の電極が第２のノードに接続された第２のスイッチング素子と、第２のスイッチング素子に並列接続された第３のスイッチング素子とを含む。第１のスイッチング素子の第１および第２の電極間の耐圧は、第２および第３のスイッチング素子の各々の第１および第２の電極間の耐圧よりも高い。第２のスイッチング素子のオン抵抗値は第３のスイッチング素子のオン抵抗値よりも大きい。複数の第１のスイッチング素子の制御電極はともに第１の制御端子に接続され、複数の第２のスイッチング素子の制御電極はともに第２の制御端子に接続され、複数の第３のスイッチング素子の制御電極はともに第３の制御端子に接続されている。第１のスイッチング素子は第１のトランジスタであり、第２のスイッチング素子は、直列接続された第１の抵抗素子および第２のトランジスタであり、第３のスイッチング素子は第３のトランジスタである。第１の抵抗素子の抵抗値をｒ（Ω）とし、第２のトランジスタのコンダクタンスをＧｍ（Ｓ）とすると、Ｇｍは１≦Ｇｍ≦１０００の範囲内に設定され、かつｒは７×Ｇｍ−１．６≦ｒ≦１７０×Ｇｍ−１の範囲内に設定されている。
好ましくは、第１〜第３のトランジスタの各々はノーマリーオフ型トランジスタである。
また好ましくは、第１のトランジスタはノーマリーオン型トランジスタであり、第２および第３のトランジスタの各々はノーマリーオフ型トランジスタである。
また好ましくは、さらに、各第１のスイッチング素子に対応して設けられ、対応する第１のスイッチング素子の制御電極と第１の制御端子との間に介挿された第２の抵抗素子と、各第２のスイッチング素子に対応して設けられ、対応する第２のスイッチング素子の制御電極と第２の制御端子との間に介挿された第３の抵抗素子と、各第３のスイッチング素子に対応して設けられ、対応する第３のスイッチング素子の制御電極と第３の制御端子との間に介挿された第４の抵抗素子とを備える。
また好ましくは、第１のノードは第１の電圧を受け、第２のノードは第２の電圧を受け、第１の制御端子は第３の電圧を受ける。第２のスイッチング素子をオン／オフ制御するための第１の制御信号が第２の制御端子に与えられ、第３のスイッチング素子をオン／オフ制御するための第２の制御信号が第３の制御端子に与えられる。
また好ましくは、第１のノードは第１の電圧を受け、第２のノードは第２の電圧を受け、第１の制御端子は第３の電圧を受ける。第２のスイッチング素子のしきい値電圧は第３のスイッチング素子のしきい値電圧よりも低く、第２および第３のスイッチング素子をオン／オフ制御するための制御信号が第２および第３の制御端子に与えられる。
また好ましくは、第１および第２のノード間を導通させる場合は、複数の第２のスイッチング素子をオンさせて複数の第１のスイッチング素子をオンさせた後に複数の第３のスイッチング素子をオンさせる。
また好ましくは、第１および第２のノード間を非導通にする場合は、複数の第３のスイッチング素子をオフさせた後に複数の第２のスイッチング素子をオフさせて複数の第１のスイッチング素子をオフさせる。
また、この発明に係る他の半導体装置は、第１の電極が第１のノードに接続された第１のスイッチング素子と、第１の電極が第１のスイッチング素子の第２の電極に接続され、第２の電極が第２のノードに接続された第２のスイッチング素子と、第２のスイッチング素子に並列接続された第３のスイッチング素子とを含む。第１のスイッチング素子の第１および第２の電極間の耐圧は、第２および第３のスイッチング素子の各々の第１および第２の電極間の耐圧よりも高い。第２のスイッチング素子のオン抵抗値は第３のスイッチング素子のオン抵抗値よりも大きい。第１および第２のノード間を導通させる場合は、第２のスイッチング素子をオンさせて第１のスイッチング素子をオンさせた後に第３のスイッチング素子をオンさせる。第１のスイッチング素子は第１のトランジスタであり、第２のスイッチング素子は、直列接続された抵抗素子および第２のトランジスタであり、第３のスイッチング素子は第３のトランジスタである。抵抗素子の抵抗値をｒ（Ω）とし、第２のトランジスタのコンダクタンスをＧｍ（Ｓ）とすると、Ｇｍは１≦Ｇｍ≦１０００の範囲内に設定され、かつｒは７×Ｇｍ−１．６≦ｒ≦１７０×Ｇｍ−１の範囲内に設定されている。
また、この発明に係るコンバータは、上記半導体装置を備えたものである。
また、この発明に係るインバータは、上記半導体装置を備えたものである。
また、この発明に係る電力変換回路は、上記半導体装置を備えたものである。
この発明に係る半導体装置では、各スイッチング回路は第１および第２のノード間に直列接続された第１および第２のスイッチング素子と、第２のスイッチング素子に並列接続された第３のスイッチング素子とを含み、第１のスイッチング素子の第１および第２の電極間の耐圧は、第２および第３のスイッチング素子の各々の第１および第２の電極間の耐圧よりも高く、第２のスイッチング素子のオン抵抗値は第３のスイッチング素子のオン抵抗値よりも大きい。したがって、第２のスイッチング素子によって高耐圧の第１のスイッチング素子のスイッチングを行なうことにより、第１のスイッチング素子のしきい値電圧のばらつきが第１のスイッチング素子の第１および第２の電極間電流のばらつきに与える影響を小さくすることができる。このため、電流センサなどを設けることなく、１つのスイッチング回路に電流が集中するのを防止することができ、装置構成の簡単化と、低コスト化を図ることができる。
この発明の実施の形態１による半導体装置の構成を示す回路図である。 図１に示した半導体装置を用いた昇圧チョッパの構成を示す回路図である。 図２に示した制御信号の波形を示すタイムチャートである。 実施の形態１の比較例を示す回路図である。 本願発明の効果を説明するためのタイムチャートである。 実施の形態１の変更例を示す回路ブロック図である。 実施の形態１の他の変更例を示す回路ブロック図である。 実施の形態１のさらに他の変更例を示す回路図である。 実施の形態１のさらに他の変更例を示す回路図である。 この発明の実施の形態２による半導体装置の構成を示す回路図である。 図１０に示した半導体装置を用いた昇圧チョッパの構成を示す回路図である。 この発明の実施の形態３による半導体装置の構成を示す回路図である。 図１２に示した半導体装置を用いた昇圧チョッパの構成を示す回路図である。 図１３に示した２つの高耐圧トランジスタに流れる電流の波形を示すタイムチャートである。 実施の形態３の比較例を示す回路図である。 図１５に示した２つの高耐圧トランジスタに流れる電流の波形を示すタイムチャートである。 実施の形態３の変更例を示すタイムチャートである。 この発明の実施の形態４による半導体装置の構成を示す回路図である。 図１８に示した半導体装置を用いた昇圧チョッパの構成を示す回路図である。 この発明の実施の形態５による昇圧回路の構成を示す回路図である。 図２０に示した抵抗素子Ｒ１の抵抗値とトランジスタＱ２ａ，Ｑ２ｂに流れる電流の波形との関係を示すタイムチャートである。 図２０に示した抵抗素子Ｒ１の抵抗値と、トランジスタＱ２ａのコンダクタンスと、トランジスタＱ２ａに流れる電流のピーク値と絶対定格電流との比との関係を示す図である。 図２０に示したトランジスタＱ２ａを活用するために必要な条件を説明するための図である。 図２０に示したトランジスタＱ２ａとして使用可能なトランジスタの条件を説明するための図である。 図２０に示した抵抗素子Ｒ１の抵抗値およびトランジスタＱ２ａのコンダクタンスの数値範囲を示す図である。
［実施の形態１］
この発明の本実施の形態１による半導体装置は、第１の電極が第１のノードに接続された第１のスイッチング素子と、第１の電極が第１のスイッチング素子の第２の電極に接続され、第２の電極が第２のノードに接続された第２のスイッチング素子と、第２のスイッチング素子に並列接続された第３のスイッチング素子とを含むものである。第１のスイッチング素子の第１および第２の電極間の耐圧は、第２および第３のスイッチング素子の各々の第１および第２の電極間の耐圧よりも高い。第２のスイッチング素子のオン抵抗値は、第３のスイッチング素子のオン抵抗値よりも大きい。第１および第２のノード間を導通させる場合は、第２のスイッチング素子をオンさせて第１のスイッチング素子をオンさせた後に第３のスイッチング素子をオンさせる。以下、本実施の形態１の半導体装置を図面を用いて詳細に説明する。
本実施の形態１の半導体装置は、図１に示すように、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３および抵抗素子Ｒ１を含む。トランジスタＱ１のドレインはノードＮ１に接続される。抵抗素子Ｒ１の一方端子は、トランジスタＱ１のソースに接続される。トランジスタＱ２のドレインは抵抗素子Ｒ１の他方端子に接続され、そのソースはノードＮ２に接続される。トランジスタＱ３のドレインは抵抗素子Ｒ１の一方端子に接続され、そのソースはノードＮ２に接続される。トランジスタＱ１は第１のスイッチング素子を構成し、トランジスタＱ２および抵抗素子Ｒ１は第２のスイッチング素子を構成し、トランジスタＱ３は第３のスイッチング素子を構成する。
トランジスタＱ１は高耐圧トランジスタであり、トランジスタＱ２，Ｑ３の各々は低耐圧トランジスタである。市販のトランジスタＱ１のしきい値電圧ＶＴ１は、４Ｖ〜７Ｖの範囲でばらついている。また、市販のトランジスタＱ２，Ｑ３のしきい値電圧ＶＴ２，ＶＴ３の各々は、１Ｖ〜２Ｖの範囲でばらついている。トランジスタＱ２，Ｑ３は、同じ種類の同じ特性のトランジスタであってもよいし、異なる種類のトランジスタであっても構わない。ただし、トランジスタＱ２，Ｑ３として同じ種類のトランジスタを使用すれば、部品の種類を減らすことができる。抵抗素子Ｒ１の抵抗値は、たとえば７０ｍΩである。
なお、トランジスタＱ２，Ｑ３のオン時の抵抗値は、たとえば１ｍΩ〜３００ｍΩである。抵抗素子Ｒ１の抵抗値は、トランジスタＱ１のしきい値電圧ＶＴ１のばらつきの影響を低減することができ、かつ抵抗素子Ｒ１による損失が入力電力の０．１％以下になるように、トランジスタＱ２，Ｑ３のオン時の抵抗値と同程度以上の値（たとえば、１ｍΩ〜１０Ω）に設定される。
トランジスタＱ２および抵抗素子Ｒ１で構成される第２のスイッチング素子は、トランジスタＱ３のみで構成される第３のスイッチング素子よりオン抵抗値が低い。第３のスイッチング素子は第２のスイッチング素子のバイパスとして機能する。半導体装置をターンオンさせる場合は、トランジスタＱ２をオンさせてから１００ｎｓ後にトランジスタＱ３をオンさせてオン抵抗値の低いトランジスタＱ３側に電流を流す。半導体装置をターンオフさせる場合は、トランジスタＱ３をオフさせてから１００ｎｓ後にトランジスタＱ２をオフさせる。半導体装置を１０ｋＨｚでオン／オフさせ、抵抗素子Ｒ１の抵抗値を１０Ωとし、抵抗素子Ｒ１に流れる電流値を５Ａとすると、抵抗素子Ｒ１における損失は、５Ａ×５Ａ×１０Ω×１００ｎｓ×２回（オン時とオフ時）×１０ｋＨｚ＝１Ｗとなる。したがって、入力電力が１０００Ｗであるとき、抵抗素子Ｒ１による損失は入力電力の０．１％となる。
また、トランジスタＱ１のデータシート上でのしきい値電圧ＶＴ１がＶＴ１＞ＶＴ１_minであり、抵抗素子Ｒ１とトランジスタＱ１に流れる電流をＩ１とし、トランジスタＱ１のゲート電圧をＶｇ１とし、抵抗素子Ｒ１の抵抗値をｒとし、トランジスタＱ２に電流Ｉ１が流れたときのトランジスタＱ２のオン抵抗値をｒｑとすると、次式（１）が成立する。
Ｉ１＜（Ｖｇ１−ＶＴ１＿ｍｉｎ）/（ｒ＋ｒｑ） …（１）
したがって、トランジスタＱ１のしきい値電圧ＶＴ１がばらついても、抵抗素子Ｒ１の抵抗値ｒを適値に設定することにより、トランジスタＱ１に流れる電流Ｉ１の値を所望の安全動作範囲内の値に制限することができる。
ノードＮ１には直流電圧Ｖ１が与えられ、ノードＮ２には直流電圧Ｖ１よりも低い直流電圧Ｖ２が与えられ、トランジスタＱ１のゲートには直流電圧Ｖ３が与えられる。Ｖ３−Ｖ２は、トランジスタＱ１のしきい値電圧ＶＴ１よりも十分に大きな電圧に設定されている。トランジスタＱ２，Ｑ３のゲートには、それぞれ制御信号ＣＮＴ１，ＣＮＴ２が与えられる。
初期状態では、制御信号ＣＮＴ１，ＣＮＴ２がともに「Ｌ」レベルにされているものとする。この場合は、トランジスタＱ１〜Ｑ３はともにオフし、ノードＮ１，Ｎ２間は非導通状態になっている。
ノードＮ１，Ｎ２間を導通状態にさせる場合は、まず制御信号ＣＮＴ１を「Ｌ」レベルから「Ｈ」レベルに立ち上げる。これにより、トランジスタＱ２がオンしてトランジスタＱ１のソース電圧が低下し、トランジスタＱ１のゲート−ソース間電圧がトランジスタＱ１のしきい値電圧ＶＴ１を超えると、トランジスタＱ１がオンし、ノードＮ１，Ｎ２間が導通状態になる。次いで制御信号ＣＮＴ２が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。これにより、トランジスタＱ３がオンし、ノードＮ１，Ｎ２間の抵抗値が小さくなって導通損失が小さくなる。
また、ノードＮ１，Ｎ２間を導通状態から非導通状態にさせる場合は、まず制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げ、トランジスタＱ３をオフさせる。次いで制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げる。これにより、トランジスタＱ２がオフしてトランジスタＱ１のソース電圧が上昇し、トランジスタＱ１のゲート−ソース間電圧がトランジスタＱ１のしきい値電圧ＶＴ１よりも小さくなると、トランジスタＱ１がオフする。
この実施の形態１では、オン抵抗値が大きな第２のスイッチング素子（トランジスタＱ２および抵抗素子Ｒ１）によって高耐圧のトランジスタＱ１のスイッチングを行なうことにより、トランジスタＱ１のしきい値電圧ＶＴ１のばらつきがトランジスタＱ１のドレイン電流のばらつきに与える影響を小さくすることができ、ターンオン時間のばらつきを小さく抑制することができる。
図２は、図１に示した半導体装置を用いた昇圧チョッパの構成を示す回路図である。図２において、昇圧チョッパは、直流電源１の出力電圧を昇圧して負荷回路６に与える回路であって、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３、抵抗素子Ｒ１、制御信号源Ｓ１，Ｓ２、ゲート抵抗素子Ｒ２〜Ｒ４、直流電源２、リアクトル３、ダイオード４、およびコンデンサ５を備える。
トランジスタＱ１、抵抗素子Ｒ１、およびトランジスタＱ２はノードＮ１，Ｎ２間に直列接続される。トランジスタＱ３は、トランジスタＱ１のソースとノードＮ２との間に接続される。ノードＮ２は、接地電圧ＧＮＤのラインに接続される。リアクトル３は、直流電源１の正極とノードＮ１の間に接続される。ダイオード４のアノードはノードＮ１に接続され、そのカソードはコンデンサ５を介して接地電圧ＧＮＤのラインに接続される。負荷回路６は、コンデンサ５に並列接続される。
ゲート抵抗素子Ｒ２は、直流電源２の正極とトランジスタＱ１のゲートとの間に接続される。ゲート抵抗素子Ｒ３は、制御信号源Ｓ１の出力ノードとトランジスタＱ２のゲートとの間に接続される。ゲート抵抗素子Ｒ４は、制御信号源Ｓ２の出力ノードとトランジスタＱ３のゲートとの間に接続される。直流電源１，２の負極は接地され、信号源Ｓ１，Ｓ２の接地ノードは接地される。
リアクトル３のリアクタンスは、たとえば５ｍＨである。ダイオード４としては、ＳｉＣショットキーバリアダイオードを使用した。コンデンサ５の容量値は、たとえば２００μＦである。負荷回路６としては、抵抗値が７．８Ωの抵抗素子を使用した。制御信号源Ｓ１，Ｓ２は、それぞれ制御信号ＣＮＴ１，ＣＮＴ２を出力する。制御信号ＣＮＴ１，ＣＮＴ２の各々は、１０ＫＨｚの矩形波信号である。
トランジスタＱ１〜Ｑ３をオンさせる場合は、図３に示すように、制御信号ＣＮＴ１を「Ｌ」レベルから「Ｈ」レベルに立ち上げた後に、制御信号ＣＮＴ２を「Ｌ」レベルから「Ｈ」レベルに立ち上げる。逆に、トランジスタＱ１〜Ｑ３をオフさせる場合は、制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げた後に、制御信号ＣＮＴ１を「Ｈ」レベルから「Ｌ」レベルに立ち下げる。
図２に戻って、トランジスタＱ１〜Ｑ３をオンさせると、直流電源１からリアクトル３および半導体装置（トランジスタＱ１〜Ｑ３および抵抗素子Ｒ１）を介して接地電圧ＧＮＤのラインに直流電流が流れ、リアクトル３に電磁エネルギーが蓄えられる。トランジスタＱ１〜Ｑ３をオフさせると、リアクトル３に蓄えられた電磁エネルギーがダイオード４を介してコンデンサ５に放出される。コンデンサ５の端子間電圧、すなわち昇圧チョッパの出力電圧は、直流電源１の出力電圧にリアクトル３の端子間電圧を加算した電圧となる。
図４は、本実施の形態１の比較例となる従来の昇圧チョッパの構成を示す回路図であって、図２と対比される図である。図４を参照して、この昇圧チョッパでは、ノードＮ１，Ｎ２間にＮチャネルＭＯＳトランジスタＱ１０が接続される。トランジスタＱ１０のゲートは、ゲート抵抗素子Ｒ１０を介して制御信号源Ｓ１０の出力ノードに接続される。制御信号源Ｓ１０は、１０ＫＨｚの矩形波信号である制御信号Ｓ１０を出力する。制御信号源Ｓ１０の接地ノードは接地される。トランジスタＱ１０としては、トランジスタＱ４と同じ高耐圧のトランジスタを使用した。
制御信号Ｓ１０が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、トランジスタＱ１０がオンし、リアクトル３に電磁エネルギーが蓄えられる。制御信号Ｓ１０が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、トランジスタＱ１０がオフし、リアクトル３の電磁エネルギーがコンデンサ５に放出される。
図５は、図２に示した本願の昇圧チョッパにおいて制御信号ＣＮＴ１の立ち上がりエッジに応答してトランジスタＱ１に流れる電流Ｉ１の波形と、図４に示した従来の昇圧チョッパにおいて制御信号ＣＮＴ１０の立ち上がりエッジに応答してトランジスタＱ１０に流れる電流Ｉ１０の波形とを示すタイムチャートである。
一般に、同じ製品であっても、トランジスタＱのしきい値電圧ＶＴは所定範囲内でばらついている。市販の高耐圧トランジスタＱ１，Ｑ１０では、しきい値電圧ＶＴは４Ｖ〜７Ｖの範囲でばらつく。また、市販の低耐圧トランジスタＱ２，Ｑ３では、しきい値電圧ＶＴは１Ｖ〜３Ｖの範囲でばらつく。制御信号ＣＮＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられるとき、制御信号ＣＮＴのレベルがトランジスタＱのしきい値電圧ＶＴＨを超えるとトランジスタＱがオンする。したがって、トランジスタＱのゲートに同じ制御信号ＣＮＴを与えても、しきい値電圧ＶＴＨが低いトランジスタＱはしきい値電圧ＶＴＨが高いトランジスタＱよりも速くターンオンする。
従来の昇圧チョッパでは、低ＶＴＨ（ＶＴＨ１０＝４．２Ｖ）の高耐圧トランジスタＱ１０を使用した場合の電流Ｉ１０の立ち上がりは、高ＶＴＨ（ＶＴＨ１０＝６．２Ｖ）の高耐圧トランジスタＱ１０を使用した場合の電流Ｉ１０の立ち上がりよりも８７ｎｓ速くなった。したがって、電流Ｉ１０の立ち上がり時間は少なくとも８７ｎｓの範囲でばらつく。
これに対して本願の昇圧チョッパでは、低ＶＴＨ（ＶＴＨ１＝４．２Ｖ）の高耐圧トランジスタＱ１、低ＶＴＨ（ＶＴＨ２＝１．９５Ｖ）の低耐圧トランジスタＱ２、および低ＶＴＨ（ＶＴＨ３＝１．９５Ｖ）の低耐圧トランジスタＱ３を使用した場合の電流Ｉ１の立ち上がりは、高ＶＴＨ（ＶＴＨ１＝６．２Ｖ）の高耐圧トランジスタＱ１、高ＶＴＨ（ＶＴＨ２＝２．８５Ｖ）の低耐圧トランジスタＱ２、および高ＶＴＨ（ＶＴＨ３＝２．８５Ｖ）の低耐圧トランジスタＱ３を使用した場合の電流Ｉ１の立ち上がりよりも７２ｎｓ速くなった。したがって、電流Ｉ１の立ち上がり時間は少なくとも７２ｎｓの範囲でばらつく。
よって、本願発明の半導体装置を使用することにより、昇圧チョッパの電流の立ち上がり時間のばらつきを、従来の８７ｎｓから７２ｎｓに抑制することができた。これは、オン抵抗値が大きな第２のスイッチング素子（トランジスタＱ２および抵抗素子Ｒ１）によって高耐圧のトランジスタＱ１のスイッチングを行なうことにより、トランジスタＱ１のしきい値電圧ＶＴ１のばらつきがトランジスタＱ１のドレイン電流のばらつきに与える影響を小さくすることができるからである。
以下、実施の形態１の種々の変更例について説明する。図６は、実施の形態１の変更例となるインバータの構成を示す回路ブロック図である。図６において、このインバータは、直流電源電圧ＶＣＣのラインと接地電圧ＧＮＤのラインとの間に直列接続されたスイッチＳＷ１，ＳＷ２と、スイッチＳＷ１，ＳＷ２間に設けられた出力端子Ｔ１と、直流電源電圧ＶＣＣのラインと接地電圧ＧＮＤのラインとの間に直列接続されたスイッチＳＷ３，ＳＷ４と、スイッチＳＷ３，ＳＷ４間に設けられた出力端子Ｔ２とを備える。また、各スイッチＳＷには、ダイオード（図示せず）が逆並列に接続される。各スイッチＳＷは、図１で示した半導体装置で構成される。出力端子Ｔ１，Ｔ２間には、負荷回路１０が接続される。
スイッチＳＷ１，ＳＷ４がオンされると、直流電源電圧ＶＣＣのラインからスイッチＳＷ１、負荷回路１０、スイッチＳＷ４を介して接地電圧ＧＮＤのラインに電流が流れる。スイッチＳＷ３，ＳＷ２がオンされると、直流電源電圧ＶＣＣのラインからスイッチＳＷ３、負荷回路１０、スイッチＳＷ２を介して接地電圧ＧＮＤのラインに電流が流れる。したがって、スイッチＳＷ１，ＳＷ４とスイッチＳＷ２，ＳＷ３とを所望の周期で交互にオンさせることにより、直流電力を交流電力に変換して負荷回路１０に供給することができる。この変更例では、スイッチＳＷのターンオン時間のばらつきを小さく抑制することができる。なお、この変更例では、本実施の形態１の半導体装置が単相インバータに適用された場合について説明したが、本実施の形態１の半導体装置は複数相のインバータ（たとえば、三相インバータ）にも適用可能であることは言うまでもない。
図７は、実施の形態１の他の変更例となるコンバータの構成を示す回路ブロック図である。図７において、このコンバータは、ノードＮ１０と接地電圧ＧＮＤのラインとの間に直列接続されたスイッチＳＷ１１，ＳＷ１２と、スイッチＳＷ１１，ＳＷ１２間に設けられた入力端子Ｔ１１と、ノードＮ１０と接地電圧ＧＮＤのラインとの間に直列接続されたスイッチＳＷ１３，ＳＷ１４と、スイッチＳＷ１３，ＳＷ１４間に設けられた入力端子Ｔ１２と、出力端子Ｔ１３と、ノードＮ１０と出力端子Ｔ１３の間に順方向に接続されたダイオード１１と、出力端子Ｔ１３と接地電圧ＧＮＤのラインとの間に接続された平滑コンデンサ１２とを備える。各スイッチＳＷは、図１で示した半導体装置で構成される。入力端子Ｔ１１，Ｔ１２間には、交流電源１３が接続される。出力端子Ｔ１３と接地電圧ＧＮＤのラインとの間には、負荷回路１４が接続される。
入力端子Ｔ１１，Ｔ１２間には、交流電源１３から交流電圧が供給される。入力端子Ｔ１１の電圧が入力端子Ｔ１２の電圧よりも高い期間はスイッチＳＷ１１，ＳＷ１４がオンされ、入力端子Ｔ１２の電圧が入力端子Ｔ１１の電圧よりも高い期間はスイッチＳＷ１２，ＳＷ１３がオンされる。
スイッチＳＷ１１，ＳＷ１４がオンされると、交流電源１３からスイッチＳＷ１１，ダイオード１１を介して平滑コンデンサ１２に電流が流れ、平滑コンデンサ１２が充電される。また、スイッチＳＷ１２，ＳＷ１３がオンされると、交流電源１３からスイッチＳＷ１３およびダイオード１１を介して平滑コンデンサ１２に電流が流れ、平滑コンデンサ１２が充電される。したがって、スイッチＳＷ１１，ＳＷ１４とスイッチＳＷ１２，ＳＷ１３とを交流電圧に同期してオンさせることにより、交流電力を直流電力に変換して負荷回路１４に供給することができる。この変更例では、スイッチＳＷのターンオン時間のばらつきを小さく抑制することができる。
図８は、実施の形態１のさらに他の変更例を示す回路図であって、図１と対比される図である。図８において、この半導体装置が図１の半導体装置と異なる点は、抵抗素子Ｒ１とトランジスタＱ２が逆に接続されている点である。すなわち、トランジスタＱ２のドレインはトランジスタＱ１のソースに接続され、抵抗素子Ｒ１はトランジスタＱ２のソースとノードＮ２との間に接続される。トランジスタＱ３は、トランジスタＱ１のソースとノードＮ２との間に接続される。この変更例でも、実施の形態１と同じ効果が得られる。
図９は、実施の形態１のさらに他の変更例を示す回路図であって、図１と対比される図である。図９において、この半導体装置が図１の半導体装置と異なる点は、制御信号ＣＮＴ１がＮチャネルＭＯＳトランジスタＱ２，Ｑ３のゲートに与えられ、トランジスタＱ３のしきい値電圧ＶＴ３がトランジスタＱ２のしきい値電圧ＶＴ２よりも高い点である。このため、制御信号ＣＮＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、トランジスタＱ２がターンオンした後にトランジスタＱ３がターンオンする。また、制御信号ＣＮＴが「Ｈ」レベルから「Ｌ」レベルに立ち上げられると、トランジスタＱ３がターンオフした後にトランジスタＱ２がターンオフする。この変更例では、実施の形態１と同じ効果が得られる他、制御信号ＣＮＴの数が少なくて済む。
また、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３の各々をバイポーラトランジスタまたはＩＧＢＴ(Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ)で置換してもよい。たとえば、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３の代わりにそれぞれ第１〜第３のＮＰＮバイポーラトランジスタを用いてもよい。この場合、第１のＮＰＮバイポーラトランジスタのコレクタはノードＮ１に接続され、第２のＮＰＮバイポーラトランジスタのコレクタは抵抗素子Ｒ１を介して第１のＮＰＮバイポーラトランジスタのエミッタに接続される。また、第３のＮＰＮバイポーラトランジスタのコレクタは第１のＮＰＮバイポーラトランジスタのエミッタに接続され、第３のＮＰＮバイポーラトランジスタのエミッタはノードＮ２に接続される。第１のＮＰＮバイポーラトランジスタのベースは直流電圧Ｖ３を受け、第２および第３のＮＰＮバイポーラトランジスタのベースはそれぞれ制御信号ＣＮＴ１，ＣＮＴ２を受ける。第１のＮＰＮバイポーラトランジスタのコレクタおよびエミッタ間の耐圧は、第２および第３のＮＰＮバイポーラトランジスタの各々のコレクタおよびエミッタ間の耐圧よりも高い。この場合も、実施の形態１と同じ効果が得られる。
さらに、第１のＮＰＮバイポーラトランジスタの代わりにＩＧＢＴを用いてもよい。この場合、ＩＧＢＴのコレクタはノードＮ１に接続される。ＩＧＢＴのエミッタは、抵抗素子Ｒ１を介して第２のＮＰＮバイポーラトランジスタに接続されるとともに、第３のＮＰＮバイポーラトランジスタのコレクタに接続される。ＩＧＢＴのゲートは直流電圧Ｖ３を受ける。ＩＧＢＴのコレクタおよびエミッタ間の耐圧は、第２および第３のＮＰＮバイポーラトランジスタの各々のコレクタおよびエミッタ間の耐圧よりも高い。この場合も、実施の形態１と同じ効果が得られる。
［実施の形態２］
図１０は、この発明の実施の形態２による半導体装置の構成を示す回路図であって、図１と対比される図である。図１０において、この半導体装置が図１の半導体装置と異なる点は、ＮチャネルＭＯＳトランジスタＱ１がノーマリーオン型トランジスタＱ４で置換されている点である。ノーマリーオン型トランジスタＱ４としては、たとえばヘテロ接合電界効果ＧａＮトランジスタが使用される。
ＮチャネルＭＯＳトランジスタＱ１は、正のしきい値電圧ＶＴ１を有し、ゲート−ソース間電圧が０Ｖであるときはオフするので、ノーマリーオフ型トランジスタと呼ばれる。これに対してノーマリーオン型トランジスタＱ４は、負のしきい値電圧ＶＴ４を有し、ゲート−ソース間電圧が０Ｖであるときはオンするトランジスタである。トランジスタＱ４は、高耐圧のトランジスタである。
市販のトランジスタＱ４のしきい値電圧ＶＴ４は、−３Ｖ〜−６Ｖの範囲内でばらついている。また、市販のトランジスタＱ２，Ｑ３のしきい値電圧ＶＴ２，ＶＴ３の各々は、１Ｖ〜３Ｖの範囲内でばらついている。トランジスタＱ２，Ｑ３は、同じ種類の同じ特性のトランジスタである。
制御信号ＣＮＴ１，ＣＮＴ２が「Ｌ」レベルである場合は、トランジスタＱ２，Ｑ３がオフしている。このとき、ノーマリーオン型トランジスタＱ４のソース（ノードＮ３）の電圧は、トランジスタＱ４の漏れ電流により、ノードＮ２の電圧にしきい値電圧ＶＴ４の絶対値を加算した電圧よりも高くなっている。このため、トランジスタＱ４はオフしている。
次に制御信号ＣＮＴ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、トランジスタＱ２がオンし、ノードＮ３の電圧が低下する。ノードＮ３とＮ２の電圧差がトランジスタＱ４のしきい値電圧ＶＴ４の絶対値よりも小さくなると、トランジスタＱ４がオンし、ノードＮ１，Ｎ２間が導通状態になる。次いで制御信号ＣＮＴ２が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、トランジスタＱ３がオンし、ノードＮ１，Ｎ２間の抵抗値が下がる。
ノードＮ１，Ｎ２間を非導通状態にさせる場合は、まず制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げてトランジスタＱ３をオフされる。次に制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げてトランジスタＱ２をオフさせる。トランジスタＱ２，Ｑ３がオフすると、トランジスタＱ４の漏れ電流によってノードＮ３の電圧が上昇する。ノードＮ３とＮ２の電圧差がトランジスタＱ４のしきい値電圧ＶＴ４の絶対値よりも大きくなると、トランジスタＱ４がオフし、ノードＮ１，Ｎ２間が非導通状態になる。
この実施の形態２では、オン抵抗値が大きな第２のスイッチング素子（トランジスタＱ２および抵抗素子Ｒ１）によって高耐圧のトランジスタＱ４のスイッチングを行なうことにより、トランジスタＱ４のしきい値電圧ＶＴ４のばらつきがトランジスタＱ４のドレイン電流のばらつきに与える影響を小さくすることができ、ターンオン時間のばらつきを小さく抑制することができる。
また、しきい値電圧ＶＴ２のばらつきが小さな低耐圧のトランジスタＱ２をオンさせることによって、しきい値電圧ＶＴ４のばらつきが大きな高耐圧のトランジスタＱ４をオンさせるので、ターンオン時間のばらつきを小さく抑制することができる。
なお、この実施の形態２でも、図８に示した用に、抵抗素子Ｒ１とトランジスタＱ２を逆に接続してもよい。また図９に示したように、トランジスタＱ３のしきい値電圧ＶＴ３をトランジスタＱ２のしきい値電圧ＶＴ２よりも高くし、トランジスタＱ２，Ｑ３のゲートに制御信号ＣＮＴ１を与えてもよい。
図１１は、図１０に示した半導体装置を用いた昇圧チョッパの構成を示す回路図であって、図２と対比される図である。ノーマリーオン型トランジスタＱ４はノードＮ１とＮ３の間に接続され、そのゲートはゲート抵抗素子Ｒ２を介して接地電圧ＧＮＤのラインに接続される。なお、ゲート抵抗素子Ｒ２を除去し、トランジスタＱ４のゲートを直接接地してもよい。
トランジスタＱ２〜Ｑ４をオンさせると、直流電源１からリアクトル３およびトランジスタＱ２〜Ｑ４を介して接地電圧ＧＮＤのラインに直流電流が流れ、リアクトル３に電磁エネルギーが蓄えられる。トランジスタＱ２〜Ｑ４をオフさせると、リアクトル３に蓄えられた電磁エネルギーがダイオード４を介してコンデンサ５に放出される。コンデンサ５の端子間電圧、すなわち昇圧チョッパの出力電圧は、直流電源１の出力電圧にリアクトル３の端子間電圧を加算した電圧となる。
この昇圧チョッパでは、オン抵抗値が大きな第２のスイッチング素子（トランジスタＱ２および抵抗素子Ｒ１）によって高耐圧のトランジスタＱ４のスイッチングを行なうことにより、トランジスタＱ４のしきい値電圧ＶＴ４のばらつきがトランジスタＱ４のドレイン電流のばらつきに与える影響を小さくすることができ、昇圧チョッパの電流の立ち上げり時間のばらつきを小さく抑制することができる。
また、しきい値電圧ＶＴ２のばらつきが小さなトランジスタＱ２をオン／オフ制御することによって、しきい値電圧ＶＴ４の絶対値が大きなトランジスタＱ４をオン／オフ制御するので、実施の形態１と同様に、昇圧チョッパの電流の立ち上がり時間のばらつきを小さく抑制することができる。
なお、ノーマリーオン型トランジスタＱ４をＩＧＢＴで置換してもよい。この場合も、実施の形態２と同じ効果が得られる。
［実施の形態３］
この発明の実施の形態３による半導体装置は、第１および第２のノード間に並列接続された複数のスイッチング回路を備えたものである。複数のスイッチング回路の各々は、第１の電極が第１のノードに接続された第１のスイッチング素子と、第１の電極が第１のスイッチング素子の第２の電極に接続され、第２の電極が第２のノードに接続された第２のスイッチング素子と、第２のスイッチング素子に並列接続された第３のスイッチング素子とを含む。第１のスイッチング素子の第１および第２の電極間の耐圧は、第２および第３のスイッチング素子の各々の第１および第２の電極間の耐圧よりも高い。第２のスイッチング素子のオン抵抗値は、第３のスイッチング素子のオン抵抗値よりも大きい。複数の第１のスイッチング素子の制御電極はともに第１の制御端子に接続され、複数の第２のスイッチング素子の制御電極はともに第２の制御端子に接続され、複数の第３のスイッチング素子の制御電極はともに第３の制御端子に接続されている。以下、本実施の形態３の半導体装置について図面を用いて詳細に説明する。
図１２は、本実施の形態３の半導体装置の構成を示す回路図であって、図１０と対比される図である。図１２において、この半導体装置は、図１０の半導体装置を複数個並列接続したものである。すなわち、複数のトランジスタＱ４のドレインはともにノードＮ１に接続され、それらのゲートはともにノードＮ２に接続される。複数のトランジスタＱ２のソースはともにノードＮ２に接続され、それらのゲートはともに制御信号ＣＮＴ１を受ける。複数のトランジスタＱ３のソースはともにノードＮ２に接続され、それらのゲートはともに制御信号ＣＮＴ２を受ける。
制御信号ＣＮＴ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、全てのトランジスタＱ２がオンし、全てのトランジスタＱ４がオンする。このとき、オン抵抗値が大きな第２のスイッチング素子（トランジスタＱ２および抵抗素子Ｒ１）によって高耐圧のトランジスタＱ４をオンさせるので、全てのトランジスタＱ４をオンさせることができる。なお、抵抗素子Ｒ１を除去してノードＮ３とトランジスタＱ２のドレインを接続すると、電流が１つのトランジスタＱ４に集中し、他のトランジスタＱ４に電流が流れない場合がある。
第２のスイッチング素子（トランジスタＱ２および抵抗素子Ｒ１）の電流駆動能力はトランジスタＱ４の電流駆動能力よりも小さいので、このままではトランジスタＱ４の能力を十分に発揮させることができない。そこで、次に制御信号ＣＮＴ２を「Ｌ」レベルから「Ｈ」レベルに立ち上げ、低耐圧のトランジスタＱ３をオンさせる。これにより、ノードＮ１，Ｎ２間が導通状態となる。
ノードＮ１，Ｎ２間を非導通状態にする場合は、まず制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げ、全てのトランジスタＱ３をオフさせる。次いで制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げて、全てのトランジスタＱ２，Ｑ４をオフさせる。
この実施の形態３では、オン抵抗値が大きな第２のスイッチング素子（トランジスタＱ２および抵抗素子Ｒ１）をオンさせて高耐圧のトランジスタＱ４をオンさせた後に、低耐圧のトランジスタＱ３をオンさせるので、全てのトランジスタＱ４に電流を分散させることができ、１つのトランジスタＱ４に電流が集中するのを防止することができる。しかも、上記特許文献１のように電流センサなどを設ける必要がないので、装置構成の簡単化と、低コスト化を図ることができる。
図１３は、図１２に示した半導体装置を用いた昇圧チョッパの構成を示す回路図であって、図１１と対比される図である。図１３では、図１０に示した半導体装置が３個並列接続されている。３個のノーマリーオン型トランジスタＱ４のゲートの各々は、ゲート抵抗素子Ｒ２を介してノードＮ２に接続されている。３個のトランジスタＱ２のゲートの各々は、ゲート抵抗素子Ｒ３を介して制御信号源Ｓ１の出力ノードに接続されている。３個のトランジスタＱ３のゲートの各々は、ゲート抵抗素子Ｒ４を介して制御信号源Ｓ２の出力ノードに接続されている。
３個のトランジスタＱ４のしきい値電圧ＶＴ４は、それぞれ−５．１Ｖ，−４．６Ｖ，−４．６Ｖである。３個のトランジスタＱ２のしきい値電圧ＶＴ２は、それぞれ２．１７Ｖ，２．６２Ｖ，２．６２Ｖである。３個のトランジスタＱ３のしきい値電圧ＶＴ３は、それぞれ２．４Ｖ，２．６Ｖ，２．６Ｖである。抵抗素子Ｒ１の抵抗値は１Ωであり、ゲート抵抗素子Ｒ２〜Ｒ４の抵抗値はともに１００Ωである。
トランジスタＱ２〜Ｑ４をオンさせると、直流電源１からリアクトル３およびトランジスタＱ２〜Ｑ４を介して接地電圧ＧＮＤのラインに直流電流が流れ、リアクトル３に電磁エネルギーが蓄えられる。トランジスタＱ２〜Ｑ４をオフさせると、リアクトル３に蓄えられた電磁エネルギーがダイオード４を介してコンデンサ５に放出される。コンデンサ５の端子間電圧、すなわち昇圧チョッパの出力電圧は、直流電源１の出力電圧にリアクトル３の端子間電圧を加算した電圧となる。
図１４（ａ）は、トランジスタＱ２〜Ｑ４のターンオン時に、図１３中の左側のトランジスタＱ４に流れる電流ＩＡと、図１３中の中央のトランジスタＱ４に流れる電流ＩＢとの波形を示すタイムチャートである。図１４（ａ）において、ある時刻にトランジスタＱ１，Ｑ２，Ｑ４がターンオンすると、電流ＩＡ，ＩＢがともに増大する。
また図１４（ｂ）は、トランジスタＱ２〜Ｑ４のターンオフ時に、図１３中の左側のトランジスタＱ４に流れる電流ＩＡと、図１３中の中央のトランジスタＱ４に流れる電流ＩＢとの波形を示すタイムチャートである。図１４（ｂ）において、ある時刻にトランジスタＱ１，Ｑ２，Ｑ４がターンオフすると、電流ＩＡ，ＩＢがともに減少する。図１４（ａ）（ｂ）から分かるように、ターンオン時およびターンオフ時ともに、２つのトランジスタＱ４には略同じタイミングで略同じ値の電流が流れた。
図１５は、本実施の形態３の比較例となる従来の昇圧チョッパの構成を示す回路図であって、図４と対比される図である。図１５を参照して、この昇圧チョッパでは、ノードＮ１，Ｎ２間に３個のＮチャネルＭＯＳトランジスタＱ１０が並列接続される。３個のトランジスタＱ１０のゲートの各々は、ゲート抵抗素子Ｒ１０を介して制御信号源Ｓ１０の出力ノードに接続される。制御信号源Ｓ１０は、１０ＫＨｚの矩形波信号である制御信号ＣＮＴ１０を出力する。制御信号源Ｓ１０の接地ノードは接地される。
３個のトランジスタＱ１０のしきい値電圧ＶＴ１０は、それぞれ３．８Ｖ，５．３Ｖ，５．３Ｖである。３個のゲート抵抗素子Ｒ１０の抵抗値は、ともに１００Ωである。また、３個のトランジスタＱ１０のゲートの寄生インダクタンスは同じであり、それらのドレインの寄生インダクタンスは同じであり、それらのソースの寄生インダクタンスは同じである。
制御信号Ｓ１０が「Ｌ」レベル（たとえば、０Ｖ）から「Ｈ」レベル（たとえば、８Ｖ）に立ち上げられると、トランジスタＱ１０がオンし、リアクトル３に電磁エネルギーが蓄えられる。制御信号Ｓ１０が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、トランジスタＱ１０がオフし、リアクトル３の電磁エネルギーがコンデンサ５に放出される。
図１６（ａ）は、トランジスタＱ１０のターンオン時に、図１５中の左側のトランジスタＱ１０に流れる電流ＩＡと、図１５中の中央のトランジスタＱ１０に流れる電流ＩＢとの波形を示すタイムチャートである。図１６（ａ）において、ある時刻に制御信号ＣＮＴ１０が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、しきい値電圧が低い左側のトランジスタＱ１０が中央のトランジスタＱ１０よりも先にオンし、左側のトランジスタＱ１０の電流ＩＡが急に増大する。次に、しきい値電圧が高い中央のトランジスタＱ１０がオンし、中央のトランジスタＱ１０の電流ＩＢが増大すると、左側のトランジスタＱ１０の電流ＩＡが減少する。
また図１６（ｂ）は、トランジスタＱ１０のターンオフ時に、図１５中の左側のトランジスタＱ１０に流れる電流ＩＡと、図１５中の中央のトランジスタＱ１０に流れる電流ＩＢとの波形を示すタイムチャートである。図１６（ｂ）において、ある時刻に制御信号ＣＮＴ１０が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、しきい値電圧が高い中央のトランジスタＱ１０が左側のトランジスタＱ１０よりも先にオフし、電流ＩＢが減少するとともに電流ＩＡが急に増大する。次に、しきい値電圧が低い左側のトランジスタＱ１０がオフして電流ＩＡが減少する。
このように、従来の昇圧チョッパでは、並列接続された複数のトランジスタＱ１０のうちのしきい値電圧が低い１つのトランジスタＱ１０に電流が集中してしまう。トランジスタＱ１０のしきい値電圧を予め測定し、しきい値電圧が同じ複数のトランジスタＱ１０を用いて昇圧チョッパを構成する方法も考えられるが、コスト高になる。また、特許文献１の方法では、上述の通り、装置構成が複雑になり、コスト高になる。
これに対して本願発明の昇圧チョッパでは、低コストの簡単な構成で複数のトランジスタＱ４に電流を均等に流すことができ、電流の集中によってトランジスタＱ４が破損するのを防止することができる。
なお、この実施の形態３では、トランジスタＱ４のソースとノードＮ２の間に抵抗素子Ｒ２とトランジスタＱ２を直列接続したが、抵抗素子Ｒ２とトランジスタＱ２を逆に接続した場合、すなわちトランジスタＱ４のソースとノードＮ２の間にトランジスタＱ２と抵抗素子Ｒ２を直列接続した場合でも同じ効果が得られた。図１７（ａ）は、抵抗素子Ｒ２とトランジスタＱ２を逆に接続した場合においてトランジスタＱ２〜Ｑ４のターンオン時に、図１３中の左側のトランジスタＱ４に流れる電流ＩＡと、図１３中の中央のトランジスタＱ４に流れる電流ＩＢとの波形を示すタイムチャートである。図１７（ｂ）は、抵抗素子Ｒ２とトランジスタＱ２を逆に接続した場合においてトランジスタＱ２〜Ｑ４のターンオフ時に、図１３中の左側のトランジスタＱ４に流れる電流ＩＡと、図１３中の中央のトランジスタＱ４に流れる電流ＩＢとの波形を示すタイムチャートである。図１７（ａ）（ｂ）から分かるように、この変更例でも、複数のトランジスタＱ４に電流を均等に流すことができた。
［実施の形態４］
図１８は、この発明の実施の形態４による半導体装置の構成を示す回路図であって、図１と対比される図である。図１８において、この半導体装置は、図１の半導体装置を複数個並列接続したものである。すなわち、複数のトランジスタＱ１のドレインはともにノードＮ１に接続され、それらのゲートはともに直流電圧Ｖ３を受ける。複数のトランジスタＱ２のソースはともにノードＮ２に接続され、それらのゲートはともに制御信号ＣＮＴ１を受ける。複数のトランジスタＱ３のソースはともにノードＮ２に接続され、それらのゲートはともに制御信号ＣＮＴ２を受ける。
制御信号ＣＮＴ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、全てのトランジスタＱ２がオンし、全てのトランジスタＱ１がオンする。このとき、オン抵抗値が大きな第２のスイッチング素子（トランジスタＱ２および抵抗素子Ｒ１）をオンさせて高耐圧のトランジスタＱ１をオンさせるので、全てのトランジスタＱ１をオンさせることができる。なお、抵抗素子Ｒ１を除去してノードＮ３とトランジスタＱ２のドレインを接続すると、電流が１つのトランジスタＱ１に集中し、他のトランジスタＱ１に電流が流れない場合がある。
第２のスイッチング素子（トランジスタＱ２および抵抗素子Ｒ１）の電流駆動能力はトランジスタＱ１の電流駆動能力よりも小さいので、このままではトランジスタＱ１の能力を十分に発揮させることができない。そこで、次に制御信号ＣＮＴ２を「Ｌ」レベルから「Ｈ」レベルに立ち上げ、低耐圧のトランジスタＱ３をオンさせる。これにより、ノードＮ１，Ｎ２間が導通状態となる。
ノードＮ１，Ｎ２間を非導通状態にする場合は、まず制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げ、全てのトランジスタＱ３をオフさせる。次いで制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げて、全てのトランジスタＱ１，Ｑ２をオフさせる。
この実施の形態４では、第２のスイッチング素子（トランジスタＱ２および抵抗素子Ｒ１）をオンさせて高耐圧のトランジスタＱ１をオンさせた後に、低耐圧のトランジスタＱ３をオンさせるので、全てのトランジスタＱ１に電流を分散させることができ、１つのトランジスタＱ１に電流が集中するのを防止することができる。しかも、上記特許文献１のように電流センサなどを設ける必要がないので、装置構成の簡単化と、低コスト化を図ることができる。
図１９は、図１８に示した半導体装置を用いた昇圧チョッパの構成を示す回路図であって、図２と対比される図である。図１９では、図１に示した半導体装置が３個並列接続されている。３個のトランジスタＱ１のゲートの各々は、ゲート抵抗素子Ｒ２を介して直流電源２の正極に接続され、直流電圧Ｖ３を受ける。３個のトランジスタＱ２のゲートの各々は、制御信号源Ｓ１の出力ノードに接続されている。３個のトランジスタＱ３のゲートの各々は、制御信号源Ｓ２の出力ノードに接続されている。
３個のトランジスタＱ１のしきい値電圧ＶＴ１は、それぞれ４．２Ｖ，４．０Ｖ，４．０Ｖである。３個のトランジスタＱ２のしきい値電圧ＶＴ２は、それぞれ１．２Ｖ，１．４Ｖ，１．４Ｖである。３個のトランジスタＱ３のしきい値電圧ＶＴ３は、それぞれ１．４Ｖ，１．６Ｖ，１．６Ｖである。ゲート抵抗素子Ｒ２の抵抗値は１０Ωである。
トランジスタＱ１〜Ｑ３をオンさせると、直流電源１からリアクトル３およびトランジスタＱ１〜Ｑ３を介して接地電圧ＧＮＤのラインに直流電流が流れ、リアクトル３に電磁エネルギーが蓄えられる。トランジスタＱ１〜Ｑ３をオフさせると、リアクトル３に蓄えられた電磁エネルギーがダイオード４を介してコンデンサ５に放出される。コンデンサ５の端子間電圧、すなわち昇圧チョッパの出力電圧は、直流電源１の出力電圧にリアクトル３の端子間電圧を加算した電圧となる。この昇圧チョッパでも、実施の形態３の昇圧チョッパと同様に、３個のトランジスタＱ１に均等に電流が流れた。
なお、上記実施の形態１〜４と種々の変更例を適宜組み合わせても良いことは言うまでもない。
[実施の形態５]
本実施の形態５では、抵抗素子Ｒ１の抵抗値ｒ（Ω）およびトランジスタＱ２のコンダクタンスＧｍ（Ｓ）の数値範囲について説明する。トランジスタＱ２のコンダクタンスＧｍ（Ｓ）は、トランジスタＱ２のドレインおよびソース間定格電圧値、およびトランジスタＱ２のドレイン定格電流値における値（Ｓ）とする。図２０は、ｒおよびＧｍの数値範囲を検討するために使用した昇圧回路の構成を示す回路図であって、図１３と対比される図である。図２０では、図１０に示した半導体装置が２個並列接続されている。
一方の半導体装置は、ノードＮ１，Ｎ２間に直列接続されたトランジスタＱ４、抵抗素子Ｒ１、およびトランジスタＱ２ａと、トランジスタＱ４のソースとノードＮ２間に接続されたトランジスタＱ３とを含む。
他方の半導体装置は、ノードＮ１，Ｎ２間に直列接続されたトランジスタＱ４、抵抗素子Ｒ１、およびトランジスタＱ２ｂと、トランジスタＱ４のソースとノードＮ２間に接続されたトランジスタＱ３とを含む。
本実施の形態５では、第２のスイッチング素子を構成する低耐圧トランジスタＱ２ａ，Ｑ２ｂのしきい値電圧のばらつきがトランジスタＱ２ａ，Ｑ２ｂにそれぞれ流れる電流ＩＡ，ＩＢにアンバランスをもたらすことを示す。また、抵抗素子Ｒ１の抵抗値ｒ（Ω）をトランジスタＱ２ａ，Ｑ２ｂのコンダクタンスＧｍ（Ｓ）に応じて適切に設定することにより、該アンバランスを抑制することができることも示す。
この昇圧回路は、半導体装置を所定周期でオン／オフさせることにより、１５０Ｖの入力電圧（直流電源１の出力電圧）を３００Ｖに昇圧して負荷回路６に出力するものである。昇圧回路の動作は、図１３で示した昇圧回路と同じであるので、その説明は繰り返さない。
このような昇圧回路では第１に、トランジスタＱ２ａ，Ｑ２ｂをオンさせたときにトランジスタＱ２ａ，Ｑ２ｂに流れる電流ＩＡ，ＩＢのピーク値がトランジスタＱ２ａ，Ｑ２ｂの絶対定格電流ＩＨ以下であることが必要である。トランジスタＱ２ａ，Ｑ２ｂに流れる電流ＩＡ，ＩＢが絶対定格電流ＩＨを一瞬でも超えると、トランジスタＱ２ａ，Ｑ２ｂの信頼性が保証されなくなり、場合によっては破損するからである。絶対定格電流ＩＨはコンダクタンスＧｍの関数であり、コンダクタンスＧｍが大きいほど絶対定格電流ＩＨも大きい。
図２１（ａ）（ｂ）は、制御信号ＣＮＴ１を「Ｌ」レベルから「Ｈ」レベルに立ち上げた時にトランジスタＱ２ａ，Ｑ２ｂに流れる電流ＩＡ，ＩＢの波形を示すタイムチャートである。特に、図２１（ａ）は抵抗素子Ｒ１の抵抗値ｒが２５ｍΩである場合における電流ＩＡ，ＩＢの波形を示し、図２１（ｂ）は抵抗素子Ｒ１の抵抗値ｒが３００ｍΩである場合における電流ＩＡ，ＩＢの波形を示している。
トランジスタＱ２ａ，Ｑ２ｂのしきい値電圧はばらついており、トランジスタＱ２ａのしきい値電圧ＶＴ２ａは１Ｖであり、トランジスタＱ２ｂのしきい値電圧ＶＴ２ｂは２Ｖであるものとする。トランジスタＱ２ａ，Ｑ２ｂの絶対定格電流ＩＨはともに１８Ａであり、トランジスタＱ２ａ，Ｑ２ｂのコンダクタンスＧｍはともに２６（Ｓ）であるものとする。
図２１（ａ）（ｂ）に示すように、制御信号ＣＮＴ１の電圧（Ｖ）が「Ｌ」レベルから「Ｈ」レベルに向かって上昇し、制御信号ＣＮＴ１の電圧（Ｖ）がトランジスタＱ２ａ，Ｑ２ｂのしきい値電圧ＶＴ２ａ，ＶＴ２ｂを超えるとトランジスタＱ２ａ，Ｑ２ｂがオンする。トランジスタＱ２ａのしきい値電圧ＶＴ２ａ＝１ＶがトランジスタＱ２ｂのしきい値電圧ＶＴ２ｂ＝２Ｖよりも低いので、トランジスタＱ２ａがまずオンし、その後にトランジスタＱ２ｂがオンする。
トランジスタＱ２ａがオンするとトランジスタＱ２ａの電流ＩＡが急に増大し、続いてトランジスタＱ２ｂがオンすると、トランジスタＱ２ｂの電流ＩＢが増大するとともにトランジスタＱ２ａの電流ＩＡが減少する。
図２１（ａ）の条件では、抵抗素子Ｒ１の抵抗値ｒが小さいので、トランジスタＱ２ａに流れる電流ＩＡを十分に制限できず、電流ＩＡのピーク値Ｉｐが絶対定格電流ＩＨを超えてしまい（図２１（ａ）中の点線で囲まれた部分）、トランジスタＱ２ａの信頼性が保証されず、場合によっては破損してしまう。したがって、この条件（ｒ＝２５ｍΩ）では、トランジスタＱ２ａの信頼性を確保することができない。
これに対して図２１（ｂ）の条件では、抵抗素子Ｒ１の抵抗値ｒが大きいので、トランジスタＱ２ａに流れる電流ＩＡを十分に制限することができ、電流ＩＡのピーク値Ｉｐを絶対定格電流ＩＨよりも小さな値に制限することができる。したがって、この条件（ｒ＝３００ｍΩ）では、トランジスタＱ２ａの信頼性を確保することができる。
トランジスタＱ２ａ，Ｑ２ｂのコンダクタンスＧｍを複数段階に変更するとともに、各コンダクタンスＧｍにおいて抵抗素子Ｒ１の抵抗値ｒを複数段階で変更し、各条件においてトランジスタＱ２ａ，Ｑ２ｂに流れる電流ＩＡ，ＩＢをシミュレーションによって求めた。さらに、各条件において、トランジスタＱ２ａに流れる電流ＩＡのピーク値ＩｐとトランジスタＱ２ａの絶対定格電流ＩＨとの比Ｋ１＝Ｉｐ／ＩＨを求めた。
なお、トランジスタＱ２ａの絶対定格電流ＩＨはトランジスタＱ２ａのコンダクタンスＧｍによって変化するが、トランジスタＱ２ａとして使用する実際のトランジスタのデータシートから絶対定格電流ＩＨとコンダクタンスＧｍの関係を求めた。
図２２は、トランジスタＱ２ａのコンダクタンスＧｍ（Ｓ）と、抵抗素子Ｒ１の抵抗値ｒ（Ω）と、Ｋ１＝Ｉｐ／ＩＨとの関係を示す図である。図２２では、横軸がコンダクタンスＧｍ（Ｓ）を示し、縦軸が抵抗値ｒ（Ω）を示し、各条件で得られたＫの値（０．６，０，８，１．０，１．２，または２．０）を当該値を示すシンボルで示した。同じシンボルを通る直線を描いた。
直線Ｌ１は、Ｋ１＝１．０となる条件を示している。Ｋ１が１．０を超えるとトランジスタＱ２ａの信頼性が保証されず、場合によっては破損するので、抵抗値ｒは直線Ｌ１上の値以上である必要がある。この直線Ｌ１は、数式ｒ＝７×Ｇｍ−１．６で示される。したがって、トランジスタＱ２ａが破損するのを防止するためには、ｒ≧７×Ｇｍ−１．６である必要がある。
次に、トランジスタＱ２のコンダクタンスＧｍを複数段階に変更するとともに、各コンダクタンスＧｍにおいて抵抗素子Ｒ１の抵抗値ｒを複数段階で変更し、各条件においてトランジスタＱ２ａ，Ｑ２ｂに流れる電流ＩＡ，ＩＢをシミュレーションによって求めた。さらに、各条件において、トランジスタＱ２ａ，Ｑ２ｂに流れる電流ＩＡ，ＩＢの値（たとえば図２１（ａ）（ｂ）において、ほぼＩＡ＝ＩＢとなるｔ＝０．２μｓであるときの値）ＩＣとトランジスタＱ２ａ，Ｑ２ｂの各々の定格電流ＩＲとの比Ｋ２＝ＩＣ／ＩＲを求めた。
図２３は、トランジスタＱ２ａ，Ｑ２ｂの各々のコンダクタンスＧｍ（Ｓ）と、抵抗素子Ｒ１の抵抗値ｒ（Ω）と、Ｋ２＝ＩＣ／ＩＲとの関係を示す図である。図２３では、横軸がコンダクタンスＧｍ（Ｓ）を示し、縦軸が抵抗値ｒ（Ω）を示し、直線Ｌ２はＫ２＝０．０５となる条件を示している。トランジスタＱ２ａ，Ｑ２ｂに定格電流ＩＲの５％以上の電流が流れない条件では、トランジスタＱ２ａ，Ｑ２ｂの能力が活用されておらず、その条件は現実的でない。直線Ｌ２は、数式ｒ＝１７０×Ｇｍ−１で示される。したがって、トランジスタＱ２ａ，Ｑ２ｂの能力を活用するためには、ｒ≦１７０×Ｇｍ−１である必要がある。
さらに、トランジスタＱ２ａ，Ｑ２ｂのコンダクタンスＧｍは、トランジスタＱ２ａ，Ｑ２ｂの電流容量に相当し、使用目的、現実性などに応じて所定範囲に限定される。たとえばＭＯＳトランジスタにおいて、コンダクタンスＧｍを１０倍にするためにはゲート長Ｗを１０倍にする必要がある。現状において一般に市販されているＭＯＳトランジスタのコンダクタンスＧｍは１〜１０００であり、ゲート長Ｗは２７５ｎｍ〜２７５μｍである。
コンダクタンスＧｍが０．１〜１であり、ゲート長Ｗが２７．５ｎｍであるナノサイズのＭＯＳトランジスタは市販されていない。コンダクタンスＧｍが１０００〜１００００であり、ゲート長Ｗが２．７５ｍｍである大電力用のＭＯＳトランジスタは開発中であり、市販されていない。したがって、本願の半導体装置において実際に使用可能なトランジスタのコンダクタンスＧｍは１≦Ｇｍ≦１０００の範囲内である。
図２４は、使用可能なトランジスタのコンダクタンスＧｍの範囲を示す図である。図２４中の直線Ｌ３はＧｍ＝１を示し、直線Ｌ４はＧｍ＝１０００を示している。使用可能なトランジスタのコンダクタンスＧｍの範囲は、直線Ｌ３とＬ４の間の範囲である。
図２５は、以上の検討結果をまとめた図であり、抵抗素子Ｒ１の抵抗値ｒ（Ω）およびトランジスタＱ２のコンダクタンスＧｍ（Ｓ）の数値範囲を示す図である。図２５において、ｒおよびＧｍの数値は、直線Ｌ１〜Ｌ４で囲まれる範囲ＲＡに限定される。すなわち、Ｇｍは１≦Ｇｍ≦１０００の範囲内に設定され、かつｒは７×Ｇｍ−１．６≦ｒ≦１７０×Ｇｍ−１の範囲内に設定される。
この実施の形態５では、トランジスタＱ２のコンダクタンスＧｍ（Ｓ）を１≦Ｇｍ≦１０００の範囲内に設定し、かつ抵抗素子Ｒ１の抵抗値ｒ（Ω）を７×Ｇｍ−１．６≦ｒ≦１７０×Ｇｍ−１の範囲内に設定するので、低耐圧トランジスタＱ２を活用し、かつ低耐圧トランジスタＱ２のしきい値電圧のばらつきによる電流アンバランスを抑制することにより信頼性を確保することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
Ｑ１〜Ｑ３，Ｑ１０ ＮチャネルＭＯＳトランジスタ、１，２ 直流電源、３ リアクトル、４，１１ ダイオード、５，１２ コンデンサ、６，１０，１４ 負荷回路、１３ 交流電源、Ｓ１，Ｓ２，Ｓ１０ 制御信号源、Ｒ１ 抵抗素子、Ｒ２〜Ｒ４ ゲート抵抗素子、ＳＷ１〜ＳＷ４，ＳＷ１１〜ＳＷ１４ スイッチ、Ｑ４ ノーマリーオン型トランジスタ。

Claims (12)

  1. 第１および第２のノード間に並列接続された複数のスイッチング回路を備え、
    前記複数のスイッチング回路の各々は、
    第１の電極が前記第１のノードに接続された第１のスイッチング素子と、
    第１の電極が前記第１のスイッチング素子の第２の電極に接続され、第２の電極が前記第２のノードに接続された第２のスイッチング素子と、
    前記第２のスイッチング素子に並列接続された第３のスイッチング素子とを含み、
    前記第１のスイッチング素子の第１および第２の電極間の耐圧は前記第２および第３のスイッチング素子の各々の第１および第２の電極間の耐圧よりも高く、
    前記第２のスイッチング素子のオン抵抗値は前記第３のスイッチング素子のオン抵抗値よりも大きく、
    複数の前記第１のスイッチング素子の制御電極はともに第１の制御端子に接続され、
    複数の前記第２のスイッチング素子の制御電極はともに第２の制御端子に接続され、
    複数の前記第３のスイッチング素子の制御電極はともに第３の制御端子に接続され、
    前記第１のスイッチング素子は第１のトランジスタであり、
    前記第２のスイッチング素子は、直列接続された第１の抵抗素子および第２のトランジスタであり、
    前記第３のスイッチング素子は第３のトランジスタであり、
    前記第１の抵抗素子の抵抗値をｒ（Ω）とし、前記第２のトランジスタのコンダクタンスをＧｍ（Ｓ）とすると、Ｇｍは１≦Ｇｍ≦１０００の範囲内に設定され、かつｒは７×Ｇｍ−１．６≦ｒ≦１７０×Ｇｍ−１の範囲内に設定されている、半導体装置。
  2. 前記第１〜第３のトランジスタの各々はノーマリーオフ型トランジスタである、請求項１に記載の半導体装置。
  3. 前記第１のトランジスタはノーマリーオン型トランジスタであり、
    前記第２および第３のトランジスタの各々はノーマリーオフ型トランジスタである、請求項１に記載の半導体装置。
  4. さらに、各前記第１のスイッチング素子に対応して設けられ、対応する前記第１のスイッチング素子の制御電極と前記第１の制御端子との間に介挿された第２の抵抗素子と、
    各前記第２のスイッチング素子に対応して設けられ、対応する前記第２のスイッチング素子の制御電極と前記第２の制御端子との間に介挿された第３の抵抗素子と、
    各前記第３のスイッチング素子に対応して設けられ、対応する前記第３のスイッチング素子の制御電極と前記第３の制御端子との間に介挿された第４の抵抗素子とを備える、請求項１から請求項３までのいずれかに記載の半導体装置。
  5. 前記第１のノードは第１の電圧を受け、
    前記第２のノードは第２の電圧を受け、
    前記第１の制御端子は第３の電圧を受け、
    前記第２のスイッチング素子をオン／オフ制御するための第１の制御信号が前記第２の制御端子に与えられ、
    前記第３のスイッチング素子をオン／オフ制御するための第２の制御信号が前記第３の制御端子に与えられる、請求項１から請求項４までのいずれかに記載の半導体装置。
  6. 前記第１のノードは第１の電圧を受け、
    前記第２のノードは第２の電圧を受け、
    前記第１の制御端子は第３の電圧を受け、
    前記第２のスイッチング素子のしきい値電圧は前記第３のスイッチング素子のしきい値電圧よりも低く、
    前記第２および第３のスイッチング素子をオン／オフ制御するための制御信号が前記第２および第３の制御端子に与えられる、請求項１から請求項４までのいずれかに記載の半導体装置。
  7. 前記第１および第２のノード間を導通させる場合は、複数の前記第２のスイッチング素子をオンさせて複数の前記第１のスイッチング素子をオンさせた後に複数の前記第３のスイッチング素子をオンさせる、請求項１から請求項６までのいずれかに記載の半導体装置。
  8. 前記第１および第２のノード間を非導通にする場合は、複数の前記第３のスイッチング素子をオフさせた後に複数の前記第２のスイッチング素子をオフさせて複数の前記第１のスイッチング素子をオフさせる、請求項１から請求項７までのいずれかに記載の半導体装置。
  9. 第１の電極が第１のノードに接続された第１のスイッチング素子と、
    第１の電極が前記第１のスイッチング素子の第２の電極に接続され、第２の電極が第２のノードに接続された第２のスイッチング素子と、
    前記第２のスイッチング素子に並列接続された第３のスイッチング素子とを含み、
    前記第１のスイッチング素子の第１および第２の電極間の耐圧は前記第２および第３のスイッチング素子の各々の第１および第２の電極間の耐圧よりも高く、
    前記第２のスイッチング素子のオン抵抗値は前記第３のスイッチング素子のオン抵抗値よりも大きく、
    前記第１および第２のノード間を導通させる場合は、前記第２のスイッチング素子をオンさせて前記第１のスイッチング素子をオンさせた後に前記第３のスイッチング素子をオンさせ、
    前記第１のスイッチング素子は第１のトランジスタであり、
    前記第２のスイッチング素子は、直列接続された抵抗素子および第２のトランジスタであり、
    前記第３のスイッチング素子は第３のトランジスタであり、
    前記抵抗素子の抵抗値をｒ（Ω）とし、前記第２のトランジスタのコンダクタンスをＧｍ（Ｓ）とすると、Ｇｍは１≦Ｇｍ≦１０００の範囲内に設定され、かつｒは７×Ｇｍ−１．６≦ｒ≦１７０×Ｇｍ−１の範囲内に設定されている、半導体装置。
  10. 請求項１から請求項９までのいずれかに記載の半導体装置を備える、コンバータ。
  11. 請求項１から請求項９までのいずれかに記載の半導体装置を備える、インバータ。
  12. 請求項１から請求項９までのいずれかに記載の半導体装置を備える、電力変換装置。
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