CN107786187B - 时钟电压提升电路 - Google Patents

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Abstract

本发明提供一种时钟电压提升电路，该时钟电压提升电路包括第一反相器、第二反相器、第三反相器、自举电容以及PMOS晶体管，其中，第一反相器的输入端连接第一时钟信号，输出端连接到第二反相器的输入端；第二反相器的输出端输出用于控制采样开关的第一控制信号，第一时钟信号经过三个反相器产生用于控制采样开关的第二控制信号；第三反相器的输入端连接第二时钟信号，第一时钟信号和第二时钟信号为一组两相不交叠的时钟信号；自举电容的一端连接到第三反相器的输出端，另一端连接到PMOS晶体管的漏端；PMOS晶体管的栅端连接到自身的漏端，源端连接到电源。本发明所提供的时钟电压提升电路使用CMOS工艺下的器件就能够避免在电路节点中出现过高电压的可能。

Description

时钟电压提升电路
技术领域
本发明涉及信号处理技术领域，具体而言涉及一种时钟电压提升电路。
背景技术
在一些高速高精度的信号处理以及转换电路里面，模拟信号在被采样和传输的过程中需要通过一些开关来实现，控制开关通断的信号一般是一组时钟信号，在构成开关的晶体管本身的特性不变的前提下，控制信号的高电平电压越高，开关的导通电阻就越小，从而使得模拟信号通过开关时的速度加快且模拟信号的失真减小。
目前的时钟电压提升电路所产生的开关控制信号的电压通常与待采样信号的电压有关。当用于一些待采样信号的电压范围较大的场合时，时钟电压提升电路会由于控制信号电压过高导致一些可靠性的问题。因此，需要一种时钟电压提升电路将开关控制信号的电压提升幅度限制在一个安全的范围内，以防止可能出现的可靠性问题。
发明内容
针对现有技术的不足，本发明提供一种时钟电压提升电路，所述时钟电压提升电路包括：第一反相器、第二反相器、第三反相器、自举电容以及PMOS晶体管，其中，所述第一反相器的输入端连接第一时钟信号，所述第一反相器的输出端连接到所述第二反相器的输入端；所述第二反相器的输出端输出用于控制采样开关的第一控制信号，所述第一时钟信号经过三个反相器产生用于控制所述采样开关的第二控制信号；所述第三反相器的输入端连接第二时钟信号，所述第一时钟信号和所述第二时钟信号为一组两相不交叠的时钟信号；所述自举电容的一端连接到所述第三反相器的输出端，另一端连接到所述PMOS晶体管的漏端；以及所述PMOS晶体管的栅端连接到自身的漏端，源端连接到电源。
在本发明的一个实施例中，所述第二反相器包括一个PMOS晶体管和多个NMOS晶体管，所述多个NMOS晶体管为串联连接的倒比管。
在本发明的一个实施例中，所述倒比管的尺寸和/或个数根据所述时钟电压提升电路的工作频率进行设置。
在本发明的一个实施例中，所述第二反相器包括一个PMOS晶体管和三个NMOS晶体管。
在本发明的一个实施例中，所述倒比管的衬底接地。
在本发明的一个实施例中，所述第二反相器包括一个PMOS晶体管和一个NMOS晶体管。
在本发明的一个实施例中，所述第一反相器包括一个PMOS晶体管和一个NMOS晶体管。
在本发明的一个实施例中，所述第三反相器包括一个PMOS晶体管和一个NMOS晶体管。
在本发明的一个实施例中，所述采样开关为CMOS采样开关。
在本发明的一个实施例中，所述CMOS采样开关包括一个NMOS晶体管和一个PMOS晶体管以及一个负载电容，所述NMOS晶体管的栅端连接所述第一控制信号，所述PMOS晶体管的栅端连接所述第二控制信号，所述NMOS晶体管和所述PMOS晶体管的源端互连并连接用于采样的输入信号，所述NMOS晶体管和所述PMOS晶体管的漏端互连并连接到所述负载电容。
本发明所提供的时钟电压提升电路能够避免在电路节点中出现过高电压的可能，提高了电路的可靠性，实现结构简单、使用灵活，占用的版图面积也较小，且使用的器件均为CMOS工艺下的常规器件，避免了使用较高价格的工艺，也减少了掩膜数量，更加经济实用。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了现有的时钟电压提升电路的示例性电路示意图；
图2示出了现有的时钟电压提升电路的另一示例性电路示意图；
图3示出了根据本发明实施例的时钟电压提升电路的示例性电路示意图；
图4示出了本发明实施例的时钟电压提升电路的两相不交叠时钟信号示意图；以及
图5示出了本发明实施例的时钟电压提升电路可用于的CMOS采样开关电路示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1示出了现有的时钟电压提升电路的示例性电路示意图。如图1所示，VDD是电源电压，GND是地电位，SW1～SW5是5个开关，CLK1和CLK2是一组两相不交叠的时钟信号，Cb是自举电容，N1是一个NMOS晶体管，此处用来作为输入模拟信号VIN的采样开关，CL是负载电容。
当CLK1为高电平且CLK2为低电平时，开关SW1、SW2和SW5导通，此时电容Cb两端的电压为VDD，采样开关N1此时的状态是断开，不进行采样工作。随后CLK1变为低电平，此时CLK2还没有变为高电平，所有开关都处于关断状态，电容Cb两端的电压保持为VDD。当CLK1为低电平、CLK2变为高电平后，开关SW3和SW4导通，电容Cb下极板的电位为VIN，根据电荷守恒原理，上极板的电压变为VDD+VIN，也即此时采样开关的控制电压为VDD+VIN，开始采样工作，采样输出电压VOUT＝VIN。由于N1的控制信号电压VDD+VIN大于通常的高电平VDD，所以N1的导通电阻会很小，使得VOUT信号建立的速度更快且失真更小。
然而，当该电路用于一些VIN的电压范围较大的场合时会由于控制信号VDD+VIN过高导致一些可靠性的问题。例如，当VDD较高，且VIN的范围较大时，可能会导致采样开关上的控制电压过高导致采样开关有被击穿的危险，使得电路的可靠性降低。比如N1为用于3V电压场合的NMOS器件时，其栅源击穿电压一般在6V～7V之间，当VDD电压波动范围为2.4V～3.6V且VIN的范围为0～VDD时，该结构中N1栅端的电压最高可以达到7.2V，可能会导致N1被击穿从而失效。
图2示出了现有的时钟电压提升电路的另一示例性电路示意图。如图2所示，CLK1和CLK2是一组两相不交叠的时钟信号，电容C是自举电容。T1、T2、T3为三个NPN型的晶体管。I5、I6和I7是反相器。该时钟电压提升电路所产生的信号H1和信号N1是一对互补的时钟信号，用来控制采样开关。
当CLK1为低电平且CLK2为高电平时，H1输出为低电平，N1输出为高电平，此时采样开关不工作，T1为正偏而T2为反偏，电容C右端电压为0，左端电压为VDD-Vbe，Vbe为T1的正偏导通电压，一般为0.7V左右。当CLK2变为低电平后，电容C右端电压变为VDD，根据电荷守恒原理，此时电容C左端电压升高为2VDD-Vbe，此时由于电容C左端电压已经高于VDD电压，故T2正偏而T1反偏，电容C左端的电荷开始通过T2泄放，最终稳定在VDD+Vbe上。然后当CLK1变为高电平时，H1输出的电压即为VDD+Vbe。H1作为开关的控制信号可以明显减小开关的导通电阻且H1的电平也不会过高从而导致开关被击穿。
该电路的主要缺点就是需要用到NPN型的晶体管，而现在比较普遍常见的各种CMOS工艺上是没有NPN晶体管器件可用的，NPN型晶体管和CMOS晶体管并存的工艺一般为BiCMOS工艺，使用该工艺成本很高，应用范围不广，性价比较低。
此外，如图1和图2所示的上述两种电路均不能工作在很低的频率下，因为电容上的电荷会泄露光导致电压提升功能失效。
为了克服上述问题，本发明提供了一种时钟电压提升电路，所述时钟电压提升电路包括第一反相器、第二反相器、第三反相器、自举电容以及PMOS晶体管，其中，所述第一反相器的输入端连接第一时钟信号，所述第一反相器的输出端连接到所述第二反相器的输入端；所述第二反相器的输出端输出用于控制采样开关的第一控制信号，所述第一时钟信号经过三个反相器产生用于控制所述采样开关的第二控制信号；所述第三反相器的输入端连接第二时钟信号，所述第一时钟信号和所述第二时钟信号为一组两相不交叠的时钟信号；所述自举电容的一端连接到所述第三反相器的输出端，另一端连接到所述PMOS晶体管的漏端；以及所述PMOS晶体管的栅端连接到自身的漏端，源端连接到电源。
其中，第一反相器、第二反相器、第三反相器均可以包括一个PMOS晶体管和一个NMOS晶体管。在一个示例中，第二反相器可以包括一个PMOS晶体管和多个NMOS晶体管，其中，所述多个NMOS晶体管为串联连接的倒比管。
根据本发明实施例的时钟电压提升电路能够避免在电路节点中出现过高电压的可能，提高了电路的可靠性，实现结构简单、使用灵活，占用的版图面积也较小，且使用的器件均为CMOS工艺下的常规器件，避免了使用较高价格的工艺，也减少了掩膜(mask)数量，更加经济实用。
下面参考图3描述根据本发明实施例的时钟电压提升电路。如图3所示，本发明实施例的时钟电压提升电路包括第一反相器、第二反相器、第三反相器、自举电容C1以及PMOS晶体管M5。其中，第一反相器包括PMOS晶体管M3和NMOS晶体管M4，第二反相器包括PMOS晶体管M1和NMOS晶体管M2、M21和M22，M2、M21的衬底接地(GND)，第三反相器包括PMOS晶体管M6和NMOS晶体管M7。
第一反相器的输入端连接第一时钟信号CLK1，第一反相器的输出端连接到第二反相器的输入端；第二反相器的输出端输出用于控制采样开关(例如如图5所示的CMOS采样开关)的第一控制信号H1，第一时钟信号CLK1经过三个反相器I5、I6和I7后产生用于控制该采样开关的第二控制信号N1；第三反相器的输入端连接第二时钟信号CLK2，其中第一时钟信号CLK1和第二时钟信号CLK2为一组两相不交叠的时钟信号(如图4所示)；自举电容C1的一端连接到第三反相器的输出端，另一端连接到PMOS晶体管M5的漏端；PMOS晶体管M5的栅端连接到自身的漏端，源端连接到电源VDD。
在根据本发明实施例的如图3所示的时钟电压提升电路中，当CLK2为高电平、CLK1为低电平时，充电电流从M5的沟道流将M5的漏端A点的电压充到VDD-Vth；当CLK2和CLK1均为低电平的时候，A点的电压先是瞬间被抬高到2*VDD-Vth，但是由于A点的电压已经高于VDD+Vpn，故此时M5漏端和衬底端的PN结正向导通，电流通过该PN结流向VDD，并很快将A点的电压拉低到VDD+Vpn；当CLK1变为高电平后，H1端口就能输出一个VDD+Vpn的电压，从而完成了控制电压电平提升的功能。其中，Vth为M5的导通阈值电压，一般为0.5V～1V不等，Vpn和图2中T1的Vbe电压是一类性质的电压，都是PN结的正向导通电压，大约为0.7V左右。
此外，在图4中，将第二反相器示出为包括一个PMOS晶体管和三个NMOS晶体管，即PMOS晶体管M1、NMOS晶体管M2、M21和M22。其中，M2、M21和M22三个晶体管为倒比管，特点是沟道长度很长而宽度很短，这样三个倒比管串联后可以大大降低当CLK1为高电平时这三个晶体管沟道里的漏电流，大大减缓了C1上A点电荷的泄露，从而使得该时钟电压提升电路可以工作在很低的时钟频率下。
虽然在图4中将第二反相器示出为包括一个PMOS晶体管和三个NMOS晶体管，但其仅是示例性的，该第二反相器可以包括一个PMOS晶体管和多个NMOS晶体管，该多个NMOS晶体管为串联连接的倒比管，其中倒比管的尺寸和/或个数可以根据该时钟电压提升电路的工作频率进行设置，也能够根据时钟电压提升电路的工作频率进行适当的调整优化。
在其他的示例中，第二反相器也可以与第一反相器和第三反相器一样，仅包括一个PMOS晶体管和一个NMOS晶体管。
基于上面的描述，根据本发明实施例的时钟电压提升电路简化了电路结构，采用了常见的一个PMOS器件代替了两个CMOS工艺上所没有的NPN晶体管，PMOS器件通过沟道电流对电容充电并通过正向PN结对电容进行放电，起到了原先两个NPN型晶体管的作用。因此，根据本发明实施例的时钟电压提升电路中使用的器件均为普通CMOS工艺下的常用器件，没有使用特殊器件，所以成本更低，适用范围更广。此外，根据本发明实施例的时钟电压提升电路还可对电路结构进行优化，从而减少漏电流，使得根据本发明实施例的时钟电压提升电路可以在很低的时钟频率下工作。
图5示出了本发明实施例的时钟电压提升电路可用于的CMOS采样开关电路示意图。如图5所示，该CMOS采样开关包括一个NMOS晶体管M0和一个PMOS晶体管M1以及一个负载电容CL。其中，NMOS晶体管M0的栅端连接第一控制信号H1，PMOS晶体管M1的栅端连接第二控制信号N1，NMOS晶体管M0和PMOS晶体管M1的源端互连并连接用于采样的输入信号VIN，NMOS晶体管M0和PMOS晶体管M1的漏端互连并连接到负载电容CL，负载电容的另一端接地。基于第一控制信号H1和第二控制信号N1，该CMOS采样开关对输入信号VIN进行采样，输出采样结果VOUT。
图5仅示例性地示出根据本发明实施例的时钟电压提升电路可用于的开关，根据本发明实施例的时钟电压提升电路还可用于其他的开关。此外，根据本发明实施例的时钟电压提升电路还可用于其他合适的场合。
总地来说，根据本发明实施例的时钟电压提升电路结构简单、使用灵活，避免在电路节点中出现过高电压的可能，提高了电路的可靠性。此外，根据本发明实施例的时钟电压提升电路占用的版图面积也较小，且使用的器件均为CMOS工艺下的常规器件，避免了使用较高价格的工艺，也减少了掩膜数量，更加经济实用。此外，根据本发明实施例的时钟电压提升电路通过优化结构可使得该电路能够工作在很低的时钟频率下。
尽管已经参考附图描述了上述示例实施例，但应理解上述示例实施例仅仅是示例性的，并且不意图将本发明的范围限制于此。本领域普通技术人员可以在其中进行各种改变和修改，而不偏离本发明的范围和精神。所有这些改变和修改意在被包括在所附权利要求所要求的本发明的范围之内。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
类似地，应当理解，为了精简本发明并帮助理解各个发明方面中的一个或多个，在对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该本发明的方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如相应的权利要求书所反映的那样，其发明点在于可以用少于某个公开的单个实施例的所有特征的特征来解决相应的技术问题。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。
本领域的技术人员可以理解，除了特征之间相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。
此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
以上所述，仅为本发明的具体实施方式或对具体实施方式的说明，本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种时钟电压提升电路，其特征在于，所述时钟电压提升电路包括第一反相器、第二反相器、第三反相器、自举电容以及PMOS晶体管，其中，
所述第一反相器的输入端连接第一时钟信号，所述第一反相器的输出端连接到所述第二反相器的输入端；
所述第二反相器的输出端输出用于控制采样开关的第一控制信号，所述第一时钟信号经过三个反相器产生用于控制所述采样开关的第二控制信号；
所述第三反相器的输入端连接第二时钟信号，所述第一时钟信号和所述第二时钟信号为一组两相不交叠的时钟信号；
所述自举电容的一端连接到所述第三反相器的输出端，另一端连接到所述PMOS晶体管的漏端；以及
所述PMOS晶体管的栅端连接到自身的漏端，源端连接到电源，所述PMOS晶体管的漏端还连接到所述第二反相器的电源端。
2.根据权利要求1所述的时钟电压提升电路，其特征在于，所述第二反相器包括一个PMOS晶体管和多个NMOS晶体管，所述多个NMOS晶体管为串联连接的倒比管。
3.根据权利要求2所述的时钟电压提升电路，其特征在于，所述倒比管的尺寸和/或个数根据所述时钟电压提升电路的工作频率进行设置。
4.根据权利要求2所述的时钟电压提升电路，其特征在于，所述第二反相器包括一个PMOS晶体管和三个NMOS晶体管。
5.根据权利要求4所述的时钟电压提升电路，其特征在于，所述倒比管的衬底接地。
6.根据权利要求1所述的时钟电压提升电路，其特征在于，所述第二反相器包括一个PMOS晶体管和一个NMOS晶体管。
7.根据权利要求1-6中的任一项所述的时钟电压提升电路，其特征在于，所述第一反相器包括一个PMOS晶体管和一个NMOS晶体管。
8.根据权利要求1-6中的任一项所述的时钟电压提升电路，其特征在于，所述第三反相器包括一个PMOS晶体管和一个NMOS晶体管。
9.根据权利要求1-6中的任一项所述的时钟电压提升电路，其特征在于，所述采样开关为CMOS采样开关。
10.根据权利要求9所述的时钟电压提升电路，其特征在于，所述CMOS采样开关包括一个NMOS晶体管和一个PMOS晶体管以及一个负载电容，所述NMOS晶体管的栅端连接所述第一控制信号，所述PMOS晶体管的栅端连接所述第二控制信号，所述NMOS晶体管和所述PMOS晶体管的源端互连并连接用于采样的输入信号，所述NMOS晶体管和所述PMOS晶体管的漏端互连并连接到所述负载电容。
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