CN104113316A - 一种cmos栅压自举开关电路 - Google Patents

Abstract

本发明提供了一种CMOS栅压自举开关电路，所述CMOS栅压自举开关电路包括：电荷泵(1)、与所述电荷泵(1)连接的自举电路(2)、与所述自举电路(2)连接的复位电路(3)；其中，所述电荷泵(1)用于补偿所述自举电路(2)的阈值电压的变化，所述复位电路(3)用于对所述自举电路(2)进行复位。本发明实施例的CMOS栅压自举开关电路，引入自举补偿电容，实现开关导通电阻体效应的一阶补偿，从而具有很高的线性度，提高了采样开关电路的精度。

Description

一种CMOS栅压自举开关电路

技术领域

本发明涉及集成电路技术领域，特别涉及一种CMOS栅压自举开关电路。

背景技术

随着半导体技术的迅速发展，高度高精度模数转换器已广泛应用于在数据通信、军事雷达等领域中。MOS开关广泛应用在数字及模拟电路中，尤其在高速高精度模数转换器中，由于MOS开关的导通非线性引起采样信号失真，导致模数转换器采样精度下降，所以在高精度采样应用中，需要采用自举开关技术来实现高精度的采样。

如图1所示，为传统自举开关的模型。CLKh与CLKs为两相不交叠时钟，当CLKh＝1，CLKs＝0时，自举开关在保持模式，将C0两端充电至VDD与GND，同时将开关M1栅端接地，关断开关；当CLKh＝0，CLKs＝1时，自举开关在采样模式，将C0上端接入开关栅极，下端接入Vin，使得C0上端电压变为(Vin+VDD)，即开关M1接入栅电压(VDD+Vin)，在采样阶段，MOS采样开关的导通电阻表达式为：

$R_{\mathrm{on}}=\frac{1}{\mathrm{\μ}{C}_{\mathrm{ox}}(W/L)(V_g-V_{\mathrm{in}}-V_{\mathrm{th}})}---\left(1\right)$

其中，μ是电子或者空穴迁移率，C_ox是栅氧化层电容，Vth是阈值电压，W/L是MOS管宽长比。式(1)表明采样阶段开关导通电阻随输入信号Vin的变化而变化，通过自举技术实现式中栅源电压VGS随输入Vin变化的补偿。传统自举开关优势是结构简单，改善了开关栅源电压VGS变化引起的非线性失真，但是其忽视了由体效应引起Vth的变化带来的线性失真。

发明内容

本发明的目的是提供一种高速、高线性的CMOS栅压自举开关电路，引入自举补偿电容，实现开关导通电阻体效应的一阶补偿，提高采样开关电路的精度。

为了达到上述目的，本发明提供了一种CMOS栅压自举开关电路，包括：电荷泵1、与所述电荷泵1连接的自举电路2、与所述自举电路2连接的复位电路3；其中，所述电荷泵用于补偿所述自举电路的阈值电压的变化，所述复位电路用于对所述自举电路进行复位。

其中，所述电荷泵1包括：第一电容C0、第二电容C1、第三电容C3、第四NMOS晶体管M4、第五NMOS晶体管M5、第六NMOS晶体管M6，及由第十一NMOS晶体管M11、第十二PMOS晶体管M12组成的传输门；

第十一NMOS晶体管M11、第十二PMOS晶体管M12的源极和漏极相互连接，且第十一NMOS晶体管M11和第十二PMOS晶体管M12的源极接输入电压Vin-，第十一NMOS晶体管M11的栅极接时钟信号CLKH，第十二PMOS晶体管M12的栅极接时钟信号CLKH-，所述CLKH-信号为CLKH信号的反相信号；

所述第四NMOS晶体管M4的栅极接所述时钟信号CLKH，源极接地，漏极接所述电容C1的第一端；

所述第五NMOS晶体管M5的栅极和漏极接电源电压AVDD，源极接所述电容C2的第一端，其中所述电容C2的第二端接所述时钟信号CLKH；

所述第六NMOS晶体管M6的栅极接所述电容C2的第一端，漏极接所述电源电压AVDD，源极接电容C0的第一端、同时也接C1的第二端。

其中，所述自举电路2包括：第一NMOS晶体管M1、第三PMOS晶体管M3、第七NMOS晶体管M7、第八PMOS晶体管M8、第九NMOS晶体管M9、自举开关M10及第十三NMOS晶体管M13；

所述自举开关M10的源极接输入电压Vin+，漏极接输出电压Vout，栅极与所述第七NMOS晶体管M7的栅极连接；

所述第一NMOS晶体管M1的栅极与自举开关M10的栅极相连，所述第一NMOS晶体管M1的漏极与自举开关M10的源极相连；

所述第三PMOS晶体管M3的衬底与漏极相连，源极接第六NMOS晶体管M6的源极，漏极接自举开关M10的栅极，栅极分别接第八PMOS晶体管M8和第九NMOS晶体管M9的漏极；

所述第八PMOS晶体管M8和第九NMOS晶体管M9的栅极接时钟信号CLKS，所述第八PMOS晶体管M8的源极接所述电源电压AVDD，所述第九NMOS晶体管M9的源极接所述第七NMOS晶体管M7的源极；

所述第七NMOS晶体管M7的栅极、源极对应接所述第一NMOS晶体管(M1)的栅极、源极，漏极接第三PMOS晶体管M3的栅极；

第十三NMOS晶体管M13的漏极连电容C0的第二端，栅极接自举开关M10的栅极，源极接第一NMOS晶体管M1的源极。

其中，所述复位电路3包括：第二NMOS晶体管M2、第十四NMOS晶体管M14；

所述第二NMOS晶体管M2的栅极接所述电源电压AVDD，漏极接自举开关M10的栅极，源极接所述第十四NMOS晶体管M14的漏极，其中所述第十四NMOS晶体管M14的栅极接第三PMOS晶体管M3的栅极，源极接地。

其中，第一NMOS晶体管M1、第二NMOS晶体管M2、第三PMOS晶体管M3、第四NMOS晶体管M4、第五NMOS晶体管M5、第六NMOS晶体管M6、第七NMOS晶体管M7、第八PMOS晶体管M8、第九NMOS晶体管M9、自举开关M10、第十一NMOS晶体管M11、第十二PMOS晶体管M12、第十三NMOS晶体管M13、第十四NMOS晶体管M14的衬底均接地。

本发明的上述技术方案的有益效果如下：

上述方案中，CMOS栅压自举开关电路由电荷泵、自举电路、复位电路组成；所述电荷泵用于补偿所述自举电路的阈值电压的变化，所述复位电路用于对所述自举电路进行复位，实现开关导通电阻体效应的一阶补偿，从而提高线性度，且提高采样开关电路的精度。

附图说明

图1表示现有栅压自举开关电路模型图；

图2表示本发明实施例CMOS栅压自举开关电路图；

图3表示本发明实施例CMOS栅压自举开关输入时域波形图；

图4表示本发明实施例CMOS栅压自举开关输出频谱分析图。

附图标记说明：

1-电荷泵；2-自举电路；3-复位电路。

具体实施方式

为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

本发明针对自举开关电路中线性失真的问题，提供了一种CMOS栅压自举开关电路。

如图2所示，本发明实施例提供了一种CMOS栅压自举开关电路，包括：电荷泵1、与所述电荷泵1连接的自举电路2、与所述自举电路2连接的复位电路3；其中，

本实施例中，所述电荷泵用于补偿所述自举电路的阈值电压的变化，所述复位电路用于对所述自举电路进行复位。

具体地，所述电荷泵1包括：第一电容C0、第二电容C1、第三电容C3、第四NMOS晶体管M4、第五NMOS晶体管M5、第六NMOS晶体管M6，及由第十一NMOS晶体管M11、第十二PMOS晶体管M12组成的传输门；

所述自举电路2包括：第一NMOS晶体管M1、第三PMOS晶体管M3、第七NMOS晶体管M7、第八PMOS晶体管M8、第九NMOS晶体管M9、自举开关M10及第十三NMOS晶体管M13；

所述复位电路3包括：第二NMOS晶体管M2、第十四NMOS晶体管M14；

进一步地，自举开关M10，其耦联在输入节点Vin+和输出节点Vout之间，栅极接于VB节点；

第一NMOS晶体管M1，其栅极和漏极分别对应与自举开关M10栅极和源极相连。

第二NMOS晶体管M2，其栅极接于电源电压AVDD，漏极接于VB节点。

第三PMOS晶体管M3，其衬底与漏极相连，源极连接节点K，漏极连接节点VB，栅极与第八PMOS晶体管M8、第九NMOS晶体管M9的漏极相连。

第四NMOS晶体管M4，其栅极与时钟控制信号CLKh相连，源极接地，漏极接到电容C1的下极板。

第五NMOS晶体管M5，其漏极和栅极接到电源电压AVDD，源极接到电容C2的上极板。

第六NMOS晶体管M6，其栅极接电容C2的上极板，漏极接AVDD，源极接到节点K。

第七NMOS晶体管M7，其栅极接节点VB，漏极接第三PMOS晶体管M3的栅极，源极接第一NMOS晶体管M1的源极。

第八PMOS晶体管M8，其栅极接时钟控制型号CLKs，源极接到AVDD，其中，输入信号CLKs和CLKh为两相非交叠时钟。

第九NMOS晶体管M9，其栅极接时钟控制型号CLKs，源极与第七NMOS晶体管M7源极相连。

第十一NMOS晶体管M11和第十二PMOS晶体管M12组成一个传输门，源极、漏极对应相互连接，栅极分别接CLKh和CLKh-，其中CLKh-信号为CLKh信号的反相信号。

第十三NMOS晶体管M13，其漏极与电容C0下极板相连，栅极与第二NMOS晶体管M2漏极相连，源极接于第一NMOS晶体管M1的源极。

第十四NMOS晶体管M14，其栅极接与第三PMOS晶体管M3的栅极相连，源极接地，漏极接第二NMOS晶体管M2的源极。

其中，第一NMOS晶体管M1、第二NMOS晶体管M2、第三PMOS晶体管M3、第四NMOS晶体管M4、第五NMOS晶体管M5、第六NMOS晶体管M6、第七NMOS晶体管M7、第八PMOS晶体管M8、第九NMOS晶体管M9、自举开关M10、第十一NMOS晶体管M11、第十二PMOS晶体管M12、第十三NMOS晶体管M13、第十四NMOS晶体管M14的衬底均接地。

本发明实施例中，第十一NMOS晶体管M11和第十二PMOS晶体管M12组成一个传输门，能够提高信号传输的线性度；第三PMOS晶体管M3的衬底与漏极相连，可以进一步地消除体效应，应当指出的是，体效应为当外加电压超过一阈值时，它的电流随着电压的增大反而减小，出现负阻效应；通过电荷泵电容C0、C1的值来补偿自举开关M10阈值电压的变化，从而达到更好的线性度。

进一步地，本发明实施例再次结合图2阐述自举开关的工作原理如下：

当CLKh＝1；CLKs＝0时，自举开关M10为保持状态，第八PMOS晶体管M8导通，第三PMOS晶体管M3栅压拉至VDD，第三PMOS晶体管M3关断。VB由第二NMOS晶体管M2管拉至-VREF电位，使开关自举开关M10关断。VTH5为第五NMOS晶体管M5的阈值电压，电容C2由上个周期充电至VDD-VTH5；CLKH＝1时，第六NMOS晶体管M6栅压变为2VDD-VTH5，深度导通使得电容C1、C0上端充电至VDD，同时第十三NMOS晶体管M13关断，由第十一NMOS晶体管M11、第十二PMOS晶体管M12组成的传输门打开，电容C0下端导通，通入信号Vin-(其中Vin+与Vin-为基于共模电压VCM的差分输入信号)，电容C1下端电压为0。

此时电容C1、C0所带总电荷量为：

Q₁＝C₁(V_DD-0)+C₀[V_DD-(2V_CM-V_in)].         (2)

当CLKh＝0，CLKs＝1时，自举开关为采样状态，第九NMOS晶体管M9导通，第三PMOS晶体管M3栅压经第九NMOS晶体管M9拉至Vin，第十一NMOS晶体管M11、第十二PMOS晶体管M12组成的传输门关断，电容C1、C0下端经第一NMOS晶体管M1、第十三NMOS晶体管M13导通，电位变成Vin，将K点举至VK，高于Vin，使第三PMOS晶体管M3打开。第七NMOS晶体管M7为过流保护管，同时第二NMOS晶体管M2关断，考虑开关自举开关M10的寄生电容Cg，此时由C0、C1、Cg电容的总电荷量为：

Q₂＝(C₀+C₁+C_g)(V_B-V_in)         (3)

根据电荷守恒

Q₁＝Q₂           (4)

$V_B=(\frac{C_0+C_1}{C_0+C_1+C_g}{V}_{\mathrm{DD}}-\frac{{2C}_0}{C_0+C_1+C_g}{V}_{\mathrm{CM}}+\frac{C_0}{C_0+C_1+C_g}{V}_{\mathrm{in}})+V_{\mathrm{in}}---\left(5\right)$

自举开关晶体管M10的驱动电压为：

$\begin{array}{c}{V}_{\mathrm{OV},M10}=V_{\mathrm{GS}}-V_{\mathrm{th}}\≈\frac{C_0+C_1}{C_0+C_1+C_g}{V}_{\mathrm{DD}}-\frac{{2C}_0}{C_0+C_1+C_g}{V}_{\mathrm{CM}}-V_{\mathrm{TH}0}\\ +(\frac{C_0}{C_0+C_1+C_g}-\frac{1}{2}{\mathrm{\γ}}_{\mathrm{sub}}\frac{1}{\sqrt{2\left|{\mathrm{\Φ}}_f\right|}})V_{\mathrm{in}}\end{array}---\left(6\right)$

其中Cg是节点VB上的寄生电容，体效应参数γ_sub和衬底功函数Φ_f都是只与工艺有关的工艺参数，式(6)中与Vin有关的两项就是采样开关的非线性源。为了使自举开关晶体管M10的过驱动电压不随Vin的改变而改变，通过设置电荷泵C0和C1的值即可使式(6)中Vin的乘积相系数为0，从而实现对输入信号Vin的一阶补偿，大大减小导通电阻的非线性，提高开关采样的精度。

对本发明的自举开关电路进行仿真，采样频率200MHz，如图3所示输出信号和输出信号的时域波形，自举开关很好的完成了采样的功能；再对自举开关的输出做2048点FFT频谱分析得到输出频谱，如图4所示，可以看出改进的高线性度CMOS自举开关的无杂散动态范围SFDR为105.98dB，总谐波失真THD(Total Harmonic Distortion)为-101.084dB，有效位数16.2位，非常适用于高速高精度模数转换器中采样保持电路结构。

本发明的上述方案，CMOS栅压自举开关电路由电荷泵、自举电路、复位电路组成；电荷泵用于补偿自举电路的阈值电压的变化，复位电路用于对自举电路进行复位。基于对体效应引起的门限值Vth的变化，通过改善自举开关传输函数，实现一种输入与Vth一阶补偿来改变导通电阻线性度，从而提高线性度，且提高采样开关电路的精度。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (5)

1.一种CMOS栅压自举开关电路，其特征在于，包括：电荷泵(1)、与所述电荷泵(1)连接的自举电路(2)、与所述自举电路(2)连接的复位电路(3)；其中，所述电荷泵(1)用于补偿所述自举电路(2)的阈值电压的变化，所述复位电路(3)用于对所述自举电路(2)进行复位。

2.根据权利要求1所述的CMOS栅压自举开关电路，其特征在于，所述电荷泵(1)包括：第一电容(C0)、第二电容(C1)、第三电容(C3)、第四NMOS晶体管(M4)、第五NMOS晶体管(M5)、第六NMOS晶体管(M6)，及由第十一NMOS晶体管(M11)、第十二PMOS晶体管(M12)组成的传输门；其中，

第十一NMOS晶体管(M11)、第十二PMOS晶体管(M12)的源极和漏极相互连接，且第十一NMOS晶体管(M11)和第十二PMOS晶体管(M12)的源极接输入电压Vin-，第十一NMOS晶体管(M11)的栅极接时钟信号CLKH，第十二PMOS晶体管(M12)的栅极接时钟信号CLKH-，所述CLKH-信号为CLKH信号的反相信号；

所述第四NMOS晶体管(M4)的栅极接所述时钟信号CLKH，源极接地，漏极接所述电容C1的第一端；

所述第五NMOS晶体管(M5)的栅极和漏极接电源电压AVDD，源极接所述电容C2的第一端，其中所述电容C2的第二端接所述时钟信号CLKH；

所述第六NMOS晶体管(M6)的栅极接所述电容C2的第一端，漏极接所述电源电压AVDD，源极接电容C0的第一端、同时也接C1的第二端。

3.根据权利要求2所述的CMOS栅压自举开关电路，其特征在于，所述自举电路(2)包括：

第一NMOS晶体管(M1)、第三PMOS晶体管(M3)、第七NMOS晶体管(M7)、第八PMOS晶体管(M8)、第九NMOS晶体管(M9)、自举开关(M10)及第十三NMOS晶体管(M13)；其中，

所述自举开关(M10)的源极接输入电压Vin+，漏极接输出电压Vout，栅极与所述第七NMOS晶体管(M7)的栅极连接；

所述第一NMOS晶体管(M1)的栅极与自举开关(M10)的栅极相连，所述第一NMOS晶体管(M1)的漏极与自举开关(M10)的源极相连；

所述第三PMOS晶体管(M3)的衬底与漏极相连，源极接第六NMOS晶体管(M6)的源极，漏极接自举开关(M10)的栅极，栅极分别接第八PMOS晶体管(M8)和第九NMOS晶体管(M9)的漏极；

所述第八PMOS晶体管(M8)和第九NMOS晶体管(M9)的栅极接时钟信号CLKS，所述第八PMOS晶体管(M8)的源极接所述电源电压AVDD，所述第九NMOS晶体管(M9)的源极接所述第七NMOS晶体管(M7)的源极；

所述第七NMOS晶体管(M7)的栅极、源极对应接所述第一NMOS晶体管(M1)的栅极、源极，漏极接第三PMOS晶体管(M3)的栅极；

第十三NMOS晶体管(M13)的漏极连电容C0的第二端，栅极接自举开关(M10)的栅极，源极接第一NMOS晶体管(M1)的源极。

4.根据权利要求3所述的CMOS栅压自举开关电路，其特征在于，所述复位电路(3)包括：第二NMOS晶体管(M2)、第十四NMOS晶体管(M14)；其中，

所述第二NMOS晶体管(M2)的栅极接所述电源电压AVDD，漏极接自举开关(M10)的栅极，源极接所述第十四NMOS晶体管(M14)的漏极，其中所述第十四NMOS晶体管(M14)的栅极接第三PMOS晶体管(M3)的栅极，源极接地。

5.根据权利要求4所述的CMOS栅压自举开关电路，其特征在于，第一NMOS晶体管(M1)、第二NMOS晶体管(M2)、第三PMOS晶体管(M3)、第四NMOS晶体管(M4)、第五NMOS晶体管(M5)、第六NMOS晶体管(M6)、第七NMOS晶体管(M7)、第八PMOS晶体管(M8)、第九NMOS晶体管(M9)、自举开关(M10)、第十一NMOS晶体管(M11)、第十二PMOS晶体管(M12)、第十三NMOS晶体管(M13)、第十四NMOS晶体管(M14)的衬底均接地。