CN103346765A - 一种栅源跟随采样开关 - Google Patents

Abstract

本发明公开了一种栅源跟随采样开关，相对于传统的栅源跟随采样开关，增加了补偿采样开关体效应的辅助电路；所述辅助电路主要包括：一个比较器、一个反相器和若干晶体管。该辅助电路的目的在于能够在采样开关采样期间根据输入信号的大小识别采样开关管的源端和漏端，并使开关管的衬底与采样开关的“真实源端”连接，从而有效的抑制体效应引起的开关管阈值电压的波动，进而有力的提升了开关导通电阻的稳定性。本案的栅源跟随采样开关能有效地减小开关体效应的影响，在传统的栅源跟随采样开关的基础上进一步保证开关采样期间导通电阻的稳定性，提高采样开关的精度和线性度，特别适用于高速高精度采样的场合。

Description

一种栅源跟随采样开关

技术领域

本发明涉及一种应用于低电源电压的栅源跟随采样开关，可应用于应用开关电容电路实现的模数转换器和滤波器等电路，属于数模混合集成电路技术。

背景技术

开关电容电路中理想开关的导通电阻为零，截止电阻为无穷大。用MOS工艺实现的开关电阻的导通电阻不为零，截止电阻也不为无穷大。MOS开关的寄生电容会影响其高频特性，此外加在MOS开关栅极的时钟信号的变化会引入电荷注入和时钟馈通等非理想效应。MOS开关的上述非理想因素会严重影响开关的性能。

随着工艺尺寸的不断缩小，电源电压不断降低，然而MOS管的阈值电压却没有按比例缩小。MOS管只有在栅源电压的绝对值大于阈值电压的绝对值时才会导通。因此，在低电源电压下，如何得到一个导通电阻小和线性度高的MOS开关显得非常重要。

自举开关的出现很好的解决了上述MOS开关的导通电阻和线性度的问题。开关电容电路中对开关的要求较高时，一般会考虑自举开关。

发明内容

发明目的：为了克服现有技术中存在的不足，本发明提供一种改进的栅源跟随采样开关，通过加入辅助电路，降低体效应的影响，提高开关的线性度。

技术方案：为实现上述目的，本发明采用的技术方案为：

一种栅源跟随采样开关，通过增加辅助电路包括反向器、若干MOS管和比较器等，减小体效应的影响，减小保持误差，提高开关的线性度；具体包括栅压自举电路和辅助电路，所述栅压自举电路包括时钟倍乘电路和栅压导通开关：

所述时钟倍乘电路包括第一NMOS管MN1、第二NMOS管MN2、第一电容C1、第二电容C2和第一反相器INV1，所述第一NMOS管MN1和第二NMOS管MN2相同，所述第一电容C1和第二电容C2相同；所述第一NMOS管MN1的漏极和第二NMOS管MN2的漏极接电源VDD，第一NMOS管MN1的源极、第二NMOS管MN2的栅极和第一电容C1的上极板相接，第二NMOS管MN2的源极、第一NMOS管MN1的栅极和第二电容C2的上极板相接，时钟信号CLK接入第一电容C1的下极板，时钟信号CLK经第一反相器INV1后的反向时钟信号CLKN接入第二电容C2的下极板；

所述栅压导通开关包括第一PMOS管MP1、第二PMOS管MP2、第三电容C3、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9和第十NMOS管MN10；所述第一电容C1的上极板接入第三NMOS管MN3的栅极，第三NMOS管MN3的漏极、第一PMOS管MP1的源极和第六NMOS管MN6的栅极接电源VDD，第三NMOS管MN3的源极、第三电容C3的上极板、第二PMOS管MP2的源极和第二PMOS管MP2的衬底相接，第二PMOS管MP2的漏极、第六NMOS管MN6的漏极、第八NMOS管MN8的栅极、第五NMOS管MN5的栅极和第四NMOS管MN4的栅极相接，第六NMOS管MN6的源极和第七NMOS管MN7的漏极相接，第七NMOS管MN7的栅极接时钟信号CLK，第七NMOS管MN7的源极接地，第二PMOS管MP2的栅极、第四NMOS管MN4的漏极、第一PMOS管MP1的漏极、第十NMOS管MN10的漏极相接，第一PMOS管MP1的栅极、第十NMOS管MN10的栅极接反向时钟信号CLKN，第三电容C3的下极板、第九NMOS管MN9的漏极、第十NMOS管MN10的源极、第四NMOS管MN4的源极和第五NMOS管MN5的漏极相接，第九NMOS管MN9的栅极接时钟信号CLK，第九NMOS管MN9的源极接地，第五NMOS管MN5的源极和第八NMOS管MN8的源极接输入信号Vin，第八NMOS管MN8的漏极输出信号Vout；

所述辅助电路包括比较器、第二反相器INV2、第十一NMOS管MN11和第十二NMOS管MN12；所述比较器的同相输入端接输入信号Vin，比较器的反相输入端接入输出信号Vout，比较器的输出端、第二反相器INV2的输入端和第十二NMOS管MN12的栅极相接，第二反相器INV2的输出端接第十一NMOS管MN11的栅极，第十一NMOS管MN11的漏极接第八NMOS管MN8的源极，第十一NMOS管MN11的源极、第十二NMOS管MN12的漏极和第八NMOS管MN8的衬底相接，第十二NMOS管MN12的源极和第八NMOS管MN8的漏极相连。

在时钟倍乘电路中，第一NMOS管MN1和第二NMOS管MN2构成交叉耦合对管，第一电容C1的下极板和第二电容C2的下极板分别接入的是两相非交叠时钟信号，该两相非交叠时钟信号由时钟信号及其经反相器输出的反向时钟信号构成；第一电容C1的上极板为该时钟倍乘电路的输出端。第八NMOS管MN8作为栅压自举电路的采样开关。所述辅助电路能够补偿采样开关的体效应，能够在采样开关采样期间根据输入信号的大小识别采样开关管的源端和漏端，并使开关管的衬底与采样开关的“真实源端”连接，从而有效的抑制体效应引起的开关管阈值电压的波动，进而有力的提升了开关导通电阻的稳定性。

本案提供的栅源跟随采样开关能有效地减小开关体效应的影响，在传统的栅源跟随采样开关的基础上进一步保证开关采样期间导通电阻的稳定性，提高采样开关的精度和线性度，特别适用于高速高精度采样的场合。

有益效果：本发明提供的栅源跟随采样开关，在传统的栅压自举开关的基础上进一步减小了采样开关导通期间由于体效应可能引起的采样开关的导通电阻的波动，很好的保证了采样开关管导通电阻的稳定性；添加的辅助电路为简单的有源电路，基本不改变电路的面积和复杂度，实施起来简单方便，但对采样开关的线性度提升效果明显；本案尤其适用于输入信号的频率较高情况、和/或采样开关管的源端和漏端不断变化的场合。

附图说明

图1为传统的栅源跟随采样开关电路；

图2为本发明的栅源跟随采样开关电路；

图3为传统的栅源跟随采样开关的频谱；

图4为本发明的栅源跟随采样开关的频谱。

具体实施方式

下面结合附图对本发明作更进一步的说明。

如图1所示为传统的栅源跟随采样开关电路，图2为本案的栅源跟随采样开关电路，由图可以看出，差别在于本案增加了辅助电路部分。下面对两个电路具体加以说明。

传统的栅源跟随采样开关电路如图1所示，包括栅压自举电路，所述栅压自举电路包括时钟倍乘电路和栅压导通开关：

所述时钟倍乘电路包括第一NMOS管MN1、第二NMOS管MN2、第一电容C1、第二电容C2和第一反相器INV1，所述第一NMOS管MN1和第二NMOS管MN2相同，所述第一电容C1和第二电容C2相同；所述第一NMOS管MN1的漏极和第二NMOS管MN2的漏极接电源VDD，第一NMOS管MN1的源极、第二NMOS管MN2的栅极和第一电容C1的上极板相接，第二NMOS管MN2的源极、第一NMOS管MN1的栅极和第二电容C2的上极板相接，时钟信号CLK接入第一电容C1的下极板，时钟信号CLK经第一反相器INV1后的反向时钟信号CLKN接入第二电容C2的下极板；

所述栅压导通开关包括第一PMOS管MP1、第二PMOS管MP2、第三电容C3、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9和第十NMOS管MN10；所述第一电容C1的上极板接入第三NMOS管MN3的栅极，第三NMOS管MN3的漏极、第一PMOS管MP1的源极和第六NMOS管MN6的栅极接电源VDD，第三NMOS管MN3的源极、第三电容C3的上极板、第二PMOS管MP2的源极和第二PMOS管MP2的衬底相接，第二PMOS管MP2的漏极、第六NMOS管MN6的漏极、第八NMOS管MN8的栅极、第五NMOS管MN5的栅极和第四NMOS管MN4的栅极相接，第六NMOS管MN6的源极和第七NMOS管MN7的漏极相接，第七NMOS管MN7的栅极接时钟信号CLK，第七NMOS管MN7的源极接地，第二PMOS管MP2的栅极、第四NMOS管MN4的漏极、第一PMOS管MP1的漏极、第十NMOS管MN10的漏极相接，第一PMOS管MP1的栅极、第十NMOS管MN10的栅极接反向时钟信号CLKN，第三电容C3的下极板、第九NMOS管MN9的漏极、第十NMOS管MN10的源极、第四NMOS管MN4的源极和第五NMOS管MN5的漏极相接，第九NMOS管MN9的栅极接时钟信号CLK，第九NMOS管MN9的源极接地，第五NMOS管MN5的源极和第八NMOS管MN8的源极接输入信号Vin，第八NMOS管MN8的漏极输出信号Vout。

该电路中，时钟信号CLK和反向时钟信号CLKN是两相非交叠时钟信号，第八NMOS管MN8为采样开关。时钟倍乘电路在保持相时，CLKN为低电平，CLK为高电平，第八NMOS管MN8的栅电压通过第六NMOS管MN6和第七NMOS管MN7放电，采样开关管第八NMOS管MN8断开。与此同时，第三NMOS管MN3和第九NMOS管MN9导通，实现电容C3的充电。采样相时，CLKN为高电平，CLK为低电平，MN10导通使得MP2导通，存储在电容C3上的电压加到第五NMOS管MN5和第八NMOS管MN8的栅极，确保第八NMOS管MN8的栅源电压近似保持不变，即栅源电压与输入信号无关。但实际上由于MOS管存在的体效应会影响采样的精度和线性度。

图2为本发明的栅源跟随采样开关电路，与图1相比，增加了辅助电路，主要包括比较器、第二反相器INV2、第十一NMOS管MN11和第十二NMOS管MN12；所述比较器的同相输入端接输入信号Vin，比较器的反相输入端接输出信号Vout，比较器的输出端、第二反相器INV2的输入端和第十二NMOS管MN12的栅极相接，第二反相器INV2的输出端接第十一NMOS管MN11的栅极，第十一NMOS管MN11的漏极接第八NMOS管MN8的源极，第十一NMOS管MN11的源极、第十二NMOS管MN12的漏极和第八NMOS管MN8的衬底相接，第十二NMOS管MN12的源极和第八NMOS管MN8的漏极相连。比较器通过比较输入信号和输出信号的大小产生控制信号从而控制第十一NMOS管MN11和第十二NMOS管MN12的关断，确保第八NMOS管MN8的衬底与“真实的源端”相连，能够有效抵消MOS管体效应的影响，提高开关的精度和线性度。

图3为传统的栅源跟随采样开关的频谱。采样时钟为100MHz，输入共模0.9V，满幅(FS)信号1.6V（Vpp=0.8V），摆幅-1dBFS频率10.05859375MHz的正弦信号，做1024点的DFT，无杂散动态范围为99.3dB。

图4为本案的栅源跟随采样开关的频谱。采样时钟为100MHz，输入共模0.9V，满幅(FS)信号1.6V（Vpp=0.8V），摆幅-1dBFS频率10.05859375MHz的正弦信号，做1024点的DFT，无杂散动态范围为110.6dB。

以上对比可得，本案的栅源跟随采样开关能显著提高开关的性能本案的栅源跟随采样开关可以通过现有的CMOS工艺实现。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (1)

1.一种栅源跟随采样开关，其特征在于：包括栅压自举电路和辅助电路，所述栅压自举电路包括时钟倍乘电路和栅压导通开关：

所述时钟倍乘电路包括第一NMOS管MN1、第二NMOS管MN2、第一电容C1、第二电容C2和第一反相器INV1，所述第一NMOS管MN1和第二NMOS管MN2相同，所述第一电容C1和第二电容C2相同；所述第一NMOS管MN1的漏极和第二NMOS管MN2的漏极接电源VDD，第一NMOS管MN1的源极、第二NMOS管MN2的栅极和第一电容C1的上极板相接，第二NMOS管MN2的源极、第一NMOS管MN1的栅极和第二电容C2的上极板相接，时钟信号CLK接入第一电容C1的下极板，时钟信号CLK经第一反相器INV1后的反向时钟信号CLKN接入第二电容C2的下极板；

所述栅压导通开关包括第一PMOS管MP1、第二PMOS管MP2、第三电容C3、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9和第十NMOS管MN10；所述第一电容C1的上极板接入第三NMOS管MN3的栅极，第三NMOS管MN3的漏极、第一PMOS管MP1的源极和第六NMOS管MN6的栅极接电源VDD，第三NMOS管MN3的源极、第三电容C3的上极板、第二PMOS管MP2的源极和第二PMOS管MP2的衬底相接，第二PMOS管MP2的漏极、第六NMOS管MN6的漏极、第八NMOS管MN8的栅极、第五NMOS管MN5的栅极和第四NMOS管MN4的栅极相接，第六NMOS管MN6的源极和第七NMOS管MN7的漏极相接，第七NMOS管MN7的栅极接时钟信号CLK，第七NMOS管MN7的源极接地，第二PMOS管MP2的栅极、第四NMOS管MN4的漏极、第一PMOS管MP1的漏极、第十NMOS管MN10的漏极相接，第一PMOS管MP1的栅极、第十NMOS管MN10的栅极接反向时钟信号CLKN，第三电容C3的下极板、第九NMOS管MN9的漏极、第十NMOS管MN10的源极、第四NMOS管MN4的源极和第五NMOS管MN5的漏极相接，第九NMOS管MN9的栅极接时钟信号CLK，第九NMOS管MN9的源极接地，第五NMOS管MN5的源极和第八NMOS管MN8的源极接输入信号Vin，第八NMOS管MN8的漏极输出信号Vout；

所述辅助电路包括比较器、第二反相器INV2、第十一NMOS管MN11和第十二NMOS管MN12；所述比较器的同相输入端接输入信号Vin，比较器的反相输入端接入输出信号Vout，比较器的输出端、第二反相器INV2的输入端和第十二NMOS管MN12的栅极相接，第二反相器INV2的输出端接第十一NMOS管MN11的栅极，第十一NMOS管MN11的漏极接第八NMOS管MN8的源极，第十一NMOS管MN11的源极、第十二NMOS管MN12的漏极和第八NMOS管MN8的衬底相接，第十二NMOS管MN12的源极和第八NMOS管MN8的漏极相连。

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