CN101546998B - 一种高精度栅源跟随采样开关 - Google Patents

Abstract

一种高精度栅源跟随采样开关电路涉及利用栅源跟随技术的采样开关，特别是用于采样保持电路的一种高精度栅源跟随采样开关设计方法及其开关电路：通过增加驱动电路，避免了SHA的运放直接驱动栅压导通开关电路中的电容，从而通过提高存储电压电容容值，就可以提高采样开关的栅端和源端的电压，减小MOS开关的导通电阻，可有效降低采样开关管栅极的寄生电容，从而提高采样开关管的栅源提升电压。

Description

一种高精度栅源跟随采样开关

技术领域

本发明涉及利用栅源跟随技术的采样开关，特别是用于采样保持电路的一种高精度栅源跟随采样开关设计方法及其开关电路，属于开关电容电路设计的技术领域。

背景技术

在采样保持电路中，采样开关(采用MOS管)的性能决定了信号的采样精度和输入带宽。MOS管开关导通时的导通电阻与其栅源电压有关，当输入信号变化时，栅源电压随之变化，导通电阻的不稳定会引起信号的非线性失真。为了克服MOS开关导通电阻的非线性，常常采用栅源跟随技术(Bootstrap)结构。但在图1常规栅源跟随技术开关中，当存储在电容C3上的电荷对G点充电时，有一部分电荷将分配到该路径的寄生电容上，降低了开关MN8的栅源提升电压。提高C3的容值，可以提高采样开关MN8的栅端和源端的电压，但是更大的C3也加大了采样保持器模拟输入的视在电容，减小了采样保持器的输入带宽。

发明内容

技术问题：本发明的目的在于解决上述现有技术中存在的问题，提出了一种高精度栅源跟随采样开关电路，可有效降低采样开关管栅极的寄生电容，从而提高采样开关管的栅源提升电压。

技术方案：为解决上述技术问题，本发明是通过以下技术方案实现的：通过增加驱动电路，避免了SHA的运放直接驱动栅压导通开关电路中的电容，从而通过提高存储电压电容容值，就可以提高采样开关的栅端和源端的电压，减小MOS开关的导通电阻。

本发明的高精度栅源跟随采样开关结构为：

a.第一NMOS管、第二NMOS管和第一电容、第二电容构成的时钟倍乘电路：两个相同的NMOS管组成的交叉耦合对管的漏极接电源电压，源极分别接第一电容、第二电容的上极板，第一电容、第二电容的下极板分别接两相非交叠时钟，第一电容的上极板接第一NMOS管的源端，第一电容的下极板接时钟信号的非交叠信号，第二电容的上极板接第二NMOS管的源端，第二电容的下极板接时钟信号；

b.第三NMOS管、第五NMOS管、第七NMOS管、第八NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第四PMOS管、第六PMOS管、第九PMOS管第三电容构成的栅压导通开关：第三NMOS管的栅极接时钟倍乘电路的输出信号，漏极接电源电压，源极接第三电容的上极板，第三电容的下极板接第十NMOS管的漏极，第十NMOS管的栅极接时钟信号的非交叠信号，源极接地；第三电容的上极板还接第九PMOS管的源极，栅极同时接第六PMOS管、第五NMOS管的源极和第四PMOS管的漏极，第九PMOS管的衬底与源极相连，第四PMOS管的栅极和第五NMOS管的栅极接时钟信号，第四PMOS管的源极接电源电压，第三电容的下极板同时接第五NMOS管的源极，第六PMOS管的漏极以及第十一NMOS管的漏极，第六PMOS管的栅极接时钟信号的非交叠信号，第九PMOS管的漏极与第十一NMOS管的栅极和第十二NMOS管的栅极相连，第十一NMOS管的源极和第十二NMOS管的源极接采样输入信号，第十二NMOS管的漏极接输出信号，第九PMOS管的漏极与第七NMOS管的漏极相连；第七NMOS管的栅极接电源电压，源极接第八NMOS管的漏极；第十二MOS管的栅极接时钟信号的非交叠信号，源极接地。

栅压导通开关电路中的第十一NMOS管用一个CMOS传输门替代，CMOS传输门输入端接驱动电路的输出，CMOS传输门输出端接栅压导通开关电路中第三电容的下极板；在栅压导通开关电路中增加第十三PMOS管，第十三PMOS管的栅极接时钟信号的非交叠信号，源极接电源电压，漏极接第八NMOS管的源极；

所述的驱动电路包括第十四NMOS管、第十五NMOS管、第十六NMOS管、第一电流源、第二电流源、第三电流源、第三传输门和第四电容；第一电流源上端接电源电压，下端接第十五NMOS管的漏极及第十四NMOS管的栅极和漏极，第十五NMOS管的栅极接时钟信号的非交叠信号，源极接第四电容的上极板和第十六NMOS管的栅极；第十四NMOS管的源极接第二电流源的上端及第三传输门的C端，第二电流源的下端接地，第三传输门的控制端接时钟信号和非交叠信号时钟信号，第三传输门的输入端为驱动电路的输入，同时接第四电容的下极极；第十六NMOS管的漏极接电源电压，源极为驱动电路输出同时接第三电流源的上端，第三电流源下端接地。

有益效果：采用驱动电路后，SHA的负载由驱动电路中较小的电容提供，避免了栅压导通开关电路中较大的电容。CMOS传输门替代栅压导通开关电路中的第四个NMOS管，降低了环路上的寄生电容，从而减少了分配到寄生电容上的电荷，有效地提高了采样开关管的栅源提升电压，减小MOS开关的导通电阻。

附图说明

图1是本发明的栅源跟随技术开关电路。

图2是常规驱动电路的仿真结果。

图3是本发明Bootstrap开关栅压仿真结果。

图4是本发明Bootstrap开关的输出频谱。

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细描述。

栅源跟随技术(Bootstrap)开关电路，包括时钟倍乘电路、栅压导通开关和栅源跟随采样开关三部分电路。a.第一NMOS管M1、第二NMOS管M2和第一电容C1、第二电容C2构成的时钟倍乘电路：两个相同的NMOS管组成的交叉耦合对管的漏极接电源电压，源极分别接第一电容C1、第二电容C2的上极板，第一电容C1、第二电容C2的下极板分别接两相非交叠时钟φ_1B，φ₁，第一电容C1的上极板接第一NMOS管M1的源端，第一电容C1的下极板接时钟信号的非交叠信号φ_1B，第二电容C2的上极板接第二NMOS管M2的源端，第二电容C2的下极板接时钟信号φ₁；

b.第三NMOS管M3、第五NMOS管M5、第七NMOS管M7、第八NMOS管M8、第十NMOS管M10、第十一NMOS管M11、第十二NMOS管M12、第四PMOS管M4、第六PMOS管M6、第九PMOS管M9第三电容C3构成的栅压导通开关：第三NMOS管M3的栅极接时钟倍乘电路的输出信号，漏极接电源电压，源极接第三电容C3的上极板，第三电容C3的下极板接第十NMOS管M10的漏极，第十NMOS管M10的栅极接时钟信号的非交叠信号φ_1B，源极接地；第三电容C3的上极板还接第九PMOS管M9的源极，栅极同时接第六PMOS管M6、第五NMOS管M5的源极和第四PMOS管M4的漏极，第九PMOS管M9的衬底与源极相连，第四PMOS管M4的栅极和第五NMOS管M5的栅极接时钟信号φ₁，第四PMOS管M4的源极接电源电压，第三电容C3的下极板同时接第五NMOS管M5的源极，第六PMOS管M6的漏极以及第十一NMOS管M11的漏极，第六PMOS管M6的栅极接时钟信号的非交叠信号φ_1B，第九PMOS管M9的漏极与第十一NMOS管M11的栅极和第十二NMOS管M12的栅极相连，第十一NMOS管M11的源极和第十二NMOS管M12的源极接采样输入信号Vin，第十二NMOS管M12的漏极接输出信号Vout，第九PMOS管M9的漏极与第七NMOS管M7的漏极相连；第七NMOS管M7的栅极接电源电压，源极接第八NMOS管M8的漏极；第十二MOS管M12的栅极接时钟信号的非交叠信号φ_1B，源极接地。

其中，电压倍乘电路，在保持相时(φ₁为低电平)给第三电容C3充电至VDD。φ_1B这时第四PMOS管M₄管导通，第九PMOS管M₉管关断；同时第八NMOS管M₈管导通，采样管，第十二NMOS管M₁₂的栅极接地，采样管关断。在采样相时第十NMOS管M₁₀管关断，第十一NMOS管M₁₁管导通，同时第四PMOS管M₄管关断，第五NMOS管M₅、第六PMOS管M₆管导通。G点信号是电路提供的栅极跟随电压，因此第十一NMOS管M₁₁管有良好的线性。理论上，M₉管的栅极和源极的电压差为VDD，因此G点信号与输入信号Vin的电压差为VDD，这使采样管第十二MOS管M₁₂的栅源电压保持一个很大且恒定的值，保证了采样管的线性和较小的电阻。第七NMOS管M₇管的作用是保证电路的可靠性，防止第八NMOS管M₈管承受较大的电压。

栅压导通开关电路中的第十一NMOS管M11用一个CMOS传输门T2替代，CMOS传输门T2输入端接驱动电路DRI的输出Vbuff，CMOS传输门T2输出端B接栅压导通开关电路中第三电容C3的下极板；在栅压导通开关电路中增加第十三PMOS管M13，第十三PMOS管M13的栅极接时钟信号的非交叠信号φ_1B，源极接电源电压，漏极接第八NMOS管M8的源极；

所述的驱动电路DRI包括第十四NMOS管M14、第十五NMOS管M15、第十六NMOS管M16、第一电流源I1、第二电流源I2、第三电流源I3、第三传输门T3和第四电容C4；第一电流源I1上端接电源电压，下端接第十五NMOS管M15的漏极及第十四NMOS管M14的栅极和漏极，第十五NMOS管M15的栅极接时钟信号的非交叠信号φ_1B，源极接第四电容C4的上极板和第十六NMOS管M16的栅极；第十四NMOS管M14的源极接第二电流源I2的上端及第三传输门T3的C端，第二电流源I2的下端接地，第三传输门T3的控制端接时钟信号和非交叠信号时钟信号，第三传输门T3的输入端为驱动电路的输入Vin，同时接第四电容C4的下极板；第十六NMOS管M16的漏极接电源电压，源极为驱动电路输出Vbuff同时接第三电流源I3的上端，第三电流源I3的下端接地。

实际电路中G点有较大的寄生电容，G点提供的栅源提升电压会有所损失，为了减小这种损失，可以提高第三电容C₃的电容值。为了避免由SHA的运放直接驱动第三电容C₃电容，本设计中采用如图1中含驱动的Bootstrap电路，相应的Bootstrap电路也作了改动。

驱动电路中，第十六NMOS管M₁₆的宽长比为第十四NMOS管M₁₄的8倍，并且电流镜为相应的支路提供的电流比例为8∶1，因此保证第十六NMOS管M₁₆和第十四NMOS管M₁₄的栅源电压相等。在保持相时，驱动电路中第十五NMOS管M₁₅管和CMOS互补管T₃导通，第四电容C₄上的电压为第十四NMOS管M₁₄的栅源电压。在采样相时，第十五NMOS管M₁₅管和CMOS互补管T₃断开，第四电容C₄保持第十四NMOS管M₁₄的栅源电压V_GS，由于第十六NMOS管M₁₆的栅源电压与第十四NMOS管M₁₄相等，因此驱动的输出电压V_buff等于V_in，且可以提供较大的驱动电流。

Bootstrap电路也作了改动：受栅极跟随电压控制的第十一NMOS管M₁₁管改为CMOS互补管T₂，保留第六PMOS管M6、第五NMOS管M5组成的CMOS互补管T₁，T₁、T₂的输入均连接V_buff。将第十一NMOS管M₁₁管改为T₂后，G点的寄生电容减小，从而可以得到较大的栅源提升电压。第七NMOS管M₇的栅源增加第十三PMOS管M₁₃管，其作用是在采样相时关断第七NMOS管M₇管，以减小G点的寄生电容。

采用驱动电路后，SHA的负载由较小的第四电容C₄提供，避免了较大的第三C₃电容。

图2为常规驱动电路的仿真结果，由于时钟馈通的存在输出不能完全跟随输入；图3为本发明的Bootstrap开关栅压仿真结果，可以看出在电源电压3.3V的情况下，本发明的Bootstrap开关栅压比常规结构提高，栅源提升电压更接近电源电压VDD。

图4为本发明Bootstrap开关的输出频谱。采样时钟频率为80MHz，输入共模为1.65V，摆幅为1V的正弦信号(V_PP＝1V)，频率为4.1796875MHz，负载电容为3pF，做2048个点的FFT，在5次谐波处出现谐波杂散，信噪失真比(SNDR)为87.53dB，无杂散动态范围(SFDR)为101.16dB。

本发明的栅源跟随技术(Bootstrap)开关电路的制作工作，可以通过现有技术的CMOS工艺实现。

Claims (1)

1.一种高精度栅源跟随采样开关，其特征在于该采样开关的结构为：

a.第一NMOS管(M1)、第二NMOS管(M2)和第一电容(C1)、第二电容(C2)构成的时钟倍乘电路：两个相同的NMOS管组成的交叉耦合对管的漏极接电源电压，源极分别接第一电容(C1)、第二电容(C2)的上极板，第一电容(C1)、第二电容(C2)的下极板分别接两相非交叠时钟(φ_1B，φ₁)，第一电容(C1)的上极板接第一NMOS管(M1)的源端，第一电容(C1)的下极板接时钟信号的非交叠信号(φ_1B)，第二电容(C2)的上极板接第二NMOS管(M2)的源端，第二电容(C2)的下极板接时钟信号(φ₁)；

b.第三NMOS管(M3)、第五NMOS管(M5)、第七NMOS管(M7)、第八NMOS管(M8)、第十NMOS管(M10)、第十一NMOS管(M11)、第十二NMOS管(M12)、第四PMOS管(M4)、第六PMOS管(M6)、第九PMOS管(M9)第三电容(C3)构成的栅压导通开关：第三NMOS管(M3)的栅极接时钟倍乘电路的输出信号，漏极接电源电压，源极接第三电容(C3)的上极板，第三电容(C3)的下极板接第十NMOS管(M10)的漏极，第十NMOS管(M10)的栅极接时钟信号的非交叠信号(φ_1B)，源极接地；第三电容(C3)的上极板还接第九PMOS管(M9)的源极，栅极同时接第六PMOS管(M6)、第五NMOS管(M5)的源极和第四PMOS管(M4)的漏极，第九PMOS管(M9)的衬底与源极相连，第四PMOS管(M4)的栅极和第五NMOS管(M5)的栅极接时钟信号(φ₁)，第四PMOS管(M4)的源极接电源电压，第三电容(C3)的下极板同时接第五NMOS管(M5)的漏极，第六PMOS管(M6)的漏极以及第十一NMOS管(M11)的漏极，第六PMOS管(M6)的栅极接时钟信号的非交叠信号(φ_1B)，第九PMOS管(M9)的漏极与第十一NMOS管(M11)的栅极和第十二NMOS管(M12)的栅极相连，第十一NMOS管(M11)的源极和第十二NMOS管(M12)的源极接采样输入信号(Vin)，第十二NMOS管(M12)的漏极接输出信号(Vout)，第九PMOS管(M9)的漏极与第七NMOS管(M7)的漏极相连；第七NMOS管(M7)的栅极接电源电压，源极接第八NMOS管(M8)的漏极；第十二MOS管(M12)的栅极接时钟信号的非交叠信号(φ_1B)，源极接地；

栅压导通开关电路中的第十一NMOS管(M11)用一个CMOS传输门(T2)替代，CMOS传输门(T2)输入端接驱动电路(DRI)的输出(Vbuff)，CMOS传输门(T2)输出端(B)接栅压导通开关电路中第三电容(C3)的下极板；在栅压导通开关电路中增加第十三PMOS管(M13)，第十三PMOS管(M13)的栅极接时钟信号的非交叠信号(φ_1B)，源极接电源电压，漏极接第八NMOS管(M8)的漏极；

所述的驱动电路(DRI)包括第十四NMOS管(M14)、第十五NMOS管(M15)、第十六NMOS管(M16)、第一电流源(I1)、第二电流源(I2)、第三电流源(I3)、第三传输门(T3)和第四电容(C4)；第一电流源(I1)上端接电源电压，下端接第十五NMOS管(M15)的漏极及第十四NMOS管(M14)的栅极和漏极，第十五NMOS管(M15)的栅极接时钟信号的非交叠信号(φ_1B)，源极接第四电容(C4)的上极板和第十六NMOS管(M16)的栅极；第十四NMOS管(M14)的源极接第二电流源(I2)的上端及第三传输门(T3)的C端，第二电流源(I2)的下端接地，第三传输门(T3)的控制端接时钟信号和非交叠信号时钟信号，第三传输门(T3)的输入端为驱动电路的输入(Vin)，同时接第四电容(C4)的下极板；第十六NMOS管(M16)的漏极接电源电压，源极为驱动电路输出(Vbuff)同时接第三电流源(I3)的上端，第三电流源(I3)的下端接地；第六PMOS管(M6)、第五NMOS管(M5)组成的CMOS互补管T₁的输入端连接驱动电路输出(V_buff)，改动后的传输门T₁、T₂控制端连接两相非交叠时钟信号(φ_1B、φ₁)。

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