CN102088282B - 具有开关本体伪单元的开关本体pmos开关 - Google Patents

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Abstract

本发明提供了具有开关本体伪单元的开关本体PMOS开关，具体地一种模拟采样和保持开关，该开关具有从输入节点延伸至与保持电容器相连接的输出节点的并行分支，每个分支具有与PMOS伪FET串联的PMOS信号开关FET。采样时钟控制PMOS信号开关FET的导通-截止切换，并且采样时钟的反转信号控制PMOS伪FET的互补导通-截止切换。偏置序列发生器电路与PMOS信号开关FET和PMOS伪FET的相应导通-截止状态同步地，对PMOS信号开关FET进行偏置，并且以互补方式对PMOS伪FET进行偏置。PMOS伪FET的导通-截止切换注入电荷，抵消PMOS信号开关FET的电荷注入，并且注入假信号，抵消PMOS信号开关FET注入的假信号。

Description

具有开关本体伪单元的开关本体PMOS开关
技术领域
本发明一般地涉及用于对时变电信号的瞬时值进行采样和保持的电路。
背景技术
采样和保持电路接收具有一个或多个时变属性(例如，幅度或相位)的电信号，并且响应于采样命令事件(例如，时钟沿)获取并保持信号的采样。
采样和保持器件(下文中一般地称作“S/H器件”)在许多应用中使用，例如，在模数转换器(“ADC”)的前端内或之前的预采样器，典型地用于向ADC的比较器提供值，该值在足够长的时间内适度稳定以满足ADC的建立和保持时间要求；或者安装在数模转换器(“DAC”)输出处的“去假信号器”(de-glitcher)，典型地用于在DAC时钟之后的某时刻对DAC输出进行采样，并因此保持稳定状态的模拟信号电平。
理想地，S/H器件所保持的采样是在给定时刻在物理空间中的给定点处正好存在的信号瞬时值，例如，相对于极高精度时钟在极高精度时刻在S/H器件的采样端子处的信号值。
然而，S/H器件相关领域的技术人员已经长期知道，实际工作的S/H器件受到各种非理想特性的影响，由于这些非理想特性，采样时刻之后给定时间处的实际采样事实上不是该时刻处存在的输入信号的确切值。这些非理想特性例如包括：采样抖动，意味着理想保持时钟事件与S/H实际保持采样值的时刻之间的时间差的统计方差；获取时间，意味着S/H器件将保持电容器充电为所采样的信号值所需的时间；以及电荷注入；时钟馈通和基底误差(pedestal error)。
各种已知的方法涉及至少部分减少或补偿实际S/H器件的一个或多个上述非理想特性。
例如，S/H器件的最简单信号开关部件是通过MOS工艺制造的单个晶体管，例如，PMOS FET或NMOS FET。PMOS FET和NMOS FET均受时钟信号的控制，该时钟信号在MOS电源电压VDD与系统地之间摆动。单个晶体管PMOS FET或NMOS FET结构所面临的固有问题在于：它们均需要要阈值栅源电压(一般地称作VTH)来导通，意味着形成在栅极下从源极到漏极延伸的导电沟道。可以通过PMOS器件传送的最低信号电压因此等于0+VTH，并且针对NMOS器件的最高电压因此等于VDD-VTH。
为了避免该固有缺点，并且为了提供S/H器件相关领域中已知的其他优点，提出了互补MOSFET(CMOS)开关。CMOS开关S/H器件在S/H领域中是公知的，这是由于这些器件是在数十年前提出的。典型CMOS开关包括采用源极至源极以及漏极至漏极连接的彼此并联的PMOS FET和NMOS FET。典型地被称作时钟或CLK的一个导通-截止S/H信号连接至PMOS FET栅极，并且可以被称作NCLK的CLK互补信号连接至NMOS FET栅极。因此，PMOS和NMOS FET同时导通和截止，但受到CLK与NCLK边沿之间的时间差影响。
但是，相关领域CMOS开关S/H器件也具有固有的缺点，包括(作为示意示例)CMOS开关的信号相关导通电阻，继而产生固有的非线性。
长期使用且更长期已知针对CMOS开关的该固有非线性的方法。同样长期已知所有方法都具有显著的缺点。例如，一种这样的方法是提升(boost)栅极控制电压“VG”，以降低MOS开关的源极“VS”处的信号变化所引起的“(VG-VS)/VS”变化。该方法提高了成本，并且具有其他非理想特性，例如，有限的效率以及由于栅极控制信号电平变高而引起的加速器件失效风险增大。
这些方法中通常被称作“自举”(bootstrap)方法的另一种方法使栅极电压跟随模拟输入信号但带有偏移，以导通开关并保持“VGS”恒定，从而保持导通电阻在一定程度恒定。然而，偏移电压必须足够高以便以低导通电阻导通开关，但是同时必须足够低以便将施加在栅极上的压力(stress)限制为低于击穿电平。
S/H器件相关领域中长期已知的自举方法的另一限制在于：自举电路控制“VGS”，但是不提供CMOS开关中MOS器件导通电阻对源极至本体电压的相关性或对VSB的相关性的控制，而这种相关性是另一线性误差源。涉及减小“VSB”相关线性误差的传统方法包括通过在采样模式中将MOS FET的本体端子与其源极端子短接，来迫使误差为零。尽管长期已知这些和其他方法，但是在许多应用中没有达到可接受的S/H器件性能。
发明内容
根据一个示例第一实施例的采样和保持器件包括：从输入节点到与保持电容器连接的输出节点的并行信号路径的独特和新颖组合和布置，每个信号路径具有PMOS信号开关FET，每个PMOS信号开关FET具有源极端子和漏极端子，第一信号路径中的第一PMOS信号开关FET将其源极连接至输入节点且将其漏极连接至保持电容器，第二信号路径中的第二PMOS信号开关FET将其漏极连接至输入节点且将其源极连接至保持电容器。
根据一个示例第一实施例的一个方面，第一和第二PMOS信号开关FET各自均具有接收时钟(CLK)信号的栅极，该时钟信号在采样状态与保持状态之间切换PMOS信号开关FET，其中，在采样状态下，CLK信号处于GND，从而使第一和第二PMOS信号开关FET导通，以将输入节点连接至保持电容器，以及在保持状态下，CLK处于VDD，从而使第一和第二PMOS信号开关FET截止，以将输入节点与保持电容器断开。
根据一个示例第二实施例的采样和保持设备包括两个PMOS伪(dummy)FET，每个PMOS伪FET位于每条信号路径中，第一PMOS伪FET与第一PMOS信号开关FET串联，被布置在输入节点与第一信号路径中的第一PMOS信号开关FET的源极之间；第二PMOS伪FET与第二PMOS信号开关FET串联，被布置在输出节点与第二信号路径中的第二PMOS信号开关FET的源极之间。
根据一个示例第二实施例的一个方面，第一和第二PMOS伪FET各自均具有接收CLK的反转时钟信号(NCLK)的栅极，在采样状态下，在第一和第二PMOS信号开关FET导通的同时，使第一和第二PMOS伪FET互补地截止，以及在保持状态下，在第一和第二PMOS信号开关FET截止的同时，使第一和第二PMOS伪FET导通。
根据一个示例第三实施例的采样和保持器件包括第一和第二PMOS信号开关FET，第一和第二PMOS信号开关FET各自均具有连接至偏置序列发生器且由偏置序列发生器进行偏置的本体连接，偏置序列发生器具有特定且不同偏置电平的特定序列，并且该序列与CLK信号同步。
根据一个示例第三实施例的一个方面，特定且不同偏置电平的特定序列在CLK信号处于GND的采样间隔期间包括：在第一和第二PMOS信号开关FET导通以将输入节点连接至保持电容器的同时，将第一PMOS信号开关FET的本体和第二PMOS信号开关FET的本体连接并因此偏置至输入信号。
除其他特征和优点之外，一个示例第三实施例的这一方面减小了第一和第二PMOS信号开关FET的“导通电阻”，此外移除了由于本体效应而引起的一阶非线性误差。
根据一个示例第三实施例的一个方面，特定且不同偏置电平的特定序列在CLK处于VDD的保持间隔期间包括：在第一和第二PMOS信号开关FET截止以将输入节点与保持电容器隔离的同时，将第一和第二PMOS信号开关FET的本体连接并因此偏置至VDD。
除了其他特征和优点之外，这一方面(即，在保持模式期间将第一和第二PMOS信号开关FET的本体偏置到VDD)显著增加了输入节点与输出节点、连接至输出节点的任何保持电容器之间的保持模式隔离。
根据一个示例第四实施例的采样和保持器件包括第一和第二PMOS伪FET，第一和第二PMOS伪FET各自均具有连接至偏置序列发生器并由偏置序列发生器进行偏置的本体连接，偏置序列发生器具有特定且不同偏置电平的特定序列，并且该序列与NCLK信号同步。
根据一个示例第四实施例的一个方面，特定且不同偏置电平的特定序列在NCLK信号处于VDD的采样间隔期间包括：在第一和第二PMOS伪FET截止的同时，将第一PMOS伪FET的本体和第二PMOS伪FET的本体连接并因此偏置至VDD。
根据一个示例第四实施例的一个方面，特定且不同偏置电平的特定序列在NCLK处于GND的保持间隔期间包括：与第一和第二PMOS伪FET导通的同时，将第一和第二PMOS伪FET的本体连接并因此偏置至采样电容器上保持的电压电平，所述电压电平与采样间隔中在输入节点处表现出的电压相同。
除了其他特征和优点之外，一个示例第二和第四实施例的这一方面(即，与施加于PMOS信号开关FET的栅极控制和本体偏置相反，对PMOS伪FET施加栅极控制和本体偏置)显著降低了沟道电荷注入效应和时钟馈通效应，进一步减小了非线性误差。
如后续部分更详细所述，优选地，第一PMOS信号开关FET与第二PMOS信号开关FET具有几乎相同的几何形状、性能相关尺寸以及物理实现方位(orientation)，以及在第一分支中，第一伪PMOS FET与第一PMOS信号开关FET具有几乎相同的几何形状、性能相关尺寸以及物理实现方位，在第二分支中，第二伪PMOS FET与第二PMOS信号开关FET具有几乎相同的几何形状、性能相关尺寸以及物理实现方位。后续部分还将更详细描述，优选地，同步地产生CLK和NCLK。
实施例和示意的上述示例以及其中每个示例的上述示意优点、特征和益处并非是完尽或限制性的。根据以示意的细节进一步描述的各个实施例和方面，各个示例实施例的其他优点将变得清楚，并且本领域普通技术人员在阅读本公开时容易认识到所附权利要求的范围内的其他变型以及附加应用。
附图说明
图1是根据一个或多个实施例的一个开关本体PMOS S/H开关的一个示例实现方式的电路图示；
图2是根据一个或多个实施例的具有开关本体PMOS伪FET的一个开关本体PMOS S/H开关的一个示例实现方式的电路图示；
图3是一个开关网络的一个示例实现方式的电路图示，被配置为响应于采样和保持时钟和反转采样和保持时钟，对根据一个或多个实施例的一个示例实现方式的PMOS开关元件的本体的偏置进行顺序切换；
图4是针对一个示例采样和保持时钟信号和同步的反转采样和保持时钟信号的一个生成电路的一个示例实现方式的电路图示；
图5是根据一个或多个实施例的一个示例实现方式的PMOS信号开关FET元件和相应PMOS伪FET元件的一个示例分支的一个示例简要截面图的图示。
具体实施方式
参照特定示例配置和布置描述具有一个或多个示例实施例的各种示例。仅出于示意目的，选择具体示例来进一步辅助采样和保持电路领域的普通技术人员形成对本发明构思的理解，这些构思足以使这些技术人员应用他们所掌握的知识和技能来实践本发明。然而，实施例的范围和实现方式的范畴不限于这些具体示意示例。相反，采样和保持领域普通技术人员在阅读本说明书时将认识到，可以设计和构造用于实践一个或多个实施例以及每个实施例的一个或多个方面的其他配置、布置和实现方式。
附图用来清楚示出图中所示的示例主题，此外，图形符号和内容可以是任意放置的，并且可以不按照比例绘制。因此，各个项目的相对尺寸和位置并不必然表示这些项目的相对结构量、或者功能的相对负荷或重要性。
采样和保持领域普通技术人员在阅读本公开时还将理解，省略了各种背景细节，例如这些技术人员公知的半导体设计规则和布局方法、半导体制造方法以及电路仿真工具，以避免模糊新颖的特征和方面。类似地，在包括细节的实例中，本领域普通技术人员根据实例的上下文容易理解的是，细节可以不完整，而是可以仅在与实施例的具体特征和方面有关的程度内进行描述。
示例实施例和方面可以分开描述，并且可以被描述为具有一定的差别。然而，差别的分开描述并不必然意味着各个实施例或方面彼此互斥。例如，针对一个实施例描述的具体特征、功能或特性可以包括在其他实施例中或者适于其他实施例。
关于本说明书中出现的术语“ON(接通、导通)”和“OFF(断开、截止)”的意义，这些术语均限定了相对状态和/或功能，绝不限制实施例的实现或者将所附权利要求的范围限制为不覆盖备选等效方式，这种备选等效方式例如在本发明的范围和精神内，使描述的状态和功能进行总体反转，来执行相同或等效功能。
此外，关于术语“ON(接通、导通)”和“OFF(断开、截止)”，为了描述示意示例的术语一致性，以下意义适用(除非另外指出或从具体上下文中清楚看到具有不同意义)：关于所描述的具有断开位置(或状态)和闭合位置(或状态)的开关，术语“ON”意味着开关闭合，术语“OFF”意味着开关断开。关于所描述的FET，术语“ON”意味着FET在其源极和漏极之间处于完全导通状态，术语“OFF”意味着FET处于断开状态，其中“完全导通”和“断开”在所描述功能的上下文中具有“ON”和“OFF”所属领域中它们的一般和通常意义。关于所公开的时钟以及其他控制信号，术语“ON”意味着使受该时钟控制的FET或其他开关ON的时钟或信号状态，术语“OFF”意味着使受该时钟控制的FET或其他开关OFF的时钟或信号状态。
现在参照附图，描述用于实践各个示例实施例中的一个或多个的各种布置、架构、系统和结构的示意示例。
首先转向图1，图1示出了表示根据一个或多个实施例的基于PMOS FET的S/H馈送开关10的一个示例实现方式的电路图。如图所示，示例10包括：第一分支12，其一端具有连接至输入节点A的输入线14，在相对一端具有连接至输出节点B的输出线16。输入节点A被示出为接收来自外部信号源(示出了信号源，但没有单独编号)的Signal_In，并且输出节点B被示出在保持电容器Cs的顶部。示出了A/D转换器的示意示例连接，但没有单独编号。示例S/H馈送开关10还包括：与第一分支并行的第二分支18，在其一端具有连接至输入节点A的输入线20，在相对一端具有连接至输出节点B的输出线22。
继续参照图1，示例第一分支12包括第一PMOS信号开关FET 24，类似地，示意示例第二分支18包括第二PMOS信号开关FET 26。第一和第二PMOS信号开关FET 24和26中的每一个具有分别标记为“b1”和“b2”的相应本体(body)连接，相应本体连接分别连接至相应的晶体管本体(本体由FET符号表示为存在，但是在图1中未详细示出或单独编号)。第一和第二PMOS信号开关FET 24和26均具有相应源极(未单独编号)和相应漏极(未单独编号)。同样如图所示，开关PMOS本体偏置电源线28将任意标记为“SB”且在PMOS本体偏置序列发生器(sequencer)电路30(以下更详细描述)内的PMOS开关偏置节点连接至第一和第二PMOS信号开关FET 24和26的本体连接b1和b2。PMOS本体偏置序列发生器电路30接收对于本说明书任意标记为CLK的采样和保持时钟信号、任意标记为NCLK的该CLK的反转信号、以及CMOS电源电压VDD和来自输入节点A的Signal_In。在后续部分更详细描述CLK和NCLK的一个示例产生。
图1的示例PMOS本体偏置序列发生器电路30的总体功能是：在采样模式期间(即，当第一和第二PMOS信号开关FET 24和26对于Signal_In为导通以对Cs充电时)，从PMOS开关偏置节点SB输出Signal_In信号的电压，以及在保持模式期间(即，当PMOS信号开关FE断开以将Signal_In与Cs隔离时)，从偏置节点SB输出CMOS电源电压VDD。在后续部分更详细描述该偏置序列所提供的功能、操作原理和益处。
如在后续部分更详细描述的那样，所示出的部件示例布置及其在示例电路30中的相应布置表示功能，而不表示部件的物理结构或物理布置，无论相对于各自自身还是相对于实现图1所示其他功能和元件的物理部件。
继续参照图1，示例PMOS偏置序列发生器电路30可以通过表示为ON-OFF开关SW1和ON-OFF开关SW3的堆叠的开关电路拓扑来实现。在所示示例中，当在采样模式中CLK为ON(即，在所示示例中为GND)时，SW1闭合。当CLK为ON时NCLK为OFF，因此在采样模式期间SW3为OFF。因此，通过图1的示例PMOS偏置序列发生器电路30中所示的开关SW1和SW3的示例拓扑，在采样模式中，第一和第二PMOS信号开关FET 24和26为ON，即处于导通状态，并且它们相应的本体b1和b2连接至输入节点A，从而将这些相应本体偏置至Signal_In电压。
所描述的PMOS信号开关FET 24和26在采样模式期间的这种偏置，除了其他特征益处之外，提供了通过PMOS FET 24和26的Signal_In信号所遇到的导通电阻的显著降低。
继续参照图1，当CLK变化至其OFF状态(即，达到VDD)，示例10切换到保持模式。CLK将VDD电压置于第一和第二PMOS信号开关FET 24和26的栅极处，这使FET截止。在CKL从ON变到OFF的同时，其互补NCLK从OFF变到ON。响应于此，开关SW1断开，而开关SW3闭合，并且这将偏置节点SB连接至VDD电源，并经由PMOS本体偏置电源线28连接至本体连接b1和b2，将第一和第二PMOS信号开关晶体管24、26的本体偏置至VDD电源。
得到的第一和第二PMOS信号开关FET的反偏置将输入节点A处的任何变化与输出节点B严重隔离。因此，保持存储在电容器“Cs”上的信号，直到采样时钟CLK的下一OFF到ON边沿(图中未示出)到达。
图2是根据一个或多个实施例的具有开关本体PMOS伪FET的一个开关本体PMOS S/H开关的一个示例实现方式200的电路图示。示例200可以但并非必然被构造为图1的示例10的结构上的附加结构。然而，为了辅助理解诸如示例200的实施例的构思，将该示例描述为图1的示例10的附加结构，其中所有类似部件具有类似附图标记，除非另外指出或根据上下文清楚看出，所有类似部件执行类似操作以完成类似功能。
参照图2，示例200分别用第一和第二分支202和204代替图1的第一和第二分支12和18。第一分支202插入与第一PMOS信号开关FET 24串联的第一PMOS伪FET 206，类似但不相同地，第二分支204插入与第二PMOS信号开关FET 26串联的第二PMOS伪FET 208。第二PMOS伪FET 208与第一PMOS伪FET的布置方式不同，因为为了后续部分处更详细描述的功能，第一PMOS伪FET 206连接在从输入节点A至第一PMOS信号开关FET 24的路径上，而第二PMOS伪FET 208连接在第二PMOS信号开关FET 26与输出节点B之间的路径上。第一和第二PMOS伪FET(这里被称作“伪FET”)各自的源极和漏极例如通过一条导线(表示为线，但没有单独编号)被短接在一起，该导线在伪FET的外部将源极和漏极连接。
继续参照图2，第一和第二PMOS信号开关FET 24和26具有如以上参照根据一个实施例的图1中示例10所述的相应本体连接b1和b2。第一和第二PMOS伪FET 206和208具有分别标记为“b3”和“b4”的类似相应本体连接。FET本体互补偏置序列发生器电路210(下文中被称作“互补偏置序列发生器210”)代替图1中示例10的信号开关晶体管偏置序列发生器电路30。所示的示例互补偏置序列发生器210包括上述一对开关SW1和SW3，并且如上所述，第一和第二PMOS开关FET 24和26的本体连接b1和b2例如经由上述开关FET偏置线28连接至开关对SW1和SW3。因此如上所述，针对采样模式和保持模式，例如通过CLK和NCLK的操作，对第一和第二PMOS信号开关FET施加偏置。示例互补偏置序列发生器210还包括：开关SW2和SW4的第二堆叠，被布置为在任意标记为“SMD”的伪FET偏置节点上产生特定偏置电压。这经由伪FET偏置线212分别连接至第一和第二PMOS伪FET 206和208的本体连接b3和b4。为了在后续部分更详细描述，针对第一和第二PMOS伪FET206和208的偏置序列和电平一般与第一和第二PMOS信号开关FET 24和26的偏置序列和电平互补。
参照图2，第一和第二PMOS伪FET 206和208的栅极(未单独编号)受采样和保持CLK的反转信号的控制，该反转信号可以是上述NCLK。如在后续部分更详细描述的那样，优选地，CLK和NCLK信号的边沿具有最小偏差，尤其是CLK的上升沿相对于NCLK的相应下降沿，CLK的上升沿将示例200从采样模式切换至保持模式。
继续参照图2，在采样模式期间(CLK处于GND的间隔)，开关SW2为OFF，SW4为ON。因此本体连接b3和b4被偏置在VDD，相反第一和第二PMOS信号开关FET的本体连接b1和b2被偏置在Signal_In电压。在CLK处于GND的同时，NCLK处于VDD，使第一和第二PMOS伪FET206和208截止。当电路200在CLK到VDD的上升沿处切换至保持模式时，开关SW2接通，SW4断开。如图2所示，结果是第一和第二PMOS伪FET的本体连接b3和b4切换至输出节点B，如果输出节点B附有保持电容器Cs，则输出节点B是保持信号。在CLK变为VDD的同时，NCLK变为GND，并且第一和第二PMOS伪FET 206和208导通。
优选地，由于后续部分中更详细描述的容易理解的原因，第一和第二PMOS伪FET 206和208的几何形状、性能相关尺寸以及物理实现方位与第一和第二PMOS信号开关FET 24和26的几何形状、性能相关尺寸以及物理实现方位相同或基本上相同。参照图2，这种优选的结构关系由均以同一“W/L”标签来标记的第一和第二PMOS信号开关FET24和26以及第一和第二PMOS伪FET206和208来表示，其中“W/L”表示“宽度”和“长度”，这些术语用在这些实施例相关的FET领域中。至于“相同”的意义，将理解，数值范围和特定物理参数是与应用相关的，并且S/H器件相关领域的普通技术人员在将一般专门知识和工程实践的一般标准应用于本公开时，可以容易且充分认识到满足应用的具体公差、数值范围等。
出于参考的目的，使用如在图2的示例200上执行的所述示意操作，来描述根据一个实施例的示例方法。S/H器件相关领域的普通技术人员在阅读整个公开时，将理解其补偿电荷注入效应和时钟馈通效应的构思以及相关进步，足以进一步实践根据一个或多个实施例的方法。
首先，诸如PMOS信号开关FET 24和26之类的导通PMOS开关的特性在于：导电沟道存在于栅极之下。导电沟道由低至足以从N阱收集正电荷并且在N阱面对栅极的表面处形成高浓度层(即，沟道)的栅极到本体电压来形成。这在沟道与N阱之间的界面处留下耗尽区。当PMOS信号开关FET 24和26的栅极电压从GND升至VDD时，维持上述导电沟道和耗尽区的电场停止。当然，这将PMOS开关从ON切换至OFF。同时，由于维持导电沟道的电场停止，因此形成导电沟道的正电荷必须去往其他地方。一些正电荷可以耗散到N阱。然而，各种因素(特别是包括与沟道中电荷具有相同电场极性的上述耗尽区)防止沟道中存储的多数正电荷迁移回到N阱中，相反这些正电荷的大部分通过源极和漏极流出。流出的电荷形成至输入节点A和输出节点B的短持续时间充分电荷注入。到输入节点A的短持续时间电荷注入引起了过冲(over-shoot)电压，并且这种过冲电压的稳定时间(settling time)由输入信号源的电压电平以及源出电流和排出电流的能力来决定。更重要地，至输出节点的短持续时间电荷注入引起了信号相关偏移，信号相关偏移可以是非线性误差的主要源由。这种非线性误差被称作“沟道电荷注入效应”。
关于图2中示例S/H馈送电路200的操作和方法的示意示例示出了实施例所提供的优点和特征，包括消除上述沟道电荷注入效应。
现在参照示例图2示例200，在采样模式期间(即，当CLK为ON时)，第一和第二PMOS信号开关FET 24和26导通。因此在这些FET 24和26的栅极之下形成导电沟道。每个沟道中的总电荷(表示为“Qs”)由器件的尺寸、栅极到源极电压差VGS(VGS＝VG-VS)和阈值电压“VTH”来确定。VTH电压是栅极材料与沟道区域中体硅之间的功函数(work function)、费米势(Fermi potential)、耗尽层电荷、由于界面处杂质和非理想性而引起的正电荷、栅极电容以及源极到本体偏置(VSB)的函数。将理解，在根据实施例的电路中VSB可以为零，这是由于在CLK的上升沿，PMOS信号开关FET的本体偏置电平与输入节点A处所表现的信号电压电平相同，例如，第一PMOS信号开关FET 24的本体连接b1可以连接至其源极，并且第二PMOS信号开关FET 26的本体连接b2可以具有与其连接至输出节点B的源极相同的电压电平，其中，当采样CLK上升沿到来时，对输入信号进行采样，并充分稳定。
继续参照图2的示例200，关于PMOS伪FET 206和208，在采样模式期间，NCLK为OFF(是VDD)，因此，这些FET截止。如上所述，它们的相应本体连接b3和b4通过VDD电源电势而被反向偏置。反向偏置在206和208中均引起反向偏置p-n结，并因此建立了围绕它们相应源极和漏极区域的耗尽区。在NCLK的上升沿存在于伪PMOS FET 206、208的N阱(下文中称作耗尽区)中的电荷(这里被任意标记为“Qh”)在该沿之后在短时间间隔内耗散。由于通过FET 206和208的本体反向偏置而形成的耗尽区，从伪PMOS FET 206、208各自的源极和漏极排出电荷Qh，然后电荷在向输入节点A提供输入信号的信号源与Cs之间分布。然而，由于在采样模式中，由于第一和第二PMOS信号开关FET 24和26导通，存在从输出节点B到信号源的DC路径，最终迫使采样电容器Cs上的采样电压具有与Signal_in相同的值，而不是由电荷Qh来确定。
当CLK从GND变化到VDD时，电路200变化到保持模式，由于第一和第二PMOS信号开关FET 24和26截止，输入节点A与输出节点B隔离。采样模式期间在FET 24和26中形成的沟道于是消失，并且将每个沟道中的总电荷“Qs”排到输入节点A和输出节点B。同时，如上所述，变到OFF的CLK和变到ON的NCLK控制开关SW1和SW3经由线28将VDD连接至本地连接b1和b2，将VSB设置为负电压VS-VDD。这与上述针对采样模式期间PMOS伪FET 206和208(在该模式期间FET 206、208被反向偏置)的情况相同。保持模式期间对PMOS FET 24和26的这种反向偏置在它们的栅极下建立了耗尽区。
假定MOS FET 24和26的物理尺寸、几何形状以及其他参数值与PMOS伪FET 206和208的相应物理尺寸、几何形状以及其他参数相同，来自PMOS FET 24和26中新产生的耗尽区的电荷等于Qh。如上所述，Qh也注入到输入节点A和输出节点B。因此，由于PMOS FET 24和26的截止，在输入节点A和输出节点B处表现出的总电荷是Qs+Qh。PMOSFET 24和26截止的同时，PMOS伪FET 206和208导通，从反向偏置耗尽状态到导通状态，这是由于馈送206、208栅极的NCLK变为GND。开关SW2和SW4在CLK和NCLK的控制下也发生变化，将206和208的本体偏置到输出节点B上的电压，在输出节点B处是存储在Cs电容器中的采样信号。因此，在206和208的栅极之下建立了沟道。将理解的是，所建立的这些沟道的每个新实例吸收电荷Qs，此外，电荷Qh需要填充耗尽区，该耗尽区是采样模式中在PMOS伪晶体管206、208中产生的。
本领域普通技术人员根据上述描述将理解，当根据图2的示例200的S/H馈送电路(使PMOS伪FET 206和208的物理参数与PMOS信号开关FET 24和26的物理参数匹配)从采样状态切换到保持状态时，PMOS伪FET所吸收的总电荷是Qs+Qh。这与上述在保持模式期间从PMOS信号开关FET 24和26的沟道和耗尽区注入的总电荷正好相等。
因此，容易看到，在所描述的对根据图2的示例200的S/H器件的采样和保持操作中，在Cs上不会添加附加电荷，也不会引入任何偏移。因此，除了根据图2的示例200的S/H馈送电路的其他特征和益处之外，一个特征和益处在于：连接在输入节点A与输出节点B之间的PMOS信号开关FET(例如FET 24和26)的“沟道电荷注入效应”可以得到完全补偿。
将描述在根据图2的示例200的采样和保持器件中的时钟馈通效应消除，这种时钟馈通效应消除由根据实施例对S/H器件执行的S/H操作和方法所提供。一般地，所示实施例中没有伪FET 206和208的情况下，一种类型的时钟馈通源于CLK变化状态(即，CLK边沿)的电压变化通过PMOS信号开关FET 24和26的栅极到源极/栅极到漏极寄生电容器耦合至采样电容器Cs和输入节点A。参照图2，示出了这些寄生电容，并标记为模型元件“Cgs”和“Cgd”。
如以上参照图2所述，在采样到保持转变时，CLK信号从GND切换到VDD。CLK的电压变化VDD于是经由第一PMOS信号开关FET 24的寄生电容器“Cgd”以及经由第二PMOS信号开关FET 26的寄生电容器“Cgs”耦合至输出节点B，然后在这些寄生电容器与保持电容器Cs之中重新分布。不存在诸如图2的PMOS伪晶体管206和208之类的伪FET或等同物(栅极偏置通常与PMOS信号开关FET 24和26的栅极偏置互补)的布置的情况下，这产生了可以被称作+VOFF_SW的偏移。此外，出于类似的原因，在不存在诸如图2的示例200之类的S/H馈送电路的上述特征的情况下，采样到保持转变期间CLK的电压变化VDD经由第一PMOS信号开关FET 24的所示寄生电容器“Cgs”以及第二PMOS信号开关FET 26的所示寄生电容器“Cgd”耦合至输入节点A。本领域普通技术人员将理解，这种耦合引入了正的假信号(glitch)。
现在参照图2，在CLK信号从GND到VDD的上述切换(发起从采样模式到保持模式的变化)的同时，连接至PMOS伪晶体管206和208的栅极的NCLK从VDD切换至GND。根据一个优选实施例，PMOS伪晶体管206和208在结构上实质上等同于PMOS信号开关FET 24和26，具有与PMOS信号开关FET 24和26实质上相同的“Cgs”和“Cgd”值。因此，参照PMOS伪FET 208，该FET 208的栅极处所获得的电压变化(等于-VDD)通过FET寄生电容器“Cgs”和“Cgd”耦合至输出节点B，然后在这些电容器与Cs保持电容器之间共享。这产生了可以被任意标记为“-VOFF_DUMMY”的另一偏移。
类似地，参照PMOS伪FET 206，当连接至PMOS伪FET 206的栅极的NCLK从VDD切换至GND时，电压变化经由FET 206的“Cgs”和“Cgd”耦合至输入节点A，并且进入输入节点A，引入了负的假信号。
如上所述，根据图2的S/H馈送电路200所示例的至少一个上述实施例，PMOS信号开关FET 24和26以及PMOS伪FET 206和208可以在物理上彼此相关地来构造和布置，使得第二PMOS伪FET 208的“Cgs”和“Cgd”等于第二PMOS信号开关FET 26的“Cgs”和第一PMOS信号开关FET 24的“Cgd”，以及第一PMOS伪FET 206的“Cgs”和“Cgd”分别等于第一PMOS信号开关FET 24的“Cgs”和第二PMOS信号开关FET 26的“Cgd”。
因此，“+VOFF_SW”和“-VOFF_DUMMY”之和可以为零，因此提供了以下益处和特征：可以消除Cs上的偏移，可以消除假信号。于是，因此可以消除时钟馈通效应。即使受到PMOS信号开关FET 24和26与PMOS伪FET 206和208之间失配的影响，也至少将时钟馈通效应降低至FET 24和26与FET 206和208之间的工艺失配所约束的水平。
根据上述实施例的S/H馈送电路的预期应用包括共模电压(定义为电源电势VDD的一半)的采样和保持，以最大化开关电容器电路的动态范围，以及围绕共模电平以有限变化范围摆动的模拟信号。优选地，所有开关本体器件(即，FET 24、26、206和208)仅采用PMOS FET。优选地，在信号路径中不存在NMOS FET，因此在输入节点A处不发生负的假信号可以接通开关，并且潜在地泄露在保持电容器Cs上存储的电荷，这会引入另一偏移。优选地，如果例如在图1的偏置序列发生器30或图2的偏置序列发生器210、本体连接切换网络中使用任何NMOS器件(在图1或2中未示出)，则可以在针对PMOS FET 24、26、206和208的N阱所形成于的P衬底上构造这些NMOS器件，并且优选地，由地电势对任何这样的NMOS FET的本体进行偏置。因此，如果使用任何这样的NMOS器件，则不需要单独的P阱。这提供了另一益处：可以使用简单(如果不是最简单的话)数字CMOS工艺来实现根据这些实施例的S/H器件开关。
图3示出了可以在图2的示例电路200中实现互补偏置序列发生器电路210的示例配置300。
参照图3，示例300包括CMOS开关302和PMOS FET开关304的堆叠布置，以产生针对PMOS信号开关FET 24和26的本体连接b1和b2的偏置电压。在302和304的堆叠布置中，CMOS开关302的一端302A可以连接至图2的输入节点A(图3中未示出)，另一端302B可以连接至PMOS FET 304的漏极304D，并且PMOS FET的源极304S可以连接至VDD。COMS开关302的另一端302B与PMOS FET的漏极304D之间的所示连接可以形成图2所示的节点SB，馈送PMOS信号开关FET 24和26的本体连接b1和b2。可以看出，当CLK为ON时(是GND)，CMOS开关302接通，并且由于NCLK为OFF，PMOS FET开关304断开。节点SB因此连接至输入节点A，来接收Signal_In。当CLK为OFF且NLCK为ON时，302和304的状态反转，并且节点SB通过PMOS FET开关304连接至VDD。CMOS开关302和PMOS FET开关304的所示堆叠还可以实现图1的根据一个实施例的S/H馈送电路10的偏置序列发生器30。
继续参照图3，示例300还可以包括CMOS开关306和PMOS FET开关308的堆叠布置，以产生馈送PMOS伪晶体管206和208的本体连接b3和b4的偏置电压。该操作类似于CMOS开关302和PMOS FET开关304的堆叠布置的上述操作。当NCLK为ON(是GND)时，COMS开关306接通，并且由于CLK为OFF，PMOS FET开关308断开。节点SMD因此连接至输出节点B，以接收在采样电容器Cs上存储的信号。当NCLK为OFF且CLK为ON时，306和308的状态反转，并且节点SMD通过PMOS FET开关308连接至VDD。
将理解的是，图3示出了电路功能框图，并且可以不代表与PMOS信号开关FET 24和26和/或PMOS伪晶体管206和208有关的开关SW1至SW4的优选物理布置。
根据一个或多个实施例的一个方面，相对于形成具有图2所示实施例的S/H馈送电路的部件，形成图3的示例300的部件的以下物理布置可以是优选的：SW1的CMOS开关302实现方式优选地可以位于PMOS信号开关FET 24和26的本体与输入节点A之间；SW3的PMOS开关304实现方式优选地可以位于PMOS信号开关FET 24和26的本体与VDD电源之间；SW2的CMOS开关306优选地可以位于PMOS伪FET 206和208的本体与输出节点B之间；以及SW4的PMOS FET 308实现方式优选地可以位于PMOS伪FET 206和208的本体与电源干线VDD之间。
继续参照图3，可以由VDD电源电势对在示例切换网络300中使用的PMOS器件的本体进行偏置，并且可以由GND电势对CMOS开关302和306内的NMOS器件(未单独编号)的本体进行偏置。
图4示出了采样和保持控制信号生成电路的一个实现方式400的电路图，以从给定CLK_IN生成CLK和NCLK。参照图4，示例400包括：反相器402，由连接在VDD与GND之间的PMOS FET(示出，但未单独编号)和NMOS FET(示出，但未单独编号)的堆叠形成；以及常通(always-on)缓冲器404，由PMOS通过(pass)晶体管(示出，但未单独编号)和NMOS通过(pass)晶体管(示出，但未单独编号)的并行连接形成。
继续参照图4，在示例反相器402中，PMOS FET的源极连接至VDD，并且PMOS FET的漏极连接至NMOS FET的漏极，该连接是从中生成NCLK的中间点。反相器402的NMOS FET的源极连接至GND。给定CLK_IN连接至反相器402中两个FET的栅极。容易看出，当CLK_IN为VDD时，PMOS FET截止且NMOS FET导通，从而从中生成NCLK信号的接点连接至GND。NCLK因此是CLK_IN信号的反转、延迟版本。NCLK被延迟是由于形成反相器402的FET的固有开关延迟。延迟量可以是被任意称作DL1个单位时间。
继续参照图4，常通缓冲器404生成CLK作为CLK_IN信号的延迟、非反转版本。延迟量DL2优选地与DL1相同，例如这通过使缓冲器404的FET形成为与反相器402的FET具有相同、近似相同的物理参数、相对物理布置。缓冲器404常通，这是因为其PMOS FET的栅极连接至GND且其本体被偏置在VDD，以及NMOS FET的栅极连接至VDD且本体被偏置在GND。缓冲器404的FET因此完全导通，使得CLK信号在全GND到VDD范围之中摆动。
DL1与DL2之间的公差(在固定范围方面或在统计方面)是应用相关的，S/H器件领域的普通技术人员考虑到具体应用，在阅读本公开时容易指出或认识到这种公差。这些技术人员容易理解，DL1与DL2之间的最大差值可以通过利用对这些技术人员在阅读本公开时可认识到的因素进行指定或计算的模型，例如在SPICE上对电路进行建模来确定，上述因素例如是：与PMOS信号开关FET(例如，PMOS FET 24和26)以及其关联PMOS伪FET(例如，FET 206和208)相关联的上述Qh和Qs电荷、这些FET各自的开关特性、这些FET各自的“Cgs”和“Cgd”值、以及相关迹线延迟和阻抗。
本领域普通技术人员在阅读本公开时还容易理解，DL1与DL2之间的最大差值、以及贯穿实际实现的电路各个点处CLK与NCLK边沿之间的差别将影响以下匹配：可操作信号开关PMOS FET(例如，PMOSFET 24和26)在根据上述实施例布置和操作时所呈现的电荷注入和假信号与PMOS伪FET(例如，PMOS伪FET206和208)在根据上述实施例布置和操作时所呈现的上述相反动作电荷注入和假信号之间的匹配。
图5是S/H馈送开关的一个示例分支的一个示例简要截面图500的示意，出于示意目的，是根据图2的示意示例200的示例分支202的截面图。参照图5，该示例在具有就第一N阱504和第二N阱506的P衬底502上形成。第一N阱504可以实现第一PMOS伪FET 206的本体，第二N阱可以实现第一PMOS信号开关FET 24的本体。第一N阱504可以包含n+注入508和p+注入510和512，n+注入508形成第一PMOS伪FET 206的本体连接b3，p+注入510和512形成FET 206的漏极和源极(在图2中未编号)。类似地，第二N阱506可以包含n+注入514和p+注入516和518，n+注入514形成第一PMOS信号开关FET 24的本体连接b1，p+注入516和518形成FET 24的源极和漏极(在图2中未编号)。
继续参照图5，形成第一PMOS伪FET 206的本体连接b3的n+注入508可以连接至偏置线，例如，图2的偏置线212，以及类似地，形成第一PMOS信号开关FET 24的本体连接b1的n+注入514可以连接至偏置线，例如，图2的偏置线28。由N阱504上形成的介电绝缘层522之上的n+多晶硅520所形成的栅极可以连接至NCLK，以形成第一PMOS伪FET 206的栅极，并且如图2所示，可以连接至NCLK信号。同样，N阱506上形成的介电绝缘层526之上的n+多晶硅524所形成的栅极可以连接至CLK信号，以形成如图2所示的第一PMOS信号开关FET 24的栅极。
优选地，但并非必要地，由连接至GND的p+注入528对P衬底502进行偏置。
尽管已经具体参照各种示例实施例的某些示例方面详细描述了这些示例实施例，但是应当理解，本发明具有其他实施例，并且可以在各个显而易见方面对其细节进行修改。本领域技术人员将容易认识到，可以进行变型和修改，而同时保持在本发明的精神和范围内。
相应地，上述公开、说明书和附图仅出于示意的目的，并不以任何方式限制由权利要求所限定的本发明。

Claims (7)

1.一种采样/保持馈送开关，用于可切换地将输入节点连接至输出节点以及将输入节点与输出节点隔离，所述输入节点可连接至信号源以接收输入信号，所述输出节点可连接至采样电容器，采样电容器用于保持输入信号的采样，所述采样/保持馈送开关包括：
第一信号分支，在一端连接至输入节点且在另一端连接至输出节点，具有第一PMOS信号开关FET和第一PMOS伪FET，第一PMOS信号开关FET具有相应开关FET本体连接，第一PMOS伪FET具有相应伪FET本体连接，该第一信号分支还具有连接至第一PMOS信号开关FET的第一栅极到源极电容、连接至第一PMOS信号开关FET的第一栅极到漏极电容、连接至第一PMOS伪FET的第二栅极到源极电容以及连接至第一PMOS伪FET的第二栅极到漏极电容；
第二信号分支，在一端连接至输入节点且在另一端连接至输出节点，具有第二PMOS信号开关FET和第二PMOS伪FET，第二PMOS信号开关FET具有相应开关FET本体连接，第二PMOS伪FET具有相应伪FET本体连接，该第二信号分支还具有连接至第二PMOS信号开关FET的第三栅极到源极电容、连接至第二PMOS信号开关FET的第三栅极到漏极电容、连接至第二PMOS伪FET的第四栅极到源极电容以及连接至第二PMOS伪FET的第四栅极到漏极电容；
开关FET偏置切换序列发生器，连接至开关FET本体连接，以在输入节点与VDD之间切换PMOS信号开关FET的开关FET本体连接；
伪FET偏置切换序列发生器，连接至伪FET本体连接，以在输出节点与VDD之间切换PMOS伪FET的伪FET本体连接；
时钟发生器电路，连接至开关FET和伪FET，被配置为生成在采样状态电压与保持状态电压之间切换的时钟信号CLK以及生成所述CLK的反转信号NCLK，并向所述开关FET和所述伪FET输入CLK和NCLK，以控制开关FET并控制伪FET，来从第一操作状态切换至第二操作状态，
其中，采样电容器、第一和第三栅极到源极电容以及第一和第三栅极到漏极电容产生开关偏移电压，并且采样电容器、第二和第四栅极到源极电容以及第二和第四栅极到漏极电容产生伪偏移电压，所述伪偏移电压实质上等于所述开关偏移电压。
2.根据权利要求1所述的采样/保持馈送开关，
其中，第一PMOS信号开关FET具有连接至所述CLK信号的栅极、连接至输入节点的源极、连接至输出节点的漏极，所述FET被配置为：响应于所述CLK处于采样状态电压而在所述源极和所述漏极之间形成导电沟道，以及响应于所述CLK处于保持状态电压而移除所述导电沟道，
其中，第二PMOS信号开关FET具有连接至所述CLK信号的栅极、连接至输出节点的源极、连接至输入节点的漏极，所述FET被配置为：响应于所述CLK处于采样状态电压而在所述源极与所述漏极之间形成导电沟道，以及响应于所述CLK处于保持状态电压而移除所述导电沟道。
3.根据权利要求1所述的采样/保持馈送开关，
其中，第一PMOS伪FET具有连接至所述NCLK的栅极、直接连接至第一PMOS信号开关FET源极的源极、直接连接至输入节点的漏极，其源极和漏极通过位于第一PMOS信号开关FET的源极与输入节点之间的低阻抗金属线而连接，以及
其中，第二PMOS伪FET具有连接至所述NCLK的栅极、直接连接至第二PMOS信号开关FET源极的源极、直接连接至输出节点的漏极，其源极和漏极通过位于第二PMOS信号开关FET的源极与输出节点之间的低阻抗金属线而连接。
4.根据权利要求1所述的采样/保持馈送开关，其中开关FET偏置切换序列发生器包括：
第一开关，受所述CLK控制以在接通状态与断开状态之间进行切换，所述接通状态响应于所述CLK处于所述采样状态电压，将输入节点连接至第一和第二PMOS信号开关FET的开关FET本体连接，所述断开状态响应于所述CLK处于所述保持状态电压，将输入节点与第一和第二PMOS信号开关FET的开关FET本体连接断开；以及
第二开关，受所述NCLK控制，具有接通状态与断开状态，所述接通状态响应于所述CLK处于所述保持状态电压，将VDD节点连接至第一和第二PMOS信号开关FET的FET开关本体连接，所述断开状态响应于所述CLK处于所述采样状态电压，将VDD节点与第一和第二PMOS信号开关FET的FET开关本体连接断开。
5.根据权利要求1所述的采样/保持馈送开关，其中伪FET偏置切换序列发生器包括：
第一开关，受所述NCLK控制以在接通状态与断开状态之间进行切换，所述接通状态响应于所述CLK处于所述保持状态电压，将输出节点连接至第一和第二PMOS伪FET的伪FET本体连接，所述断开状态响应于所述CLK处于所述采样状态电压，将输出节点与第一和第二PMOS伪FET的伪FET本体连接断开；以及
第二开关，受所述CLK控制，具有接通状态与断开状态，所述接通状态响应于所述CLK处于所述采样状态电压，将VDD节点连接至第一和第二PMOS伪FET的伪FET本体连接，所述断开状态响应于所述CLK处于所述保持状态电压，将VDD节点与第一和第二PMOS伪FET的伪FET本体连接断开。
6.根据权利要求1所述的采样/保持馈送开关，其中，时钟发生器电路接收给定时钟信号CLK_IN，以响应于此生成所述CLK以及所述NCLK，所述时钟发生器电路包括：
反相器，由具有给定PMOS晶体管大小的一个PMOS晶体管以及具有给定NMOS晶体管大小的一个NMOS晶体管形成，用来接收CLK_IN，并且响应于此，生成所述NCLK；以及
常通缓冲器，接收所述CLK_IN，并响应于此，生成所述CLK，所述常通缓冲器由具有所述给定PMOS晶体管大小的PMOS晶体管以及具有所述给定NMOS晶体管大小的NMOS晶体管形成。
7.根据权利要求1所述的采样/保持馈送开关，
其中，第一PMOS信号开关FET具有给定几何形状、给定性能相关尺寸以及给定物理实现方位，以及
其中，第二PMOS信号开关FET、第一信号分支中的第一PMOS伪FET以及第二信号分支中的第二PMOS伪FET各自均具有与所述给定几何形状、所述给定性能相关尺寸以及所述给定物理实现方位相同的几何形状、性能相关尺寸以及物理实现方位。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103825616B (zh) * 2014-01-15 2017-05-31 厦门优迅高速芯片有限公司 一种自举时钟采样开关的时钟馈通补偿电路
US9438223B2 (en) * 2014-05-20 2016-09-06 Qualcomm Incorporated Transistor based switch stack having filters for preserving AC equipotential nodes
KR102348686B1 (ko) * 2017-08-04 2022-01-06 삼성전기주식회사 션트 및 바이어스 복합형의 고주파 스위치 장치
US10305452B2 (en) * 2017-09-28 2019-05-28 Microchip Technology Incorporated Five-level switched-capacitance DAC using bootstrapped switches
CN113708746B (zh) * 2020-05-21 2024-01-26 杭州深谙微电子科技有限公司 一种模拟开关电路和多路复用器
JP2021197580A (ja) * 2020-06-10 2021-12-27 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体
CN111613171B (zh) * 2020-06-23 2023-11-21 京东方科技集团股份有限公司 信号选择电路和显示装置
CN113225078B (zh) * 2021-05-07 2022-10-04 西安博瑞集信电子科技有限公司 一种抗高频干扰差分开关单元

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265911B1 (en) * 1999-12-02 2001-07-24 Analog Devices, Inc. Sample and hold circuit having improved linearity
US7015729B1 (en) * 2004-02-20 2006-03-21 National Semiconductor Corporation Apparatus and method for sample-and-hold with boosted holding switch
CN101110585A (zh) * 2007-08-14 2008-01-23 东南大学 一种改进的栅源跟随采样开关设计方法及其开关电路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4473761A (en) * 1982-04-23 1984-09-25 Motorola, Inc. Solid state transmission gate
US5111072A (en) * 1990-08-29 1992-05-05 Ncr Corporation Sample-and-hold switch with low on resistance and reduced charge injection
JP3258930B2 (ja) * 1997-04-24 2002-02-18 東芝マイクロエレクトロニクス株式会社 トランスミッション・ゲート
KR100477564B1 (ko) * 2002-08-19 2005-03-18 이디텍 주식회사 영상출력시스템에 내장되는 에이디변환기의 트랙앤홀드회로장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265911B1 (en) * 1999-12-02 2001-07-24 Analog Devices, Inc. Sample and hold circuit having improved linearity
US7015729B1 (en) * 2004-02-20 2006-03-21 National Semiconductor Corporation Apparatus and method for sample-and-hold with boosted holding switch
CN101110585A (zh) * 2007-08-14 2008-01-23 东南大学 一种改进的栅源跟随采样开关设计方法及其开关电路

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