CN106027030B - 一种高速高线性全差分跟随器 - Google Patents

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Abstract

本发明公开了一种高速高线性全差分跟随器，包括源极跟随器，所述源极跟随器包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、采样开关KP、采样开关KN和两个采样电容CL，该全差分跟随器还包括输入管衬底电压偏置电路，所述输入管衬底电压偏置电路包括第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管。在本发明中，输入管M1和M2的衬底电压会随着输入电压VIP和VIN的变化而变化，这会大大缓解传统输入NMOS管的衬底偏置效应，使得源极跟随器的输出阻抗趋于稳定，从而明显提高源极跟随器的线性度。

Description

一种高速高线性全差分跟随器
技术领域
本发明属于模拟或数模混合集成电路技术领域，涉及一种高速高线性全差分跟随器。
背景技术
近年来，随着集成电路工艺水平的不断发展，MOS管的特征尺寸不断降低，集成电路的工作电压不断降低，使得集成电路的功耗大幅度减小，速度进一步提高。另一方面，MOS的输出阻抗也不断降低，由于工作电压的降低，已经很难采用多个MOS管串联的结构来实现高的输出阻抗，因为这种结构会消耗较大的电压裕度。
上述问题给高输出阻抗的应用场合提出了挑战，由于模数转换器的速度不断提高，在设计电路时，必须在采样前端加入跟随器，这个跟随器的作用是将芯片内部的采样网络和测试版上的电路进行隔离，同时对芯片内部的采样网络进行驱动。对芯片内部的采样网络而言，当输入信号频率较低时，高线性度的主导因素是跟随器中的恒流源需要提供一个很大的输出阻抗，当输入信号频率较高时，高线性度的主导因素是跟随器中的恒流源需要提供一个很大的输出电流，而这两者通常是互相矛盾的，因为对于MOS管结构的恒流源而言，大的输出阻抗意味著很小的电流，而大电流通常会导致很小的输出阻抗。传统的源极跟随器通常由两个NMOS管串联构成，这种结构的优点是结构非常简单，作为输入管的NMOS管能够提高很大的跨导，作为恒流源的NMOS管能够提供很大的输出阻抗，但是缺点在于作为输入管的NMOS管衬底接地，当输入信号幅度变化较大时，输入管会出现很严重的衬底偏置效应，使得输入管的阈值电压发生变化，从而影响整个跟随器的线性度。为了缓解上述问题，衬底偏置电路被引入跟随器，此时，源极跟随器输入管的衬底不再直接接地，而是和另一个结构相同的源极跟随器的输入管源极相连，这种连接方式会使得输入管的衬底电压随输入管的源极电压变化而变化，大大缓解了之前描述的输入管衬底偏置效应，使得输入管的阈值电压变化明显减小，和传统结构相比，明显改善了线性度。但是，作为恒流源的NMOS管的漏极电压随着输入电压的变化而不断变化，由于NMOS管沟道长度调制效应的存在，作为恒流源的NMOS管的电流会不断变化，这会减小作为恒流源的NMOS管的输出阻抗，同样会影响整个跟随器的线性度。
发明内容
鉴于此，本发明提供一种高速高线性全差分跟随器。
为达到上述目的，本发明提供如下技术方案：一种高速高线性全差分跟随器，包括源极跟随器，所述源极跟随器包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、采样开关KP、采样开关KN和两个采样电容CL，该全差分跟随器还包括输入管衬底电压偏置电路，所述输入管衬底电压偏置电路包括第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，所述第五NMOS管的漏极、第七NMOS管的漏极分别与电源VDD连接，所述第五NMOS管的衬底与源极连接，第五NMOS管的源极分别与第六NMOS管的漏极、第一NMOS管的衬底连接，第六NMOS管的源极接地；所述第七NMOS管的衬底与源极连接，第七NMOS管的源极分别与第八NMOS管的漏极、第二NMOS管的衬底连接，第八NMOS 管的源极接地；所述第一NMOS管的栅极与第五NMOS管的栅极接同样的输入信号VIP；所述第二NMOS管的栅极与第七NMOS管的栅极接同样的输入信号VIN，所述第三NMOS管的栅极、第四NMOS管的栅极、第六NMOS管的栅极和第八NMOS管的栅极接同样的偏置电压VB。
进一步，所述输入管衬底电压偏置电路还包括栅极电压控制电路，所述栅极电压控制电路包括第一栅极电压控制单元和第二栅极电压控制单元，所述第一栅极电压控制单元包括电阻 R3和电容CP1，所述电阻R3的一端接偏置电压VB，电阻R3的另一端与第三NMOS管的栅极连接，第六NMOS管的栅极分别与第三NMOS管的栅极、电容CP1的一端连接，电容CP1的另一端接输入信号VIN；所述第二栅极电压控制单元包括电阻R4和电容CP2，所述电阻R4 的一端接偏置电压VB，电阻R4的另一端与第四NMOS管的栅极连接，第八NMOS管的栅极分别与第四NMOS管的栅极、电容CP2的一端连接，电容CP2的另一端接输入信号VIP。
进一步，所述偏置电压VB由偏置电压提供电路生成，所述偏置电压提供电路包括电阻 R1、电阻R2和电容CD，所述电阻R1的一端与电源VDD连接，电阻R1的另一端经电阻R2接地，所述电容CD的一端连接电阻R1与电阻R2的公共端，电容CD的另一端接地。
由于采用了以上技术方案，本发明具有以下有益技术效果：
1、在本发明中，输入管M1和M2的衬底电压会随着输入电压VIP和VIN的变化而变化，这会大大缓解结构1中输入NMOS管的衬底偏置效应，使得源极跟随器的输出阻抗R趋于稳定，从而明显提高源极跟随器的线性度。
2、该发明中，电阻R和电容CP构成恒流源M3和M4管的栅极电压控制结构，使得NMOS管M3/M4的栅极电压和漏极电压反相变化，从而，流过NMOS管M3/M4的电流保持一个相对稳定的值，实现NMOS管M3/M4保持较大的输出阻抗的目的，提高了整个跟随器的线性度。
3、该发明中，由NMOS管M5/M6/M7/M8构成全差分跟随器的输入管衬底电压偏置电路，使得输入管M1/M2的衬底电压跟随其源极电压变化而变化，从而，大大减小了输入管M1/M2 的阈值电压波动，提高了整个跟随器的线性度。
4、该发明中，偏置电压VB的产生电路非常简单，不需要太强的驱动能力，能够有效降低电路的设计难度，并且不影响电路的性能。
附图说明
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步的详细描述，其中：
图1为传统全差分结构源极跟随器原理图；
图2为传统全差分结构源极跟随器等效电路原理图；
图3为基于输入管衬底电压偏置结构的源极跟随器原理图；
图4为一种高速高线性全差分跟随器原理图；
图5为一种高速高线性全差分跟随器单端简化电路；
图6为三种跟随器结构的无杂散动态范围(SFDR)仿真结果对比图；
图7为本发明第二种具体实施方式的原理图。
具体实施方式
以下将结合附图，对本发明的优选实施例进行详细的描述；应当理解，优选实施例仅为了说明本发明，而不是为了限制本发明的保护范围。
为了更详细的描述上述问题，先来仔细分析如图1所示的源极跟随器的工作原理和优缺点。
图1给出了一种传统全差分结构源极跟随器的原理图，如图1所示，其中，两个差分输入管由NMOS管M11和M21构成，两个恒流源NMOS管由NMOS管M31和M41构成，采样开关为KP1/KN1 ，采样电容为CL1。从图1可以看出，这种结构由四个NMOS管构成，实现非常简单。但是这种结构存在的问题也同样明显，我们对它进行单端单路的分析来说明问题，其单端小信号等效电路如图2所示。虚线框内的部分为整个源极跟随器的输出阻抗，假设采样开关KP导通时的导通电阻RKP为一个恒定值，那么，源极跟随器的输出阻抗的变化由输入NMOS 管M1的跨导gm1和恒流源管M3的输出阻抗ro3决定。由晶体管原理知识可知，输入NMOS 管的跨导可表示为：
其中μn表示电子迁移率，COX表示NMOS管栅极电容，表示NMOS管宽长比，VTH表示NMOS管阈值电压，λ表示沟道调制系数，VDS表示NMOS管源漏电压差。当输入信号VIP 变化时，由于输入NMOS管的衬底直接接地，输入NMOS管的衬底和源极之间的电压差是变化的，由晶体管原理知识可知，NMOS管的阈值电压可表示为：
由前文描述可知，式(2)中的VSB是变化的。因此，由式(1)和式(2)可知，影响输入NMOS管跨导gm1的主要因素是NMOS管随输入信号变化而变化的阈值电压。由图2可知，源极跟随器的输出电阻R随输入信号的变化而变化，由三要素法可知：
其中：
τ＝RCL (4)
由式(3)和(4)可知，源极跟随器输出电阻R的变化会影响采样网络的建立时间，从而影响整个源极跟随器的线性度。
基于上述问题，图3提出了一种高速高线性全差分跟随器，其原理图如图3所示。和图1 所示的传统结构源极跟随器相比，图3所示的源极跟随器加入了分别由NMOS管M5/M6和M7/M8构成的输入管衬底电压偏置电路，该结构中，M5和M7的栅极接输入信号VIP/VIN，它们的衬底和源极相连，它们的源极分别和输入管M1/M2的衬底相连，NMOS管M6和M8 分别作为M5和M7的恒流源。和传统结构相比，图3的优点是输入管M1和M2的衬底电压会随着输入电压VIP和VIN的变化而变化，这会大大缓解结构1中输入NMOS管的衬底偏置效应，使得源极跟随器的输出阻抗R趋于稳定，从而明显提高源极跟随器的线性度。
进一步，本发明还提出了一种高速高线性全差分跟随器，如图4所示，其中，NMOS管M1/M2/M3/M4构成全差分跟随器的差分输入级，NMOS管M5/M6/M7/M8构成全差分跟随器的输入管衬底电压偏置电路，电阻R1和电阻R2以及电容CD构成偏置电压提供电路，提供偏置电压VB，电阻R3和电容Cp1构成NMOS管M3的栅极电压控制结构，电阻R4和电容Cp2 构成NMOS管M4的栅极电压控制结构，开关KP和KN为采样开关，电容CL为采样电容。现在将单端电路描述如下，
NMOS管M1和M5的栅极接输入信号VIP，它们的漏极接电源电压vdd，它们的衬底同时接M5的源极，M1的源极接M3的漏极，同时接采样开关KP的一端，采样开关KP的另一端接采样电容CL，M5的源极接M6的漏极，M3的栅极接电阻R3的一端，同时接电容Cp1 的一端和M6的栅极，电阻R3的另一端接偏置电压VB，电容Cp1的另一端接输入信号VIN， M3和M6的源极接地。
NMOS管M2和M7的栅极接输入信号VIN，它们的漏极接电源电压vdd，它们的衬底同时接M7的源极，M2的源极接M4的漏极，同时接采样开关KN的一端，采样开关KN的另一端接采样电容CL，M7的源极接M8的漏极，M4的栅极接电阻R4的一端，同时接电容Cp2 的一端和M8的栅极，电阻R4的另一端接偏置电压VB，电容Cp2的另一端接输入信号VIP， M4和M8的源极接地。
图4所示结构的单端简化电路如图5所示，本发明中，由NMOS管M1/M3和M2/M4构成的源极跟随器结构作为差分输入级的，输入端VIP/VIN和输出端VOP/VON之间存在一个稳定的电压差VGS，当输入端电压VIP/VIN发生变化时，NMOS管M1/M2仍然工作在饱和区，所以它们的栅源电压VGS可以近似认为是恒定的。作为恒流源管的NMOS管M3/M4，同样工作在饱和区，为跟随器提供稳定的电流，但是，当输入端电压VIP/VIN发生变化时，输出端 VOP/VON跟随输入端电压变化而变化，造成M3/M4的漏极电压发生较大的变化。电阻R和电容Cp以及恒流源M3/M4管构成的栅极电压控制结构的存在，能够补偿M3/M4漏极电压的变化造成的电流变化。现以单端为例，将这种补偿技术的工作原理描述如下，由于VIP和VOP 同相变化，VIP和VIN反相变化，所以VIN和VOP反相变化，电容Cp和电阻R构成的结构，使得VIN的变化被耦合到M3管的栅极，从而，M3的栅极电压和漏极电压反相变化，根据电路的具体情况，通过上述补偿思路，如果合理的设置耦合电路中电阻R和电容Cp的值，就可以使得在输入端VIP电压变化的情况下，流过M3的电流保持不变，从而提高M3管的输出阻抗，当输入信号发生变化时，使得源极跟随器的输出阻抗趋于稳定，提高本发明所提出的源极跟随器的线性度。另一方面，由NMOS管M5/M6/M7/M8构成全差分跟随器的输入管衬底电压偏置电路，使得输入管M1/M2的衬底电压跟随其源极电压变化而变化，从而，大大减小了输入管M1/M2的阈值电压波动，同样提高了本发明所提出的源极跟随器的线性度。
为了进一步验证本发明的上述优点，在0.18μmCMOS工艺下，对上述各种结构进行了仔细的设计，对于上述三种结构采用相同的输入/输出管和负载管尺寸，本发明中，补偿网络中的电容Cp1/Cp2取0.2pF，电阻R3/R4取10KΩ，采样电容CL取1pF，电源电压vdd取1.8V，输入偏置电压为1.1V，单端输入电压摆幅为0.7V。
采样频率800MHz，采样时间1ns，随着输入信号频率的变化，三种跟随器结构无杂散动态范围(SFDR)的仿真结果如图6所示，图6中横坐标为输入信号频率，纵坐标为无杂散动态范围(SFDR)。从图6中可以看出，本发明和结构1相比，当输入频率较低时，无杂散动态范围大约提高39％，当输入频率较高时，无杂散动态范围大约提高60％，本发明和结构2 相比，当输入频率较低时，无杂散动态范围大约提高17％，当输入频率较高时，无杂散动态范围大约提高8％.
另外，本实施例还提供另一种高速高线性全差分跟随器，如图7所示。和前述的实施方式相比，该实施方式的不同点在于，电容Cp的另一端由接VIP/VIN变为接VOP/VON。由于VIP 和VOP以及VIN和VON的变化分别是同相的，其工作原理与仿真结果和之前分析的具体实施方式基本相同。
以上所述仅为本发明的优选实施例，并不用于限制本发明，显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (3)

1.一种高速高线性全差分跟随器，包括源极跟随器，所述源极跟随器包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、采样开关KP、采样开关KN和两个采样电容CL，其特征在于：该全差分跟随器还包括输入管衬底电压偏置电路，所述输入管衬底电压偏置电路包括第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，所述第五NMOS管的漏极、第七NMOS管的漏极分别与电源VDD连接，所述第五NMOS管的衬底与源极连接，第五NMOS管的源极分别与第六NMOS管的漏极、第一NMOS管的衬底连接，第六NMOS管的源极接地；所述第七NMOS管的衬底与源极连接，第七NMOS管的源极分别与第八NMOS管的漏极、第二NMOS管的衬底连接，第八NMOS管的源极接地；所述第一NMOS管的栅极与第五NMOS管的栅极接同样的输入信号VIP；所述第二NMOS管的栅极与第七NMOS管的栅极接同样的输入信号VIN，所述第三NMOS管的栅极、第四NMOS管的栅极、第六NMOS管的栅极和第八NMOS管的栅极接同样的偏置电压VB。
2.根据权利要求1所述的高速高线性全差分跟随器，其特征在于：所述输入管衬底电压偏置电路还包括栅极电压控制电路，所述栅极电压控制电路包括第一栅极电压控制单元和第二栅极电压控制单元，
所述第一栅极电压控制单元包括电阻R3和电容Cp1，所述电阻R3的一端接偏置电压VB，电阻R3的另一端与第三NMOS管的栅极连接，第六NMOS管的栅极分别与第三NMOS管的栅极、电容Cp1的一端连接，电容Cp1的另一端接输入信号VIN；
所述第二栅极电压控制单元包括电阻R4和电容Cp2，所述电阻R4的一端接偏置电压VB，电阻R4的另一端与第四NMOS管的栅极连接，第八NMOS管的栅极分别与第四NMOS管的栅极、电容Cp2的一端连接，电容Cp2的另一端接输入信号VIP。
3.根据权利要求2所述的高速高线性全差分跟随器，其特征在于：所述偏置电压VB由偏置电压提供电路生成，所述偏置电压提供电路包括电阻R1、电阻R2和电容CD，所述电阻R1的一端与电源VDD连接，电阻R1的另一端经电阻R2接地，所述电容CD的一端连接电阻R1与电阻R2的公共端，电容CD的另一端接地。
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