CN109947172A - 一种低压降高输出电阻镜像电流源电路 - Google Patents
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Abstract
本发明公开了一种低压降高输出电阻镜像电流源电路，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第一参考电流源Iin、电阻R、电压源VDD；输入电流经低压共源共栅电流镜镜像成两路电流，经第五PMOS管P5、第六PMOS管P6流入由第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4组成的另一组镜像电流源，本发明能够在很低的电流源输出压降下实现稳定的输出电流，便利了低电源电压的深亚微米CMOS工艺下的模拟电路设计，使得模拟集成电路也可以从工艺进步中受益，并且促进先进CMOS工艺下片上系统的实现。
Description
技术领域
本发明属于集成电路设计领域，尤其是涉及一种低压降高输出电阻镜像电流源电路。
背景技术
CMOS工艺中，基本镜像电流源由两个相互匹配的MOS管组成，其中一个MOS管按照二极管方式连接并接入参考电流源，另一个MOS管的漏极为电流输出端，当其漏源电压(即电流源输出压降)大于漏源饱和压降(VDSAT)时输出相对稳定的电流，输出电流与输入电流的比值等于相互匹配的MOS管的尺寸比例。基本镜像电流源的高输出电阻主要是通过电流输出MOS管较大的漏源电压和较长的沟道长度保证的。然而，深亚微米CMOS工艺下MOS管的沟道调制效应更加显著，即便沟道长度相同，在65nm以下CMOS工艺中MOS管的输出电阻与较早工艺相比也大幅下降，甚至不再能正常镜像电流。此外，先进CMOS工艺的电源电压已降至1.2V甚至更低，电压裕度对于模拟电路来说十分紧张，对于电压缓冲器等处理大信号(输入信号幅度大于300mV)的模拟电路来说，情况更加严峻，保证每个MOS管都始终充分工作在饱和区已越来越困难。这种情况下，威尔逊镜像电流源、共源共栅镜像电流源等具有高输出电阻特点的结构也经常不适用。
对传统镜像电流源适应先进CMOS工艺的改进主要包括低压威尔逊镜像电流源、低压共源共栅镜像电流源等。它们较基本镜像电流源提高了输出阻抗，能够提供更为稳定的输出电流；它们较传统威尔逊、共源共栅结构所需压降要小得多，理论值等于2VDSAT。实际上低压威尔逊、共源共栅结构所需的压降至少在300mV附近。对于电源电压越来越低的先进CMOS工艺来说，这仍然是较大的值，使得先进CMOS工艺下的模拟电路设计越来越困难。
发明内容
本发明目的是：提供一种低压降高输出电阻镜像电流源电路，能够在很低的电流源输出压降下实现稳定的输出电流，便利了低电源电压的深亚微米CMOS工艺下的模拟电路设计，使得模拟集成电路也可以从工艺进步中受益，并且促进先进CMOS工艺下片上系统的实现。
本发明的技术方案是：一种低压降高输出电阻镜像电流源电路，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第一参考电流源Iin、电阻R、电压源VDD；
所述第一参考电流源Iin的一端接地，所述第一参考电流源Iin的另一端分别连接到电阻R的一端、第四PMOS管P4的栅极、第五PMOS管P5的栅极和第六PMOS管P6的栅极；所述电阻R的另一端分别连接到第一PMOS管P1的栅极、第二PMOS管P2的栅极、第三PMOS管P3的栅极和第四PMOS管P4的漏极；所述电压源VDD分别连接到第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极；第一PMOS管P1的漏极连接到第四PMOS管P4的源极；第二PMOS管P2的漏极连接到第五PMOS管P5的源极；第三PMOS管P3的漏极连接到第六PMOS管P6的源极；第五PMOS管P5的漏极分别连接到第三NMOS管N3的漏极、第一NMOS管N1的栅极和第二NMOS管N2的栅极；第六PMOS管P6的漏极分别连接到第四NMOS管N4的漏极、第三NMOS管N3的栅极和第四NMOS管N4的栅极；第三NMOS管N3的源极连接到第一NMOS管N1的漏极；第四NMOS管N4的源极连接到第二NMOS管N2的漏极并做为电流输出端Iout；同时第一NMOS管N1的源极和第二NMOS管N2的源极均接地。
作为优选的技术方案，第三NMOS管N3与第四NMOS管N4的尺寸相互匹配，且第三NMOS管N3与第四NMOS管N4的尺寸比为1:1。
作为优选的技术方案，第一NMOS管N1与第二NMOS管N2的尺寸相互匹配，且第一NMOS管N1与第二NMOS管N2的尺寸比为1：M+1。
本发明的工作原理如下：
输入电流经低压共源共栅电流镜镜像成两路电流，经第五PMOS管P5、第六PMOS管P6流入由第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4组成的另一组镜像电流源；其中第三NMOS管N3与第四NMOS管N4的尺寸相互匹配且第三NMOS管N3与第四NMOS管N4的尺寸比为1:1；第一NMOS管N1与第二NMOS管N2的尺寸相互匹配且第一NMOS管N1与第二NMOS管N2的尺寸比为1：M+1。
因此，第三NMOS管N3的源极电压等于第四NMOS管N4的源极电压，即迫使第一NMOS管N1的漏极电压等于第二NMOS管N2的漏极电压，进而实现第一NMOS管N1和第二NMOS管N2之间良好的电流镜像关系。即：只要输出电压未增加到迫使第三NMOS管N3进入线性区，输出电流近似等于输入电流的M倍。
随着输出电压的降低，第一NMOS管N1和第二NMOS管N2的栅极电压上升，第三NMOS管N3和第四NMOS管N4均可以偏置在饱和区，而这保证了第一NMOS管N1漏极电压和第二NMOS管N2漏极电压的近似相等。因此，在第一NMOS管N1和第二NMOS管N2未进入深线性区之前，第一NMOS管N1和第二NMOS管N2都能够较好的实现电流镜像(即其对应的VGS和VDS都相等)，即能够获得很低的最小输出压降。
本发明的优点是：
1.本发明的低压降高输出电阻镜像电流源电路，能够在很低的电流源输出压降下实现稳定的输出电流，便利了低电源电压的深亚微米CMOS工艺下的模拟电路设计，使得模拟集成电路也可以从工艺进步中受益，并且促进先进CMOS工艺下片上系统的实现；
2.本发明所提出的镜像电流源在较低压降下仍然能够输出较为恒定的电流，从而受到应用环境更小的限制，尤其适用于先进的深亚微米CMOS工艺下的模拟电路设计；
3.由于负反馈机制，本发明的输出电阻相比较传统镜像电流源大大提高，即便在较小电流源输出压降时仍然能够维持很高的输出电阻。
附图说明
下面结合附图及实施例对本发明作进一步描述：
图1是本发明实施例一的电路结构示意图；
图2是本发明实施例一的输出电流和输出电阻与输出压降关系曲线，以及其与低压共源共栅结构镜像电流源、基本结构镜像电流源的对比。
具体实施方式
实施例：
参见图1所示，一种低压降高输出电阻镜像电流源电路，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第一参考电流源Iin、电阻R、电压源VDD；
所述第一参考电流源Iin的一端接地，所述第一参考电流源Iin的另一端分别连接到电阻R的一端、第四PMOS管P4的栅极、第五PMOS管P5的栅极和第六PMOS管P6的栅极；所述电阻R的另一端分别连接到第一PMOS管P1的栅极、第二PMOS管P2的栅极、第三PMOS管P3的栅极和第四PMOS管P4的漏极；所述电压源VDD分别连接到第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极；第一PMOS管P1的漏极连接到第四PMOS管P4的源极；第二PMOS管P2的漏极连接到第五PMOS管P5的源极；第三PMOS管P3的漏极连接到第六PMOS管P6的源极；第五PMOS管P5的漏极分别连接到第三NMOS管N3的漏极、第一NMOS管N1的栅极和第二NMOS管N2的栅极；第六PMOS管P6的漏极分别连接到第四NMOS管N4的漏极、第三NMOS管N3的栅极和第四NMOS管N4的栅极；第三NMOS管N3的源极连接到第一NMOS管N1的漏极；第四NMOS管N4的源极连接到第二NMOS管N2的漏极并做为电流输出端Iout；同时第一NMOS管N1的源极和第二NMOS管N2的源极均接地。
本发明的工作原理如下：
输入电流经低压共源共栅电流镜镜像成两路电流，经第五PMOS管P5、第六PMOS管P6流入由第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4组成的另一组镜像电流源；其中第三NMOS管N3与第四NMOS管N4的尺寸相互匹配且第三NMOS管N3与第四NMOS管N4的尺寸比为1:1；第一NMOS管N1与第二NMOS管N2的尺寸相互匹配且第一NMOS管N1与第二NMOS管N2的尺寸比为1：M+1。
因此，第三NMOS管N3的源极电压等于第四NMOS管N4的源极电压，即迫使第一NMOS管N1的漏极电压等于第二NMOS管N2的漏极电压，进而实现第一NMOS管N1和第二NMOS管N2之间良好的电流镜像关系。即：只要输出电压未增加到迫使第三NMOS管N3进入线性区，输出电流近似等于输入电流的M倍。
随着输出电压的降低，第一NMOS管N1和第二NMOS管N2的栅极电压上升，第三NMOS管N3和第四NMOS管N4均可以偏置在饱和区，而这保证了第一NMOS管N1漏极电压和第二NMOS管N2漏极电压的近似相等。因此，在第一NMOS管N1和第二NMOS管N2未进入深线性区之前，第一NMOS管N1和第二NMOS管N2都能够较好的实现电流镜像(即其对应的VGS和VDS都相等)，即能够获得很低的最小输出压降。
参见图2所示，当漏源电压大于0.12V时，本发明已经可以输出较稳定的电流，输出电阻达到1MΩ。而传统镜像电流源在漏源电压达到0.45V时输出电阻仍未能达到1MΩ；低压共源共栅镜像电流源在漏源电压达到0.32V时输出电阻才达到1MΩ，虽然随着输出压降的增加能够获得很好的横流效果，但是其所消耗的电压空间在先进CMOS工艺下是宝贵的资源。随着输出压降的增加，当其大于0.3V时本发明的输出电流开始变大，这是因为第六PMOS管P6逼近线性区，导致流过第四NMOS管N4的电流小于流过第三NMOS管N3的电流，进而导致本发明输出电流的增加。
由此可以知道本发明能够为外部提供更为恒定的电流，而且所需压降也大大减小，方便了先进CMOS工艺下的模拟集成电路设计。
针对附图2作如下补充说明：
1.所述的传统镜像电流源是由两个尺寸相同MOS管组成的基本镜像电流源，其理论上的最小漏源压降等于MOS管的漏源饱和压降VDSAT；
2.传统镜像电流源中MOS管的沟道长度取为2μm；
3.电源电压为标称值1.2V。
综上所述，本发明只需较小的压降就能实现恒流源的效果，在先进CMOS工艺下设计模拟电路时能够节省可观的电压空间。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (3)
1.一种低压降高输出电阻镜像电流源电路，其特征在于，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第一参考电流源Iin、电阻R、电压源VDD；
所述第一参考电流源Iin的一端接地，所述第一参考电流源Iin的另一端分别连接到电阻R的一端、第四PMOS管P4的栅极、第五PMOS管P5的栅极和第六PMOS管P6的栅极；所述电阻R的另一端分别连接到第一PMOS管P1的栅极、第二PMOS管P2的栅极、第三PMOS管P3的栅极和第四PMOS管P4的漏极；所述电压源VDD分别连接到第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极；第一PMOS管P1的漏极连接到第四PMOS管P4的源极；第二PMOS管P2的漏极连接到第五PMOS管P5的源极；第三PMOS管P3的漏极连接到第六PMOS管P6的源极；第五PMOS管P5的漏极分别连接到第三NMOS管N3的漏极、第一NMOS管N1的栅极和第二NMOS管N2的栅极；第六PMOS管P6的漏极分别连接到第四NMOS管N4的漏极、第三NMOS管N3的栅极和第四NMOS管N4的栅极；第三NMOS管N3的源极连接到第一NMOS管N1的漏极；第四NMOS管N4的源极连接到第二NMOS管N2的漏极并做为电流输出端Iout；同时第一NMOS管N1的源极和第二NMOS管N2的源极均接地。
2.根据权利要求1所述的低压降高输出电阻镜像电流源电路，其特征在于，第三NMOS管N3与第四NMOS管N4的尺寸相互匹配，且第三NMOS管N3与第四NMOS管N4的尺寸比为1:1。
3.根据权利要求1所述的低压降高输出电阻镜像电流源电路，其特征在于，第一NMOS管N1与第二NMOS管N2的尺寸相互匹配，且第一NMOS管N1与第二NMOS管N2的尺寸比为1：M+1。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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