CN110247650A - 一种电平移位及其调节电路 - Google Patents

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CN110247650A CN201910504383.9A CN201910504383A CN110247650A CN 110247650 A CN110247650 A CN 110247650A CN 201910504383 A CN201910504383 A CN 201910504383A CN 110247650 A CN110247650 A CN 110247650A
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Abstract

本发明公开了一种电平移位及其调节电路，包括电流源电路和耐压电路，其特征在于，还包括钳位电路、第一电源LV、第二电源HV和逻辑输出端VOUT，其中，所述第一电源LV连接电流源电路，所述第二电源HV连接钳位电路，所述电流源电路和耐压电路连接后接地；所述耐压电路与钳位电路均连接逻辑输出端VOUT。本发明通过设置钳位电路，输出电压的逻辑高电平即为HV电压，输出电压的逻辑低电平由钳位电路决定。因此，可通过设置钳位MOS管的个数调节输出电压的逻辑低电平，从而满足驱动高压MOS管的电平需要。

Description

一种电平移位及其调节电路
技术领域
本发明属于集成电路设计领域，涉及一种模拟集成电路，特别是一种用于电平移位及其调节的电路。
背景技术
在一些芯片内部，通常会涉及到不同逻辑电平的应用，如果整个芯片都用高压电平必然造成不必要的功率损耗，而且这在芯片设计中也是不现实的。而电平移位电路可以将芯片内的低压逻辑电平转换为高压逻辑电平，用于控制电源电压为高压的元器件。这样就可以在仅仅需要高压逻辑的电路模块集成电平移位电路，用于电平转换。电平移位技术广泛应用于开关电源电路、电机驱动电路、OLED显示电路等方面。
由于电平移位及其调节电路主要用于驱动高压器件，而高压器件往往需要高耐压、大电流、高速度等特点，因此电平移位电路需要高驱动能力。另一方面，电平移位电路驱动的高耐压器件通常在高压逻辑和低压逻辑之间切换，传统电平移位电路逻辑高与逻辑低之间的压差很大，一般超过了普通晶体管栅极和源极之间的耐压范围，所以必须使用栅源高耐压的晶体管，这种管子相对于普通晶体管面积更大，会使整个芯片面积增加。且传统电平移位电路具有响应速度慢、驱动电压无法调节、损耗大等缺点。
发明内容
针对上述现有电平移位电路存在的不足，本发明的目的在于，提供一种电平移位及其调节电路。
为了达到上述目的，本发明采用如下技术解决方案：
一种电平移位及其调节电路，包括电流源电路和耐压电路，还包括钳位电路、第一电源LV、第二电源HV和逻辑输出端VOUT，其中，所述第一电源LV连接电流源电路，所述第二电源HV连接钳位电路，所述电流源电路和耐压电路连接后接地；所述耐压电路与钳位电路均连接逻辑输出端VOUT。
进一步的，包括第一电源LV、第二电源HV、反相器INV1、电流源I1、逻辑输入端VIN、输出端VOUT、9个晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9；其中，所述晶体管M1、M2、M7均为5V的低压NMOS管，它们共同组成电流源电路；所述晶体管M3、M6均为40V的高压NMOS管，它们共同组成耐压电路，所述晶体管M4、M5、M8、M9均为衬底可浮接的PMOS管，所述M8和M9管组成钳位电路；
所述反相器INV1的输入端与逻辑输入端VIN相连，反相器INV1的输出端与高压NMOS管M6的栅极相连，电流源I1的一端与第一电源LV相连，另一端与低压NMOS管M1的漏极相连，且电流源I1向低压NMOS管M1的源极灌电流，低压NMOS管M1作为电流镜的源头，其源极接地，栅极和漏极相连；低压NMOS管M2源极接地，栅极与低压NMOS管M1的栅极相连，漏极与高压NMOS管M3的源极相连，高压NMOS管M3的栅极与逻辑输入VIN相连，漏极与低压PMOS管M4的漏极相连，低压PMOS管M4的源极与第二电源HV相连，其栅极和漏极相连且与低压PMOS管M5的栅极相连，低压PMOS管M5的源极和第二电源HV相连，漏极和高压NMOS管M6的漏极相连，高压NMOS管M6的源极和低压NMOS管M7的漏极相连，低压NMOS管M7的源极和地相连，低压PMOS管M8的源极与第二电源HV相连，其栅极和漏极相连，并与低压PMOS管M9的源极相连，低压PMOS管M9的栅极和漏极共同与高压NMOS管M6的漏极相连，并与输出端VOUT相连。
进一步的，包括第一电源LV、第二电源HV、反相器INV1、电流源I1、逻辑输入端VIN，输出端VOUT，10个晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9、M10；其中，所述晶体管M1、M2、M7均为5V的低压NMOS管，它们共同组成电流源电路；所述晶体管M3、M6均为40V的高压NMOS管，它们共同组成耐压电路；所述晶体管M4、M5、M8、M9、M10均为衬底可浮接的PMOS管，其中，M8、M9和M10管组成钳位电路；
所述反相器INV1的输入端与逻辑输入端VIN相连，反相器INV1的输出端与高压NMOS管M6的栅极相连，电流源I1的一端与第一电源LV相连，另一端与低压NMOS管M1的漏极相连，低压NMOS管M1源极接地，栅极和漏极相连，低压NMOS管M2源极接地，栅极与低压NMOS管M1的栅极相连，漏极与高压NMOS管M3的源极相连，从电流镜的源头复制电流，高压NMOS管M3的栅极与逻辑输入VIN相连，漏极与低压PMOS管M4的漏极相连，低压PMOS管M4的源极与第二电源HV相连，作为电流镜的源头，其栅极和漏极相连且与低压PMOS管M5的栅极相连，低压PMOS管M5的源极和第二电源HV相连，漏极和高压NMOS管M6的漏极相连，高压NMOS管M6的源极和低压NMOS管M7的漏极相连，低压NMOS管M7的源极和地相连，低压PMOS管M8的源极与第二电源HV相连，其栅极和漏极相连并与低压PMOS管M9的源极相连，低压PMOS管M9的栅极和漏极相连，并一起和低压PMOS管M10的源极相连，低压PMOS管M10的栅极和漏极共同与高压NMOS管M6的漏极相连，并与输出端VOUT相连。
进一步的，包括第一电源LV，第二电源HV，反相器INV1，电流源I1，逻辑输入端VIN，输出端VOUT，11个晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11；其中，所述晶体管M1、M2、M7均为5V的低压NMOS管，它们共同组成电流源电路；所述晶体管M3、M6均为40V的高压NMOS管，它们共同组成耐压电路；所述晶体管M4、M5、M8、M9、M10、M11管均为衬底可浮接的PMOS管，其中，M8、M9、M10和M11管组成钳位电路；
所述反相器INV1的输入端与逻辑输入端VIN相连，反相器INV1的输出端与高压NMOS管M6的栅极相连，电流源I1的一端与第一电源LV相连，另一端与低压NMOS管M1的漏极相连，低压NMOS管M1源极接地，栅极和漏极相连，低压NMOS管M2源极接地，栅极与低压NMOS管M1的栅极相连，漏极与高压NMOS管M3的源极相连，从电流镜的源头复制电流，高压NMOS管M3的栅极与逻辑输入VIN相连，漏极与低压PMOS管M4的漏极相连，低压PMOS管M4的源极与第二电源HV相连，作为电流镜的源头，其栅极和漏极相连且与低压PMOS管M5的栅极相连，低压PMOS管M5的源极和第二电源HV相连，漏极和高压NMOS管M6的漏极相连，高压NMOS管M6的源极和低压NMOS管M7的漏极相连，低压NMOS管M7的源极和地相连，低压PMOS管M8的源极与第二电源HV相连，其栅极和漏极相连，并与低压PMOS管M9的源极相连，低压PMOS管M9的栅极和漏极相连，并一起和低压PMOS管M10的源极相连，低压PMOS管M10的栅极和漏极相连，并一起和低压PMOS管M11的源极相连，低压PMOS管M11的栅极和漏极共同与高压NMOS管M6的漏极相连，并与输出VOUT相连。
进一步的，包括第一电源LV、第二电源HV、反相器INV1、电流源I1、逻辑输入端VIN、输出端VOUT、钳位电阻R1、7个晶体管M1、M2、M3、M4、M5、M6、M7；其中，晶体管M1、M2、M7均为5V的低压NMOS管，它们共同组成电流源电路，为各支路提供电流，晶体管M3、M6均为40V的高压NMOS管，它们共同组成耐压电路，承受各自支路上的大部分电压降，晶体管M4、M5管均为衬底可浮接的PMOS管；R1作为钳位电路；
所述反相器INV1的输入端与逻辑输入端VIN相连，反相器INV1的输出端与高压NMOS管M6的栅极相连，电流源I1的一端与第一电源LV相连，另一端与低压NMOS管M1的漏极相连，且电流源I1向低压NMOS管M1的源极灌电流，低压NMOS管M1作为电流镜的源头，其源极接地，栅极和漏极相连，低压NMOS管M2源极接地，栅极与低压NMOS管M1的栅极相连，漏极与高压NMOS管M3的源极相连，从电流镜的源头复制电流，高压NMOS管M3的栅极与逻辑输入VIN相连，漏极与低压PMOS管M4的漏极相连，低压PMOS管M4的源极与第二电源HV相连，作为电流镜的源头，其栅极和漏极相连且与低压PMOS管M5的栅极相连，低压PMOS管M5的源极和第二电源HV相连，漏极和高压NMOS管M6的漏极相连，高压NMOS管M6的源极和低压NMOS管M7的漏极相连，低压NMOS管M7的源极和地相连，钳位电阻R1一端与高压电源HV相连，另一端与输出VOUT相连。
进一步的，所述第一电源LV的输入电压范围为0V到5V。
进一步的，所述第二电源HV的输入电压范围为5V到40V。
与现有电平移位电路相比，本发明具有如下优点：
1、所述电平移位及其调节电路中存在输出钳位电路，输出电压的逻辑高电平即为HV电压，输出电压的逻辑低电平由钳位电路决定。因此，可以通过设置钳位电路钳位MOS管的个数调节输出电压的逻辑低电平，从而满足驱动高压MOS管的电平需要。
2、本发明通过调节钳位电路中晶体管的宽长比或者调节钳位电路中电阻的阻值能够精准控制输出VOUT的驱动能力，并精准转移到特定的输出电压，电路便于集成。
3、本发明的电路仅由一个普通的非逻辑门、两个耐高压晶体管以及多个普通晶体管即可实现电平移位功能，电路面积小，集成度高。
附图说明
图1为本发明的电平移位及其调节电路的功能框图；
图2为本发明的实施例一的电路示意图；
图3为本发明的实施例二的电路示意图；
图4为本发明的实施例三的电路示意图。
图5为本发明的实施例四的电路示意图。
具体实施方式
下面通过附图和实施例对本发明作进一步说明。
本发明的电平移位及其调节电路，包括第一电源LV、第二电源HV、电流源电路、耐压电路、钳位电路和逻辑输出端VOUT，其中，第一电源LV连接电流源电路，第二电源HV连接钳位电路，电流源电路和耐压电路连接后接地；耐压电路与钳位电路均连接逻辑输出端VOUT。
上述技术方案中，电流源电路用于为本发明的电路整体提供电流，电流源电路决定了本发明电路的功率损耗；耐压电路用于承受HV到地之间的大部分电压，防止低压器件因为承受高压而被击穿。钳位电路是本发明的关键电路，本发明通过设置钳位电路，输出电压的逻辑高电平即为HV电压，输出电压的逻辑低电平由钳位电路决定。因此，可通过设置钳位MOS管的个数调节输出电压的逻辑低电平，从而满足驱动高压MOS管的电平需要。根据钳位管的个数不同列举了以下三个实施例。
实施例一：
本实施例提供了一种电平移位及其调节电路，如图2所示，包括第一电源LV、第二电源HV、反相器INV1、电流源I1、逻辑输入端VIN、输出端VOUT、9个晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9；其中，晶体管M1、M2、M7均为5V的低压NMOS管，它们共同组成电流源电路，为各支路提供电流；晶体管M3、M6均为40V的高压NMOS管，它们共同组成耐压电路，承受各自支路上的大部分电压降，晶体管M4、M5、M8、M9均为衬底可浮接的PMOS管，其中，M8和M9管组成图1中钳位电路。
所述反相器INV1的输入端与逻辑输入端VIN相连，反相器INV1的输出端与高压NMOS管M6的栅极相连，电流源I1的一端与第一电源LV相连，另一端与低压NMOS管M1的漏极相连，且电流源I1向低压NMOS管M1的源极灌电流，低压NMOS管M1作为电流镜的源头，其源极接地，栅极和漏极相连；低压NMOS管M2源极接地，栅极与低压NMOS管M1的栅极相连，漏极与高压NMOS管M3的源极相连，从电流镜的源头复制电流，高压NMOS管M3的栅极与逻辑输入VIN相连，漏极与低压PMOS管M4的漏极相连，低压PMOS管M4的源极与第二电源HV相连，作为电流镜的源头，其栅极和漏极相连且与低压PMOS管M5的栅极相连，低压PMOS管M5的源极和第二电源HV相连，漏极和高压NMOS管M6的漏极相连，高压NMOS管M6的源极和低压NMOS管M7的漏极相连，低压NMOS管M7的源极和地相连，低压PMOS管M8的源极与第二电源HV相连，其栅极和漏极相连，并与低压PMOS管M9的源极相连，低压PMOS管M9的栅极和漏极共同与高压NMOS管M6的漏极相连，并与输出端VOUT相连。
所述低压PMOS管M8和低压PMOS管M9为电平移位及其调节电路的钳位电路，M8和M9的栅极与漏极连接，组成二极管连接方式，如果PMOS管的栅漏开启电压按0.8V计算，所述输出电压VOUT为HV-1.6V。
所述钳位电路限制了输出端低压逻辑电平，该实施例中输出低逻辑时的为HV-1.6V，而传统电路此处输出低逻辑电平一般为低电位，从高压逻辑HV到低压逻辑地电位之间的压差会导致电平移位电路所驱动的器件必须选择栅源耐高压的器件，否则会将器件击穿，而栅源耐高压的器件比普通器件面积更大，这会增加集成电路的面积。由于本实施例中输出高压逻辑HV到输出低压逻辑HV-1.6V的压差在普通器件栅源耐压范围以内，所以电平移位电路所驱动的器件可以使用普通器件，相比传统电平移位电路降低了整个芯片的面积。
实施例二：
本实施例提供了一种电平移位及其调节电路，如图3所示，包括第一电源LV、第二电源HV、反相器INV1、电流源I1、逻辑输入端VIN，输出端VOUT，10个晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9、M10；其中，晶体管M1、M2、M7均为5V的低压NMOS管，它们共同组成电流源电路，为各支路提供电流，晶体管M3、M6均为40V的高压NMOS管，它们共同组成耐压电路，承受各自支路上的大部分电压降，晶体管M4、M5、M8、M9、M10均为衬底可浮接的PMOS管，其中，M8、M9和M10管组成钳位电路；
所述反相器INV1的输入端与逻辑输入端VIN相连，反相器INV1的输出端与高压NMOS管M6的栅极相连，电流源I1的一端与第一电源LV相连，另一端与低压NMOS管M1的漏极相连，且电流源I1向低压NMOS管M1的源极灌电流，低压NMOS管M1作为电流镜的源头，其源极接地，栅极和漏极相连，低压NMOS管M2源极接地，栅极与低压NMOS管M1的栅极相连，漏极与高压NMOS管M3的源极相连，从电流镜的源头复制电流，高压NMOS管M3的栅极与逻辑输入VIN相连，漏极与低压PMOS管M4的漏极相连，低压PMOS管M4的源极与第二电源HV相连，作为电流镜的源头，其栅极和漏极相连且与低压PMOS管M5的栅极相连，低压PMOS管M5的源极和第二电源HV相连，漏极和高压NMOS管M6的漏极相连，高压NMOS管M6的源极和低压NMOS管M7的漏极相连，低压NMOS管M7的源极和地相连，低压PMOS管M8的源极与第二电源HV相连，其栅极和漏极相连并与低压PMOS管M9的源极相连，低压PMOS管M9的栅极和漏极相连，并一起和低压PMOS管M10的源极相连，低压PMOS管M10的栅极和漏极共同与高压NMOS管M6的漏极相连，并与输出端VOUT相连。
所述低压PMOS管M8、低压PMOS管M9和低压PMOS管M10为电平移位及其调节电路的钳位电路，M8、M9和M10的栅极与漏极连接，组成二极管连接方式，如果PMOS管的栅漏开启电压按0.8V计算，所述输出电压VOUT为HV-2.4V。
由于本实施例中输出高压逻辑HV到输出低压逻辑HV-2.4V的压差在普通器件栅源耐压范围以内，所以电平移位电路所驱动的器件可以使用普通器件，相比传统电平移位电路降低了整个芯片的面积。
实施例三：
本实施例提供了一种电平移位及其调节电路，如图4所示，包括第一电源LV，第二电源HV，反相器INV1，电流源I1，逻辑输入端VIN，输出端VOUT，11个晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11；其中，晶体管M1、M2、M7均为5V的低压NMOS管，它们共同组成电流源电路，为各支路提供电流，晶体管M3、M6均为40V的高压NMOS管，它们共同组成耐压电路，承受各自支路上的大部分电压降，晶体管M4、M5、M8、M9、M10、M11管均为衬底可浮接的PMOS管，其中，M8、M9、M10和M11管组成钳位电路；
所述反相器INV1的输入端与逻辑输入端VIN相连，反相器INV1的输出端与高压NMOS管M6的栅极相连，电流源I1的一端与第一电源LV相连，另一端与低压NMOS管M1的漏极相连，且电流源I1向低压NMOS管M1的源极灌电流，低压NMOS管M1作为电流镜的源头，其源极接地，栅极和漏极相连，低压NMOS管M2源极接地，栅极与低压NMOS管M1的栅极相连，漏极与高压NMOS管M3的源极相连，从电流镜的源头复制电流，高压NMOS管M3的栅极与逻辑输入VIN相连，漏极与低压PMOS管M4的漏极相连，低压PMOS管M4的源极与第二电源HV相连，作为电流镜的源头，其栅极和漏极相连且与低压PMOS管M5的栅极相连，低压PMOS管M5的源极和第二电源HV相连，漏极和高压NMOS管M6的漏极相连，高压NMOS管M6的源极和低压NMOS管M7的漏极相连，低压NMOS管M7的源极和地相连，低压PMOS管M8的源极与第二电源HV相连，其栅极和漏极相连，并与低压PMOS管M9的源极相连，低压PMOS管M9的栅极和漏极相连，并一起和低压PMOS管M10的源极相连，低压PMOS管M10的栅极和漏极相连，并一起和低压PMOS管M11的源极相连，低压PMOS管M11的栅极和漏极共同与高压NMOS管M6的漏极相连，并与输出VOUT相连。
所述低压PMOS管M8、低压PMOS管M9、低压PMOS管M10和低压PMOS管M11为电平移位及其调节电路的钳位电路，M8、M9、M10和M11的栅极与漏极连接，组成二极管连接方式，如果PMOS管的栅漏开启电压按0.8V计算，所述输出电压VOUT为HV-3.2V。
由于本实施例中输出高压逻辑HV到输出低压逻辑HV-3.2V的压差在普通器件栅源耐压范围以内，所以电平移位电路所驱动的器件可以使用普通器件，相比传统电平移位电路降低了整个芯片的面积。
本发明的工作原理：
由于实施例一、二、三的原理类似，以下仅以实施例二为例进行说明。
晶体管M2和M7作为电流镜为两条支路提供电流，M2和M7的漏极接地电位，而M4和M5源极接高压电源，为了保护M2、M4、M5、M7管不被击穿，将M3和M6用源漏耐高压的高压管代替。输入端VIN为低压逻辑低电平时，M3截止，M6导通，VOUT通过M7拉到地电位。由于VOUT通过三个二极管连接的低压PMOS管与高压电源HV连接，VOUT最低电位被三个PMOS钳位管所限制。M6～M10通路上的电流由M7管镜像得到，此支路上电流一定时，可以通过调节M8～M10的宽长比唯一确定VOUT电平。
VIN为低压逻辑低电平时M7支路电流为：
所述VIN为低压逻辑低电平时VOUT电位为：
VOUTL＝VHV-(VGS8+VGS9+VGS10)
式中，
所以可整理得到输入端VIN为低电平时输出端VOUT电压为：
所述输入端VIN为高电平时，M3导通，M6截止，VOUT被M5拉到高压电源HV，即：
VOUTH＝VHV
由VOUTL和VOUTH知，电平移位电路输出端逻辑VOUT压差为：
综上，由于功耗以及电平转换速度的影响，一般将ΔVOUT调整为2～2.5V范围内，小于MOS管的击穿电压，可用来作为高压管的逻辑控制端。
实施例四：
本实施例提供了一种电平移位及其调节电路，如图5所示，包括第一电源LV、第二电源HV、反相器INV1、电流源I1、逻辑输入端VIN、输出端VOUT、钳位电阻R1、7个晶体管M1、M2、M3、M4、M5、M6、M7；其中，晶体管M1、M2、M7均为5V的低压NMOS管，它们共同组成电流源电路，为各支路提供电流，晶体管M3、M6均为40V的高压NMOS管，它们共同组成耐压电路，承受各自支路上的大部分电压降，晶体管M4、M5管均为衬底可浮接的PMOS管；R1作为钳位电路，调节输出电压的逻辑低电平，从而满足驱动高压MOS管的电平需要。
所述反相器INV1的输入端与逻辑输入端VIN相连，反相器INV1的输出端与高压NMOS管M6的栅极相连，电流源I1的一端与第一电源LV相连，另一端与低压NMOS管M1的漏极相连，且电流源I1向低压NMOS管M1的源极灌电流，低压NMOS管M1作为电流镜的源头，其源极接地，栅极和漏极相连，低压NMOS管M2源极接地，栅极与低压NMOS管M1的栅极相连，漏极与高压NMOS管M3的源极相连，从电流镜的源头复制电流，高压NMOS管M3的栅极与逻辑输入VIN相连，漏极与低压PMOS管M4的漏极相连，低压PMOS管M4的源极与第二电源HV相连，作为电流镜的源头，其栅极和漏极相连且与低压PMOS管M5的栅极相连，低压PMOS管M5的源极和第二电源HV相连，漏极和高压NMOS管M6的漏极相连，高压NMOS管M6的源极和低压NMOS管M7的漏极相连，低压NMOS管M7的源极和地相连，钳位电阻R1一端与高压电源HV相连，另一端与输出VOUT相连。
上述技术方案的原理如下：
输入电压VIN为逻辑高时，M6管截止，M3管导通，所述输出电压VOUTH为输出端的逻辑高电平。
输入电压VIN为逻辑低时，M6管导通，M3管截止，R1、M6、M7构成从HV到地的电流通路，流经M7的电流在R1上产生一个电压降，则输出电压此时为：
VOUTL＝VHV-IM7×R1
输出电压VOUTL为输出端的逻辑低电平。在电流源I1和M1与M7管子个数比值确定情况下，IM7固定不变，则只要通过调节钳位电阻R1的阻值大小就能够精确调节输出端的逻辑低电平VOUTL。

Claims (7)

1.一种电平移位及其调节电路，包括电流源电路和耐压电路，其特征在于，还包括钳位电路、第一电源LV、第二电源HV和逻辑输出端VOUT，其中，所述第一电源LV连接电流源电路，所述第二电源HV连接钳位电路，所述电流源电路和耐压电路连接后接地；所述耐压电路与钳位电路均连接逻辑输出端VOUT。
2.如权利要求1所述的电平移位及其调节电路，其特征在于，包括第一电源LV、第二电源HV、反相器INV1、电流源I1、逻辑输入端VIN、输出端VOUT、9个晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9；其中，所述晶体管M1、M2、M7均为5V的低压NMOS管，它们共同组成电流源电路；所述晶体管M3、M6均为40V的高压NMOS管，它们共同组成耐压电路，所述晶体管M4、M5、M8、M9均为衬底可浮接的PMOS管，所述M8和M9管组成钳位电路；
所述反相器INV1的输入端与逻辑输入端VIN相连，反相器INV1的输出端与高压NMOS管M6的栅极相连，电流源I1的一端与第一电源LV相连，另一端与低压NMOS管M1的漏极相连，且电流源I1向低压NMOS管M1的源极灌电流，低压NMOS管M1作为电流镜的源头，其源极接地，栅极和漏极相连；低压NMOS管M2源极接地，栅极与低压NMOS管M1的栅极相连，漏极与高压NMOS管M3的源极相连，高压NMOS管M3的栅极与逻辑输入VIN相连，漏极与低压PMOS管M4的漏极相连，低压PMOS管M4的源极与第二电源HV相连，其栅极和漏极相连且与低压PMOS管M5的栅极相连，低压PMOS管M5的源极和第二电源HV相连，漏极和高压NMOS管M6的漏极相连，高压NMOS管M6的源极和低压NMOS管M7的漏极相连，低压NMOS管M7的源极和地相连，低压PMOS管M8的源极与第二电源HV相连，其栅极和漏极相连，并与低压PMOS管M9的源极相连，低压PMOS管M9的栅极和漏极共同与高压NMOS管M6的漏极相连，并与输出端VOUT相连。
3.如权利要求1所述的电平移位及其调节电路，其特征在于，包括第一电源LV、第二电源HV、反相器INV1、电流源I1、逻辑输入端VIN，输出端VOUT，10个晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9、M10；其中，所述晶体管M1、M2、M7均为5V的低压NMOS管，它们共同组成电流源电路；所述晶体管M3、M6均为40V的高压NMOS管，它们共同组成耐压电路；所述晶体管M4、M5、M8、M9、M10均为衬底可浮接的PMOS管，其中，M8、M9和M10管组成钳位电路；
所述反相器INV1的输入端与逻辑输入端VIN相连，反相器INV1的输出端与高压NMOS管M6的栅极相连，电流源I1的一端与第一电源LV相连，另一端与低压NMOS管M1的漏极相连，低压NMOS管M1源极接地，栅极和漏极相连，低压NMOS管M2源极接地，栅极与低压NMOS管M1的栅极相连，漏极与高压NMOS管M3的源极相连，从电流镜的源头复制电流，高压NMOS管M3的栅极与逻辑输入VIN相连，漏极与低压PMOS管M4的漏极相连，低压PMOS管M4的源极与第二电源HV相连，作为电流镜的源头，其栅极和漏极相连且与低压PMOS管M5的栅极相连，低压PMOS管M5的源极和第二电源HV相连，漏极和高压NMOS管M6的漏极相连，高压NMOS管M6的源极和低压NMOS管M7的漏极相连，低压NMOS管M7的源极和地相连，低压PMOS管M8的源极与第二电源HV相连，其栅极和漏极相连并与低压PMOS管M9的源极相连，低压PMOS管M9的栅极和漏极相连，并一起和低压PMOS管M10的源极相连，低压PMOS管M10的栅极和漏极共同与高压NMOS管M6的漏极相连，并与输出端VOUT相连。
4.如权利要求1所述的电平移位及其调节电路，其特征在于，包括第一电源LV，第二电源HV，反相器INV1，电流源I1，逻辑输入端VIN，输出端VOUT，11个晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11；其中，所述晶体管M1、M2、M7均为5V的低压NMOS管，它们共同组成电流源电路；所述晶体管M3、M6均为40V的高压NMOS管，它们共同组成耐压电路；所述晶体管M4、M5、M8、M9、M10、M11管均为衬底可浮接的PMOS管，其中，M8、M9、M10和M11管组成钳位电路；
所述反相器INV1的输入端与逻辑输入端VIN相连，反相器INV1的输出端与高压NMOS管M6的栅极相连，电流源I1的一端与第一电源LV相连，另一端与低压NMOS管M1的漏极相连，低压NMOS管M1源极接地，栅极和漏极相连，低压NMOS管M2源极接地，栅极与低压NMOS管M1的栅极相连，漏极与高压NMOS管M3的源极相连，从电流镜的源头复制电流，高压NMOS管M3的栅极与逻辑输入VIN相连，漏极与低压PMOS管M4的漏极相连，低压PMOS管M4的源极与第二电源HV相连，作为电流镜的源头，其栅极和漏极相连且与低压PMOS管M5的栅极相连，低压PMOS管M5的源极和第二电源HV相连，漏极和高压NMOS管M6的漏极相连，高压NMOS管M6的源极和低压NMOS管M7的漏极相连，低压NMOS管M7的源极和地相连，低压PMOS管M8的源极与第二电源HV相连，其栅极和漏极相连，并与低压PMOS管M9的源极相连，低压PMOS管M9的栅极和漏极相连，并一起和低压PMOS管M10的源极相连，低压PMOS管M10的栅极和漏极相连，并一起和低压PMOS管M11的源极相连，低压PMOS管M11的栅极和漏极共同与高压NMOS管M6的漏极相连，并与输出VOUT相连。
5.如权利要求1所述的电平移位及其调节电路，其特征在于，包括第一电源LV、第二电源HV、反相器INV1、电流源I1、逻辑输入端VIN、输出端VOUT、钳位电阻R1、7个晶体管M1、M2、M3、M4、M5、M6、M7；其中，晶体管M1、M2、M7均为5V的低压NMOS管，它们共同组成电流源电路，为各支路提供电流，晶体管M3、M6均为40V的高压NMOS管，它们共同组成耐压电路，承受各自支路上的大部分电压降，晶体管M4、M5管均为衬底可浮接的PMOS管；R1作为钳位电路；
所述反相器INV1的输入端与逻辑输入端VIN相连，反相器INV1的输出端与高压NMOS管M6的栅极相连，电流源I1的一端与第一电源LV相连，另一端与低压NMOS管M1的漏极相连，且电流源I1向低压NMOS管M1的源极灌电流，低压NMOS管M1作为电流镜的源头，其源极接地，栅极和漏极相连，低压NMOS管M2源极接地，栅极与低压NMOS管M1的栅极相连，漏极与高压NMOS管M3的源极相连，从电流镜的源头复制电流，高压NMOS管M3的栅极与逻辑输入VIN相连，漏极与低压PMOS管M4的漏极相连，低压PMOS管M4的源极与第二电源HV相连，作为电流镜的源头，其栅极和漏极相连且与低压PMOS管M5的栅极相连，低压PMOS管M5的源极和第二电源HV相连，漏极和高压NMOS管M6的漏极相连，高压NMOS管M6的源极和低压NMOS管M7的漏极相连，低压NMOS管M7的源极和地相连，钳位电阻R1一端与高压电源HV相连，另一端与输出VOUT相连。
6.如权利要求1所述的一种用于电平移位及其调节电路，其特征在于，所述第一电源LV的输入电压范围为0V到5V。
7.如权利要求1所述的一种用于电平移位及其调节电路，其特征在于，所述第二电源HV的输入电压范围为5V到40V。
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