CN102904565A - 一种用于dc-dc驱动的超低静态电流的电平移位电路 - Google Patents

Abstract

本发明公开了一种用于DC-DC驱动的超低静态电流的电平移位电路，该电路主要解决电平移位过程中的静态损耗问题。该电平移位电路包括第一电源VCC，开关节点电压VX，第二电源VBOOT，逻辑输入端IN，逻辑输出端OUT，4个反相器INV1、INV2、INV3和INV4，12个晶体管M1-M12；晶体管M1、M2、M9、M10和M11均为5V的低压NMOS，晶体管M7、M8和M12均为5V的低压PMOS，晶体管M3、M4均为30V的高压NMOS，晶体管M5、M6均为30V的高压PMOS；由于采用具有自关断能力的30V高压PMOS，极大的减小了电路中的静态电流，使电路具有超低静态损耗功能。本发明电路简单，节省芯片面积，适用于具有开关型DC-DC转换器驱动等结构的电源芯片。

Description

一种用于DC-DC驱动的超低静态电流的电平移位电路

技术领域

本发明属于集成电路设计领域，涉及一种模拟集成电路，特别是一种用于DC-DC驱动的超低静态电流的电平移位电路。

背景技术

目前，为了满足高压DC-DC转换器的应用需求，特别是在分布式电源系统、汽车电子和MEMS等领域的需要，一些晶元代工厂开发了一种适用于高压电源芯片设计的工艺，这种工艺具有薄/厚栅氧化层和更高的额定电压的特点。横向双扩散MOS（LDMOS）的应用已成为在不改变掩膜制作工艺的情况下，提高低压过程中高压容限的一种重要方法。通常，LDMOS高压晶体管的栅源击穿电压远低于其漏源击穿电压，例如：一个30V n沟道LDMOS（nLDMOS）在导通时候的栅源电压低于5V，较低的栅源电压有利于降低开关损耗。在高压DC-DC转换器中，自举式技术广泛用于产生比输入更高的电压以驱动电源开关的高压端，为了能够与低电压的逻辑电平进行兼容，低压/高压电平转换器应用而生，其转换速度和功耗对于DC-DC转换器十分重要，特别是在便携式应用领域。图1显示了一种在同步降压转换器中实现电平转换的自举式驱动电路结构图，该电路包括低压供电源VDD，二极管D1，电容CB和高压电源开关。当高压开关关闭时，V_BOOT＝V_DD-V_Diode，当高压开关开启时，V_BOOT＝V_IN+(V_DD-V_Diode)。并且，nLDMOS用作高压和低压的转换开关，能够承受30V的漏源电压和5V的栅源电压，电平移位器产生一个低的摆幅。

电平移位器在高压驱动电路中是一个重要环节，诸如在MEMS、电源转换器、等离子显示驱动、以及其他一些电子机械系统中。图2所示的是利用交叉耦合的PMOS负载实现电平转移的传统电平转移电路，该电路将电压从低压源VDDL转移到高压源VDDH，下拉NMOS在输出状态改变之前克服了PMOS的锁存状态，输出电压从0V到VDDH，有可能超过击穿电压，因此对图1所示的浮动驱动方案是不合适的。

图3是在图2的基础上，引入了两个二极管为电路提供钳位电流，使A、B两点电压在支路导通时不致降到0V，从而使输出电压范围稳定在V_LX-V_Diode到VBOOT之间，进而满足输出要求。然而，由于稳定时的钳位电流为流过二极管的电流，其电流值仍然很大，从而使电路具有很高的静态损耗，因此在开关型DC-DC电源电路的实际应用中仍有其缺陷。

发明内容

针对上述传统电平转移电路的缺陷或不足，本发明的目的在于，提供一种用于DC-DC驱动的超低静态电流的电平移位电路，该电路不仅能使输入电压转移到既定的位置，具有耐高压的特点，而且能够降低电路的静态损耗，进一步优化了电平转移结构中的电路设计。

为了达到上述目的，本发明采用如下的技术解决方案：

一种用于DC-DC驱动的超低静态电流的电平移位电路，所述的电平移位电路包括：

第一电源VCC，开关节点电压VX，第二电源VBOOT，逻辑输入端IN，逻辑输出端OUT，4个反相器INV1、INV2、INV3和INV4，12个晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12；其中，晶体管M1、M2、M9、M10和M11均为5V的低压NMOS，晶体管M7、M8和M12均为5V的低压PMOS，晶体管M3、M4均为30V的高压NMOS，晶体管M5、M6均为30V的高压PMOS；

所述反相器INV1的输入端与逻辑输入端IN相连，反相器INV1的输出端与M3的栅极相连，反相器INV2的输入端与反相器INV1的输出端相连，反相器INV2的输出端与晶体管M4的栅极相连，反相器INV1和反相器INV2使M3和M4交替导通；晶体管M1和晶体管M2的源极分别接地，栅极分别接第一电源VCC，晶体管M1的漏极与晶体管M3的源极相连，晶体管M2的漏极与晶体管M4的源极相连，晶体管M1、M2分别为第一支路和第二支路提供大小可调的支路电流，其中，晶体管M1、M3、M5、M7和M9的连接电路构成第一支路，晶体管M2、M4、M6、M8和M10的连接电路构成第二支路；晶体管M3的漏极与晶体管M5的漏极相连，晶体管M4的漏极与晶体管M6的漏极相连；晶体管M5的源极与晶体管M7的漏极相连，晶体管M6的源极与晶体管M8的漏极相连；晶体管M5的栅极与晶体管M6的栅极相连且均与开关节点电压VX相连；M7的源极和M8的源极均与第二电源VBOOT相连；晶体管M5的源极与晶体管M7的漏极的连接线上任取一点A；在晶体管M6的源极与晶体管M8的漏极的连接线上任取一点B；晶体管M8的栅极和晶体管M9的漏极均与点A相连；晶体管M7的栅极和晶体管M10的漏极与点B相连；晶体管M9的栅源极和晶体管M10的栅源极均与开关节点电压VX相连；晶体管M11的栅极和晶体管M12的栅极相连，且晶体管M11栅极和晶体管M12的栅极均与晶体管M10的漏极相连；M11的漏极和M12的漏极互相连接后与反相器INV3的输入端相连，晶体管M11的源极和开关节点电压VX相连，晶体管M12的源极和第二电源VBOOT相连；反相器INV3与反相器INV4级联，反相器INV4的输出端与逻辑输出端OUT相连，反相器INV3、反相器INV4的电源端均与第二电源VBOOT相连，反相器INV3、反相器INV4的地端均与开关节点电压VX相连。

本发明还包括如下其他技术特征：

所述第一电源VCC的输入电压范围为0V到6V。

所述开关节点电压VX的输入电压范围为0V到30V。

所述第二电源VBOOT的其输入电压范围为5V到35V，第二电源VBOOT是在开关节点电压VX的基础上叠加5V电压形成的电压。

与现有的电平移位电路相比，本发明具有如下的优点：

1、使用两个30V的高压PMOS晶体管，并和两个5V的低压NMOS晶体管进行组合连接，不仅能使电压转移到特定位置，满足电路功能要求，具有耐高压的特点，而且采用的30V高压PMOS具有自关断能力，极大的减小了电路中的静态电流，使电路稳定时的静态损耗为超低静态损耗，此组合连接结构为本发明的一个重要方面。

2、使用两个5V的低压NMOS晶体管，由于其宽长比可调，因此当其工作在线性区的时候，可看作两个阻值可调的线性电阻，能够为电路提供大小可调的电流。

3、使用两个30V的高压NMOS晶体管，避免出现高压击穿问题，具有高压隔离作用。

4、使用两个低压晶体管构成比较门限的反相器，改善电路中的电平转换速度。输入逻辑端IN通过反相器INV1、INV2交替导通，从而控制第一支路和第二支路交替导通，使电路产生压差恒定的移位电压。

5、级联两个反相器，能够对逻辑电平进行整形，并增大了电平移位电路的电压驱动能力。

6、本发明的电路简单，节省芯片面积，适用于具有开关型DC-DC转换器驱动等结构的电源芯片。

附图说明

图1为采用同步管的反相Buck型开关电源的基本拓扑结构图。

图2为传统的电平移位电源产生电路示意图。

图3为对传统电路改进后的电平移位电源产生电路示意图。

图4为本发明的用于DC-DC驱动的超低静态电流的电平移位电路示意图。

以下结合附图和具体实施方式对本发明进一步解释说明。

具体实施方式

如图4所示，本发明的用于DC-DC驱动的超低静态电流的电平移位电路，该电平移位电路包括：

第一电源VCC，其输入电压范围为0V到6V；

开关节点电压VX，是浮空的地电位，与DC-DC转换器高压边和低压边的公共端相连，其输入电压范围为0V到30V；

第二电源VBOOT，是DC-DC转换器自举式高压电源，其输入电压范围为5V到35V；第二电源VBOOT是在DC-DC转换器的开关节点电压VX的基础上叠加一个固定电压（例：5V）形成的电压，VBOOT随开关节点电压VX变化而变化，在全输出范围内VBOOT与开关节点电压VX的差值始终恒定。

逻辑输入端IN，用以接收高电平为第一电源VCC和低电平为0V的逻辑输入信号；并向电路输入电平信号；

逻辑输出端OUT，用以提供高电平为第二电源VBOOT和低电平为第三电源VX的逻辑输出信号；

4个反相器INV1、INV2、INV3和INV4；

12个晶体管，分别为M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12，其中，晶体管M1、M2、M9、M10和M11均为5V的低压NMOS，晶体管M7、M8和M12均为5V的低压PMOS，晶体管M3、M4均为30V的高压NMOS，晶体管M5、M6均为30V的高压PMOS；

所述反相器INV1的输入端与逻辑输入端IN相连，反相器INV1的输出端与M3的栅极相连，反相器INV2的输入端与反相器INV1的输出端相连，反相器INV2的输出端与晶体管M4的栅极相连，反相器INV1和反相器INV2使M3和M4交替导通；晶体管M1和晶体管M2的源极分别接地，栅极分别接第一电源VCC，晶体管M1的漏极与晶体管M3的源极相连，晶体管M2的漏极与晶体管M4的源极相连，晶体管M1、M2分别为第一支路和第二支路提供大小可调的支路电流，其中，晶体管M1、M3、M5、M7和M9的连接电路构成第一支路，晶体管M2、M4、M6、M8和M10的连接电路构成第二支路；晶体管M3的漏极与晶体管M5的漏极相连，晶体管M4的漏极与晶体管M6的漏极相连；晶体管M5的源极与晶体管M7的漏极相连，晶体管M6的源极与晶体管M8的漏极相连；晶体管M5的栅极与晶体管M6的栅极相连且均与开关节点电压VX相连；M7的源极和M8的源极均与第二电源VBOOT相连；晶体管M5的源极与晶体管M7的漏极的连接线上任取一点A；在晶体管M6的源极与晶体管M8的漏极的连接线上任取一点B；晶体管M8的栅极和晶体管M9的漏极均与点A相连；晶体管M7的栅极和晶体管M10的漏极与点B相连；晶体管M9的栅源极和晶体管M10的栅源极均与开关节点电压VX相连；晶体管M11的栅极和晶体管M12的栅极相连，且晶体管M11栅极和晶体管M12的栅极均与晶体管M10的漏极相连；M11的漏极和M12的漏极互相连接后与反相器INV3的输入端相连，晶体管M11的源极和开关节点电压VX相连，晶体管M12的源极和第二电源VBOOT相连；反相器INV3与反相器INV4级联，反相器INV4的输出端与逻辑输出端OUT相连，反相器INV3、反相器INV4的电源端均与第二电源VBOOT相连，反相器INV3、反相器INV4的地端均与开关节点电压VX相连。

本发明的设计与工作原理如下：

本发明中，晶体管M1、M2的栅极始终与第一电源VCC相连，因此始终工作在线性区，可看做两个线性电阻，分别为两条支路提供电流。由于晶体管M3、M4均为30V的NMOS，其宽长比不可任意调节，而晶体管M1、M2作为5V的NMOS，其宽长比可以任意调节，因此选用晶体管M1、M2为电路提供电流，并通过改变其宽长比来调节两条支路电流大小。

晶体管M3和M4选用30V的高压NMOS，保护晶体管M1和晶体管M2，避免出现电压击穿问题，具有高压隔离作用。M5和M6选用30V的高压PMOS，不仅能够保护M1和M2，避免出现电压击穿问题，具有高压隔离作用，而且当晶体管M5、M6源栅压差低于MOS管的阈值电压时，晶体管M5、M6自行关断，其源漏两极流过的电流仅为器件的漏电流，该电流在纳安培以下，可实现超低静态电流。晶体管M9、M10选用5V的低压PMOS，当晶体管M5、M6源极的漏电流使其栅源压差分别大于晶体管M9、M10的阈值电压时，晶体管M9、M10开始导通，为晶体管M5、M6提供漏电流，将晶体管M5、M6的源极电压钳位在只比开关节点电压VX低一个MOS管的阈值电压的电平上。

对于第一支路（由晶体管M1、M3、M5、M7和M9的连接电路构成），假定起始时刻，晶体管M7导通，晶体管M8关断，则A点电压VA等于第二电源VBOOT，晶体管M5导通。当逻辑输入端IN的输入电压为低电平时，经过反相器INV1，电压变为高电平，M3导通，此时，M3源极接0电位，漏极接晶体管M5的漏极，由于晶体管M5导通，电压等于第二电源VBOOT，有可能高于晶体管M3的击穿电压，所以M3应使用30V的高压NMOS，又因为M1导通，所以第一支路导通，晶体管M5的漏极变为0电位，此时，M5的源极和栅极电压分别为第二电源VBOOT和开关节点电压VX，均有可能高于晶体管M5的击穿电压，所以M5应使用30V的高压PMOS。由于A点整个支路导通，A点电压VA开始降低，使M8导通，VB等于第二电源VBOOT，关断晶体管M7。当VA降到使M5的源栅压差低于MOS管的阈值电压时，晶体管M5关断，但仍会产生漏电流，VA继续降低，当M5源极的漏电流使其栅源压差大于M9的阈值电压时，晶体管M9反相导通，为A点提供钳位电流，使VA稳定在开关节点电压VX附近，避免A点电压继续降低，防止M7和M8被电压击穿。B点电压VB经过反相器驱动到达逻辑输出端OUT，此时，逻辑输出端OUT等于第二电源VBOOT。

当晶体管M5关断时，整个支路关断，不再产生导通电流，但由于M5仍会产生漏电流，此漏电流在纳安培以下，为超低静态电流，因此产生的静态损耗为超低静态损耗。由于漏电流会继续使A点电压VA降低，当晶体管M5源极的漏电流使其栅源压差大于晶体管M9的阈值电压时，晶体管M9的源漏极反相，为A点提供一个很小的钳位电流，其大小为晶体管M5的漏电流大小，使A点电压稳定在开关节点电压VX。因此，本发明的电路具有超低静态损耗功能。

此外，由于晶体管M5、M6导通或关断的时间很短，通常仅为几纳秒，尽管那一瞬间的电流会很大，但其平均电流却很小。例如，开关时的电流为500uA，在一个周期内，导通和关断的时间均为3ns，对于频率为1MHz的开关来说，其平均电流为：

$\frac{500\mathrm{uA}\×3\mathrm{ns}\×2}{1000\mathrm{ns}}=3\mathrm{uA}$

因此电路产生的开关损耗也是极低的。

由于两条支路是完全对称的，所以同理，对于第二支路（由晶体管M2、M4、M6、M8和M10的连接电路构成）：当逻辑输入端IN的输入电压为高电平时，M4经过二次反相，也为高电平，晶体管M4导通（M4选用30V高压NMOS），此时VB等于第二电源VBOOT，晶体管M6导通（M6选用30V高压PMOS），第二支路导通，B点电压VB开始下降，晶体管M7开始导通，A点电压VA等于第二电源VBOOT，关断M8。当VB继续降到使M6的源栅压差低于MOS管的阈值电压时，M6关断，产生漏电流，B点电压VB继续降低，当晶体管M6源极的漏电流使其栅源压差大于M10的阈值电压时，M10反相导通，为B点提供钳位电流，使VB稳定在开关节点电压VX附近。B点电压VB经过反相器驱动到达逻辑输出端OUT，此时，逻辑输出端OUT等于开关节点电压VX。

综上所述，逻辑输出端OUT的低电平为开关节点电压VX，高电平为第二电源VBOOT，又因为VBOOT与开关节点电压VX的压差恒定，所以逻辑输出端OUT随着VX的改变而改变。例如：当压差恒定为5V，VX等于12V时，逻辑输出端OUT为12V到17V；VX等于24V时，逻辑输出端OUT为24V到29V。

以上所述，仅是本发明的较佳实施例，并非对本发明作任何限制，凡是根据本发明技术实质对以上实施例所作的任何简单修改、变更以及等效结构变换，均仍属于本发明技术方案的保护范围内。

Claims (4)

1.一种用于DC-DC驱动的超低静态电流的电平移位电路，其特征在于，所述的电平移位电路包括：

第一电源VCC，开关节点电压VX，第二电源VBOOT，逻辑输入端IN，逻辑输出端OUT，4个反相器INV1、INV2、INV3和INV4，12个晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12；其中，晶体管M1、M2、M9、M10和M11均为5V的低压NMOS，晶体管M7、M8和M12均为5V的低压PMOS，晶体管M3、M4均为30V的高压NMOS，晶体管M5、M6均为30V的高压PMOS；

所述反相器INV1的输入端与逻辑输入端IN相连，反相器INV1的输出端与M3的栅极相连，反相器INV2的输入端与反相器INV1的输出端相连，反相器INV2的输出端与晶体管M4的栅极相；晶体管M1和晶体管M2的源极分别接地，栅极分别接第一电源VCC，晶体管M1的漏极与晶体管M3的源极相连，晶体管M2的漏极与晶体管M4的源极相连，晶体管M1、M2分别为第一支路和第二支路提供大小可调的支路电流，其中，晶体管M1、M3、M5、M7和M9的连接电路构成第一支路，晶体管M2、M4、M6、M8和M10的连接电路构成第二支路；晶体管M3的漏极与晶体管M5的漏极相连，晶体管M4的漏极与晶体管M6的漏极相连；晶体管M5的源极与晶体管M7的漏极相连，晶体管M6的源极与晶体管M8的漏极相连；晶体管M5的栅极与晶体管M6的栅极相连且均与开关节点电压VX相连；M7的源极和M8的源极均与第二电源VBOOT相连；晶体管M5的源极与晶体管M7的漏极的连接线上任取一点A；在晶体管M6的源极与晶体管M8的漏极的连接线上任取一点B；晶体管M8的栅极和晶体管M9的漏极均与点A相连；晶体管M7的栅极和晶体管M10的漏极与点B相连；晶体管M9的栅源极和晶体管M10的栅源极均与开关节点电压VX相连；晶体管M11的栅极和晶体管M12的栅极相连，且晶体管M11栅极和晶体管M12的栅极均与晶体管M10的漏极相连；M11的漏极和M12的漏极互相连接后与反相器INV3的输入端相连，晶体管M11的源极和开关节点电压VX相连，晶体管M12的源极和第二电源VBOOT相连；反相器INV3与反相器INV4级联，反相器INV4的输出端与逻辑输出端OUT相连，反相器INV3、反相器INV4的电源端均与第二电源VBOOT相连，反相器INV3、反相器INV4的地端均与开关节点电压VX相连。

2.如权利要求1所述的用于DC-DC驱动的超低静态电流的电平移位电路，其特征在于，所述第一电源VCC的输入电压范围为0V到6V。

3.如权利要求1所述的用于DC-DC驱动的超低静态电流的电平移位电路，其特征在于，所述开关节点电压VX的输入电压范围为0V到30V。

4.如权利要求1所述的用于DC-DC驱动的超低静态电流的电平移位电路，其特征在于，所述第二电源VBOOT的其输入电压范围为5V到35V，第二电源VBOOT是在开关节点电压VX的基础上叠加5V电压形成的电压。

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