CN112689959B - 一种传输门电路、矩阵开关以及电子设备 - Google Patents

一种传输门电路、矩阵开关以及电子设备 Download PDF

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Abstract

一种传输门电路、矩阵开关以及电子设备，传输门电路包括第一传输门以及第二传输门，第一传输门的输入端用于传输第一传输门连接的负载电路的输入信号或输出信号，第一传输门的控制端用于输入第一控制信号，第一传输门的输出端还与第二传输门的输出端连接；第二传输门的输入端用于输入漏电调节信号，第二传输门的控制端用于输入第二控制信号。当第一传输门在第一控制信号的控制下处于导通状态时，第二传输门在第二控制信号的控制下处于关断状态，当第一传输门在第一控制信号的控制下处于关断状态时，第二传输门在所述第二控制信号的控制下处于导通状态；漏电调节信号用于在第一传输门关断，且第二传输门导通时，减小第一传输门的漏电流。

Description

一种传输门电路、矩阵开关以及电子设备
技术领域
本申请涉及电子通信技术领域，尤其涉及半导体技术领域。
背景技术
传输门(transmission gate，TG)是一种既可以传送数字信号又可以传输模拟信号的可控开关电路，是集成电路器件中最普遍的结构之一，用于控制输入信号与负载电路之间的通路的导通或者关断。
由于传输门是一种半导体器件，在传输门处于关断状态时还是会有一定的漏电流流过该传输门所在的通路，对该传输门所在的通路以及该传输门所在的通路连接的其它通路造成影响，尤其对于大规模编程电路中总线上的输入信号通过多个传输门与相应的负载电路连接，通过自定义的寻址信号实现在某一时刻总线只连接到某一个负载电路，其他负载电路保持断开状态的场景，如图1所示，当传输门TG0导通，其它传输门TG1～TGn关断时，关断的传输门中的漏电流Ileakl～Ileakn都会叠加在导通的传输门所在的通路上，影响导通的传输门所在的通路中的信号Itotal。
传统的传输门设计通过减小传输门的尺寸，减小传输门关断时的漏电流。但是，传输门的尺寸越小，传输门处于导通状态时的驱动能力也越小，因而这种传输门的设计不适用于对驱动能力有一定要求的开关电路应用。
发明内容
本申请提供了一种传输门电路、矩阵开关以及电子设备，以减小传输门的漏电流。
第一方面，本申请提供了一种传输门电路，所述传输门电路包括第一传输门以及第二传输门，其中，所述第一传输门的输入端用于传输负载电路的输入信号或输出信号，所述负载电路与所述第一传输门的输出端连接，所述第一传输门的控制端用于输入第一控制信号，所述第一传输门的输出端还与所述第二传输门的输出端连接；所述第二传输门的输入端用于输入漏电调节信号，所述第二传输门的控制端用于输入第二控制信号。
当所述第一传输门在所述第一控制信号的控制下处于导通状态时，所述第二传输门在所述第二控制信号的控制下处于关断状态，当所述第一传输门在所述第一控制信号的控制下处于关断状态时，所述第二传输门在所述第二控制信号的控制下处于导通状态；所述漏电调节信号用于在所述第一传输门处于关断状态，且所述第二传输门处于导通状态时，减小所述第一传输门的漏电流。
采用上述方案，当所述传输门电路中的第一传输门在第一控制信号的控制下处于导通状态时，所述传输门电路中所述第二传输门在第二控制信号的控制下处于关断状态，输入所述第一传输门的输入信号传输到所述第一传输门的后级负载电路，即所述第二传输门对所述第一传输门所在的通路的负载电路没有影响；当所述第一传输门在所述第一控制信号的控制下处于关断状态时，所述第二传输门在所述第二控制信号的控制下处于导通状态，输入所述第二传输门的漏电调节信号能够通过所述第二传输门，并调整所述第一传输门的输出端的电压，以减小所述第一传输门处于关断状态时产生的漏电流，不需要限制所述第一传输门的尺寸，进而不会影响所述第一传输门的驱动能力，保证所述第一传输门具有较大的驱动能力。
并且，所述漏电调节信号可以根据所述第一传输门的的开启电压灵活配置，以调节所述第二传输门传输的钳位电压，可以实现对加工工艺波动较大的先进加工工艺得到的传输门性能波动免疫，即所述第二传输门的漏电调节功能能够适应传输门性能波动。
一个可能的实施方式中，所述第二传输门的尺寸小于所述第一传输门的尺寸，所述第一传输门的尺寸根据所述传输门电路的驱动能力确定。
一个可能的实施方式中，所述传输门电路具体可以通过但不限于以下五种方式中的任意一种方式实现：
方式一、所述第一传输门为第一互补金属氧化物半导体CMOS传输门，所述第二传输门为第二CMOS传输门。其中，所述第一CMOS传输门的控制端包括第一控制端和第二控制端，所述第一控制端用于输入第一子控制信号，所述第二控制端用于输入第二子控制信号；所述第二CMOS传输门的控制端包括第三控制端和第四控制端，所述第三控制端用于输入第三子控制信号，所述第四控制端用于输入第四子控制信号；
所述第一控制信号包括所述第一子控制信号和所述第二子控制信号，所述第二控制信号包括所述第三子控制信号和所述第四子控制信号；所述第二子控制信号为所述第一子控制信号的反相信号，所述第三子控制信号为所述第一子控制信号的反相信号，所述第四子控制信号为所述第二子控制信号的反相信号。
方式二、所述第一传输门为第一P沟道金属氧化物半导体PMOS传输门，所述第二传输门为第二PMOS传输门；所述第二控制信号为所述第一控制信号的反相信号。
方式三、所述第一传输门为第一N沟道金属氧化物半导体NMOS传输门，所述第二传输门为第二NMOS传输门；所述第二控制信号为所述第一控制信号的反相信号。
方式四、所述第一传输门为P沟道金属氧化物半导体PMOS传输门，所述第二传输门为N沟道金属氧化物半导体NMOS传输门；所述第二控制信号与所述第一控制信号相同。
方式五、所述第一传输门为N沟道金属氧化物半导体NMOS传输门，所述第二传输门为P沟道金属氧化物半导体PMOS传输门；所述第二控制信号与所述第一控制信号相同。
需要说明的是，当所述第一传输门或所述第二传输门为PMOS传输门时，所述第一传输门或所述第二传输门中可以包括一个或多个PMOS晶体管，当所述第一传输门或所述第二传输门为NMOS传输门时，所述第一传输门或所述第二传输门中可以包括一个或多个NMOS晶体管。
第二方面，本申请实施例还提供了一种矩阵开关，所述矩阵开关包括多个开关，所述多个开关分别为上述第一方面的中任意一个可能的实施方式所述的传输门电路；所述多个开关构成开关阵列，针对所述开关阵列中任意一个开关，该开关的输入端与该开关所在的行中每个开关的输入端连接，该开关所在的输出端与该开关所在的列中每个开关的输出端连接，该开关的控制端用于输入所述第一控制信号以及所述第二控制信号。
第三方面，本申请实施例还提供了一种电子设备，所述电子设备包括上述第二方面的中任意一个可能的实施方式所述的矩阵开关以及控制器，其中，所述控制器用于生成所述第一控制信号以及所述第二控制信号。
附图说明
图1为现有技术中的一种矩阵开关的结构示意图；
图2为NMOS晶体管的结构示意图；
图3为本申请实施例提供的一种传输门电路的结构示意图；
图4为本申请实施例提供的一种传输门电路的具体结构示意图之一；
图5为本申请实施例提供的一种传输门电路的具体结构示意图之二；
图6为本申请实施例提供的一种传输门电路的具体结构示意图之三；
图7为本申请实施例提供的一种传输门电路的具体结构示意图之四；
图8为本申请实施例提供的一种传输门电路的具体结构示意图之五；
图9为本申请实施例提供的一种矩阵开关的结构示意图；
图10为本申请实施例提供的一种矩阵开关的具体结构示意图；
图11为本申请实施例提供的一种电子设备的结构示意图。
具体实施方式
传输门广泛地应用于各种集成电路，以实现开关、多路复用器以及逻辑功能器件等的功能，例如可编程逻辑器件。传输门可以由双极性晶体管(bipolar junctiontransistor，BJT)或金属氧化物半导体(metal-oxide semiconductor，MOS)晶体管等半导体器件构成，以单个N(negative)沟道MOS晶体管构成的NMOS传输门为例，其结构如图2所示。所述NMOS传输门包括掺杂浓度较低的P型半导体硅衬底，以及在P型半导体衬底上通过半导体光刻、扩散工艺形成的两个掺杂浓度较高的N区，其中，这两个N区上的电极分别为源极(source，S)和漏极(drain，D)，源极和漏极之间P型半导体上的电极为栅极(gate，G)。
当所述NMOS传输门的栅极与源极之间施加正向电压VGS时，栅极和硅衬底之间的二氧化硅SiO2绝缘层中产生栅极指向P型硅衬底的电场，使得栅极附近的P型衬底中的空穴被排斥，剩下不能移动的受主离子(负离子)，形成耗尽层，并将P型衬底中的电子(少子)吸引到衬底表面。VGS较小时，所述电场吸引电子的能力不强，漏极与源极之间无法形成导电沟道，随着VGS的增加，被吸引到P衬底表面层的电子增多，当VGS达到所述NMOS传输门的开启电压值VTH时，形成一个从漏极到源极的N型导电沟道，其导电类型与P衬底相反，故又称为反型层。导电沟道形成以后，NMOS传输门处于导通状态，在漏极与源极之间施加正向电压VDS，漏极和源极之间就会有电流产生。
理想情况下，当VGS＜VTH时，所述NMOS传输门处于关断状态，漏极和源极之间没有电流流过，但是所述NMOS传输门的漏极与衬底之间、源极与衬底之间是两个PN结，即使所述NMOS传输门中没有导电沟道，漏极与源极之间还是有反向的饱和电流，这就是所谓的漏电流。
漏电流不仅会增加传输门的功耗，还会影响传输门所在通路连接的其它通路的信号。传统的传输门设计通过减小传输门的尺寸，减小传输门关断时的漏电流。但是，传输门的尺寸越小，传输门处于导通状态时的驱动能力也越小。
为了解决上述问题，本申请提出了一种传输门电路、矩阵开关以及电子设备，以在不降低传输门的驱动能力的同时，尽量减小传输门关断时的漏电流。
另外，需要理解的是，在本申请的描述中，“多个”指两个或两个以上；“第一”、“第二”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。
本申请提供了一种传输门电路，通过增加用于调节漏电流的传输门，调节用于控制输入信号与负载电路之间的通路的导通或者关断的传输门关断时的漏电流。如图3所示，所述传输门电路300包括：第一传输门310以及第二传输门320，其中，所述第一传输门310的输入端用于传输负载电路的输入信号或输出信号，所述负载电路与所述第一传输门310的输出端连接，所述第一传输门310的控制端用于输入第一控制信号，所述第一传输门310的输出端还与所述第二传输门320的输出端连接；所述第二传输门320的输入端用于输入漏电调节信号，所述第二传输门320的控制端用于输入第二控制信号。
当所述第一传输门310在所述第一控制信号的控制下处于导通状态时，所述第二传输门320在所述第二控制信号的控制下处于关断状态，当所述第一传输门310在所述第一控制信号的控制下处于关断状态时，所述第二传输门320在所述第二控制信号的控制下处于导通状态；所述漏电调节信号用于在所述第一传输门310处于关断状态，且所述第二传输门320处于导通状态时，减小所述第一传输门310的漏电流。
其中，所述漏电调节信号可以根据所述第一传输门310的开启电压灵活配置，使得所述第二传输门320在所述第一传输门310关断时，改变所述第一传输门310的输出端的电压，进而达到减小所述第一传输门310关断时的漏电流。
由于所述输入信号是通过所述第一传输门310传输到所述负载电路，而不是通过所述第二传输门320传输到所述负载电路，因此，所述传输门电路300的驱动能力主要取决与所述第一传输门310的驱动能力。而传输门的驱动能力由传输门的尺寸决定，传输门的尺寸越大，传输门的驱动能力越大，也就是说，所述第一传输门310的尺寸根据所述第一传输门310的驱动能力确定，所述第二传输门320的尺寸可以小于所述第一传输门310的尺寸，进而可以减小所述传输门电路300的尺寸。
其中，传输门的尺寸通常用传输门的导电沟道的宽度W以及传输门的控制端的长度L(例如，当传输门为PMOS晶体管时，L为PMOS晶体管栅极的长度)表征，可以用表示。即所述第一传输门310的尺寸可以用所述第一传输门310的导电沟道的宽度W1与所述第一传输门310的控制端的长度L1的比值/>表示，所述第二传输门320的尺寸可以用所述第二传输门320的导电沟道的宽度W2与所述第二传输门320的控制端的长度L2的比值/>表示。
实施中，传输门可以通过MOS晶体管实现，包括PMOS传输门、NMOS传输门以及互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)传输门。此时，所述传输门电路300具体可以通过以下五种方式中的任意一种方式实现：
方式A、所述第一传输门310为第一CMOS传输门，所述第二传输门320为第二CMOS传输门，如图4所示。其中，所述第一CMOS传输门的控制端包括第一控制端和第二控制端，所述第一控制端用于输入第一子控制信号，所述第二控制端用于输入第二子控制信号；所述第二CMOS传输门的控制端包括第三控制端和第四控制端，所述第三控制端用于输入第三子控制信号，所述第四控制端用于输入第四子控制信号；所述第一控制信号包括所述第一子控制信号和所述第二子控制信号，所述第二控制信号包括所述第三子控制信号和所述第四子控制信号。
所述第二子控制信号为所述第一子控制信号的反相信号，所述第三子控制信号为所述第一子控制信号的反相信号，所述第四子控制信号为所述第二子控制信号的反相信号，以使所述第一CMOS传输门在所述第一子控制信号以及所述第二子控制信号的控制下处于导通状态时，所述第二CMOS传输门在所述第三子控制信号以及所述第四子控制信号的控制下处于关断状态，所述第一CMOS传输门在所述第一子控制信号以及所述第二子控制信号的控制下处于关断状态时，所述第二CMOS传输门在所述第三子控制信号以及所述第四子控制信号的控制下处于导通状态。
当所述第一CMOS传输门310以及所述第二CMOS传输门320均由一个PMOS晶体管和一个NMOS晶体管构成时，所述第一控制端为所述第一CMOS传输门310中的PMOS晶体管的栅极，所述第二控制端为所述第一CMOS传输门310中的NMOS晶体管的栅极，所述第三控制端为所述第二CMOS传输门320中的PMOS晶体管的栅极，所述第四控制端为所述第二CMOS传输门320中的NMOS晶体管的栅极。
由于MOS晶体管的结构是对称的，所述第一CMOS传输门310的输入端可以是所述第一CMOS传输门310中的PMOS晶体管以及NMOS晶体管的源极，也可以是所述第一CMOS传输门310中的PMOS晶体管以及NMOS晶体管的漏极。当所述第一CMOS传输门310的输入端为所述第一CMOS传输门310中的PMOS晶体管以及NMOS晶体管的漏极时，所述第一CMOS传输门310的输出端为所述第一CMOS传输门310中的PMOS晶体管以及NMOS晶体管的源极，当所述第一CMOS传输门310的输入端为所述第一CMOS传输门中的PMOS晶体管以及NMOS晶体管的源极时，所述第一CMOS传输门310的输出端为所述第一CMOS传输门310中的PMOS晶体管以及NMOS晶体管的漏极。
方式B、所述第一传输门310为第一PMOS传输门，所述第二传输门320为第二PMOS传输门，如图5所示，其中，所述第二控制信号为所述第一控制信号的反相信号，以使所述第一PMOS传输门在所述第一控制信号的控制下处于导通状态时，所述第二PMOS传输门在所述第二控制信号的控制下处于关断状态，所述第一PMOS传输门在所述第一控制信号的控制下处于关断状态时，所述第二PMOS传输门在所述第二控制信号的控制下处于导通状态。
需要说明的是，所述第一PMOS传输门中可以包括一个或多个PMOS晶体管，所述第二PMOS传输门中可以包括一个或多个PMOS晶体管，图5中仅以所述第一PMOS传输门中包括一个PMOS晶体管，所述第二PMOS传输门中包括一个PMOS晶体管为例，并不对本申请实施例构成限定。
当所述第一PMOS传输门中包括一个PMOS晶体管时，所述第一PMOS传输门的控制端为该PMOS晶体管的栅极，所述第一PMOS传输门的输入端为该PMOS晶体管的漏极，所述第一PMOS传输门的输出端为该PMOS晶体管的栅极，或者，所述第一PMOS传输门的控制端为该PMOS晶体管的栅极，所述第一PMOS传输门的输入端为该PMOS晶体管的栅极，所述第一PMOS传输门的输出端为该PMOS晶体管的漏极。当所述第二PMOS传输门中包括一个PMOS晶体管时，所述第二PMOS传输门的输入端、控制端以及输出端与所述第一PMOS传输门类似，参见上述关于所述第一PMOS晶体管的相关描述，此处不再赘述。
方式C、所述第一传输门310为第一NMOS传输门，所述第二传输门320为第二NMOS传输门，如图6所示，其中，所述第二控制信号为所述第一控制信号的反相信号，以使所述第一NMOS传输门在所述第一控制信号的控制下处于导通状态时，所述第二NMOS传输门在所述第二控制信号的控制下处于关断状态，所述第一NMOS传输门在所述第一控制信号的控制下处于关断状态时，所述第二NMOS传输门在所述第二控制信号的控制下处于导通状态。
其中，所述第一NMOS传输门中可以包括一个或多个NMOS晶体管，所述第二NMOS传输门中可以包括一个或多个NMOS晶体管，图5中仅以所述第一NMOS传输门中包括一个NMOS晶体管，所述第二NMOS传输门中包括一个NMOS晶体管为例，并不对本申请实施例构成限定。
所述第一NMOS传输门中包括一个NMOS晶体管时，所述第一NMOS传输门的控制端为该NMOS晶体管的栅极，所述第一NMOS传输门的输入端为该NMOS晶体管的漏极，所述第一NMOS传输门的输出端为该NMOS晶体管的栅极，或者，所述第一NMOS传输门的控制端为该NMOS晶体管的栅极，所述第一NMOS传输门的输入端为该NMOS晶体管的栅极，所述第一NMOS传输门的输出端为该NMOS晶体管的漏极。当所述第二NMOS传输门中包括一个NMOS晶体管时，所述第二NMOS传输门的输入端、控制端以及输出端与所述第一NMOS传输门类似，参见上述关于所述第一NMOS晶体管的相关描述，此处不再赘述。
方式D、所述第一传输门310为PMOS传输门，所述第二传输门320为NMOS传输门，如图7所示，其中，所述第二控制信号与所述第一控制信号相同，以使所述PMOS传输门在所述第一控制信号的控制下处于导通状态时，所述NMOS传输门在所述第二控制信号的控制下处于关断状态，所述PMOS传输门在所述第一控制信号的控制下处于关断状态时，所述NMOS传输门在所述第二控制信号的控制下处于导通状态。
方式E、所述第一传输门310为NMOS传输门，所述第二传输门320为PMOS传输门，如图8所示，其中，所述第二控制信号与所述第一控制信号相同，以使所述NMOS传输门在所述第一控制信号的控制下处于导通状态时，所述PMOS传输门在所述第二控制信号的控制下处于关断状态，所述NMOS传输门在所述第一控制信号的控制下处于关断状态时，所述PMOS传输门在所述第二控制信号的控制下处于导通状态。
应当理解的是，所述PMOS传输门中可以包括一个或多个PMOS晶体管，所述NMOS传输门中可以包括一个或多个NMOS晶体管，图7和图8中仅以所述PMOS传输门中包括一个PMOS晶体管，所述NMOS传输门中包括一个NMOS晶体管为例，并不对本申请实施例构成限定。
具体地，当所述PMOS传输门中包括一个PMOS晶体管时，所述PMOS传输门的控制端为该PMOS晶体管的栅极，所述PMOS传输门的输入端为该PMOS晶体管的漏极，所述PMOS传输门的输出端为该PMOS晶体管的栅极，或者，所述PMOS传输门的控制端为该PMOS晶体管的栅极，所述PMOS传输门的输入端为该PMOS晶体管的栅极，所述PMOS传输门的输出端为该PMOS晶体管的漏极。当所述NMOS传输门中包括一个NMOS晶体管时，所述NMOS传输门的控制端为该NMOS晶体管的栅极，所述NMOS传输门的输入端为该NMOS晶体管的漏极，所述第一NMOS传输门的输出端为该NMOS晶体管的栅极，或者，所述NMOS传输门的控制端为该NMOS晶体管的栅极，所述NMOS传输门的输入端为该NMOS晶体管的栅极，所述NMOS传输门的输出端为该NMOS晶体管的漏极。
需要说明的是，所述第一传输门310以及所述第二传输门320也可以通过双极性晶体管(即三极管)实现，其中，双极性晶体管的发射极(emitter，E)、基极(base，B)和集电极(collector，C)分别对应MOS晶体管的源极、栅极和漏极，它们的作用相似，集电极通常作为输入端，发射极通常作为输出端。当所述第一传输门310以及所述第二传输门320通过双极性晶体管实现时，所述传输门电路300的具体实现方式与上述方式A至方式E类似，此处不再赘述。
通过上述方案，当所述传输门电路300中的第一传输门310在第一控制信号的控制下处于导通状态时，所述传输门电路300中所述第二传输门320在第二控制信号的控制下处于关断状态，输入所述第一传输门310的输入信号传输到所述第一传输门310的后级负载电路，即所述第二传输门320对所述第一传输门310所在的通路的负载电路没有影响；当所述第一传输门310在所述第一控制信号的控制下处于关断状态时，所述第二传输门320在所述第二控制信号的控制下处于导通状态，输入所述第二传输门320的漏电调节信号能够通过所述第二传输门320，并调整所述第一传输门310的输出端的电压，减小所述第一传输门310处于关断状态时产生的漏电流，不需要限制所述第一传输门310的尺寸，进而不会影响所述第一传输门310的驱动能力，保证所述第一传输门310具有较大的驱动能力。
并且，所述漏电调节信号可以根据所述第一传输门310的的开启电压灵活配置，以调节所述第二传输门320传输的钳位电压，可以实现对加工工艺波动较大的先进加工工艺得到的传输门性能波动免疫，即所述第二传输门320的漏电调节功能能够适应传输门性能波动。
基于以上实施例，本申请还提供了一种矩阵开关，如图9所示，所述矩阵开关900包括多个开关，所述多个开关为上述任意一种可能的实施方式中所述的传输门电路300。所述多个开关构成开关阵列，针对所述开关阵列中任意一个开关，该开关的输入端与该开关所在的行中每个开关的输入端连接，该开关所在的输出端与该开关所在的列中每个开关的输出端连接，该开关的控制端用于输入所述第一控制信号以及所述第二控制信号。
其中，每个所述开关的控制信号(包括所述第一控制信号和所述第二控制信号)以及漏电流调节信号，可以由同一个电路(或装置)生成，也可以由不同的电路(或装置)生成。
例如，当所述矩阵开关900为n×1的开关阵列时，其具体结构如图10所示。需要说明的是，此处仅为举例说明，并不对本申请实施例构成限定，所述矩阵开关900还可以为n×m的开关阵列，其中，n、m为正整数。
通过上述方案，所述矩阵开关900中的每个开关通过所述传输门电路300实现，可以在保证所述矩阵开关900具有较大的驱动能力的同时，有效减小所述矩阵开关900的总漏电流。
基于以上实施例，本申请还提供了一种电子设备，如图11所示，所述电子设备1100包括上述任意一种可能的实施方式中所述的矩阵开关900以及控制器1110，其中，所述控制器1110用于产生所述第一控制信号以及所述第二控制信号。
需要说明的是，本申请实施例并不对所述漏电调节信号的生成方式进行限定，所述漏电调节信号可以由外部的信号发生装置产生，或者由所述电子设备1110中的信号发生电路产生，或者由所述控制器1110产生。
通过上述方案，所述电子设备1100中的矩阵开关900具有较大的驱动能力，且所述矩阵开关900的总漏电流较小，使得所述矩阵开关900中某一个开关选通时，所述矩阵开关中其它处于关断状态的开关产生的漏电流对该开关所在通路上的信号影响较小。例如，对于应用于多路选通测量场景的电子设备1110，所述电子设备1110在对所述矩阵开关900中某一个开关连接的负载电路进行测量时，由于所述矩阵开关900中其它处于关断状态的开关产生的漏电流对该开关所在通路上的信号影响较小，因此可以有效提高所述电子设备的测量精度。
显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请实施例的精神和范围。这样，倘若本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (9)

1.一种传输门电路，其特征在于，包括：第一传输门以及第二传输门；
其中，所述第一传输门的输入端用于传输负载电路的输入信号或输出信号，所述负载电路与所述第一传输门的输出端连接，所述第一传输门的控制端用于输入第一控制信号，所述第一传输门的输出端还与所述第二传输门的输出端连接；所述第二传输门的输入端用于输入漏电调节信号，所述第二传输门的控制端用于输入第二控制信号；
当所述第一传输门在所述第一控制信号的控制下处于导通状态时，所述第二传输门在所述第二控制信号的控制下处于关断状态，当所述第一传输门在所述第一控制信号的控制下处于关断状态时，所述第二传输门在所述第二控制信号的控制下处于导通状态；
所述漏电调节信号用于在所述第一传输门处于关断状态，且所述第二传输门处于导通状态时，减小所述第一传输门的漏电流。
2.如权利要求1所述的传输门电路，其特征在于，所述第二传输门的尺寸小于所述第一传输门的尺寸。
3.如权利要求1或2所述的传输门电路，其特征在于，所述第一传输门为第一互补金属氧化物半导体CMOS传输门，所述第二传输门为第二CMOS传输门；
所述第一传输门的控制端包括第一控制端和第二控制端，所述第一控制端用于输入第一子控制信号，所述第二控制端用于输入第二子控制信号；所述第二CMOS传输门的控制端包括第三控制端和第四控制端，所述第三控制端用于输入第三子控制信号，所述第四控制端用于输入第四子控制信号；
所述第一控制信号包括所述第一子控制信号和所述第二子控制信号，所述第二控制信号包括所述第三子控制信号和所述第四子控制信号；所述第二子控制信号为所述第一子控制信号的反相信号，所述第三子控制信号为所述第一子控制信号的反相信号，所述第四子控制信号为所述第二子控制信号的反相信号。
4.如权利要求1或2所述的传输门电路，其特征在于，所述第一传输门为第一P沟道金属氧化物半导体PMOS传输门，所述第二传输门为第二PMOS传输门；所述第二控制信号为所述第一控制信号的反相信号。
5.如权利要求1所述的传输门电路，其特征在于，所述第一传输门为第一N沟道金属氧化物半导体NMOS传输门，所述第二传输门为第二NMOS传输门；所述第二控制信号为所述第一控制信号的反相信号。
6.如权利要求1或2所述的传输门电路，其特征在于，所述第一传输门为P沟道金属氧化物半导体PMOS传输门，所述第二传输门为N沟道金属氧化物半导体NMOS传输门；所述第二控制信号与所述第一控制信号相同。
7.如权利要求1或2所述的传输门电路，其特征在于，所述第一传输门为N沟道金属氧化物半导体NMOS传输门，所述第二传输门为P沟道金属氧化物半导体PMOS传输门；所述第二控制信号与所述第一控制信号相同。
8.一种矩阵开关，其特征在于，包括多个开关，所述多个开关为如权利要求1-7任意一项所述的传输门电路；
所述多个开关构成开关阵列，针对所述开关阵列中任意一个开关，该开关的输入端与该开关所在的行中每个开关的输入端连接，该开关所在的输出端与该开关所在的列中每个开关的输出端连接，该开关的控制端用于输入所述第一控制信号以及所述第二控制信号。
9.一种电子设备，其特征在于，包括如权利要求8所述的矩阵开关以及控制器，其中，所述控制器用于生成所述第一控制信号以及所述第二控制信号。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115913209A (zh) * 2021-09-30 2023-04-04 北京比特大陆科技有限公司 动态锁存器、半导体芯片、算力板及计算设备
CN116232297B (zh) * 2023-01-18 2023-12-05 深圳精控集成半导体有限公司 传输门电路及开关装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5332916A (en) * 1991-09-30 1994-07-26 Rohm Co., Ltd. Transmission gate
CN1554018A (zh) * 2001-09-12 2004-12-08 阿尔斯托姆科技有限公司 用于估算代表燃烧室电气特性的数据的设备
CN102904565A (zh) * 2012-10-09 2013-01-30 长安大学 一种用于dc-dc驱动的超低静态电流的电平移位电路
CN106330172A (zh) * 2015-06-18 2017-01-11 中芯国际集成电路制造(上海)有限公司 高电压阈值器件的传输门及其后续下拉电路结构
CN108199701A (zh) * 2017-12-28 2018-06-22 清华大学 一种高速的cmos传输门开关电路
CN108540116A (zh) * 2018-05-24 2018-09-14 上海芯圣电子股份有限公司 一种隔离高压输入的传输门电路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5198785B2 (ja) * 2007-03-30 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5332916A (en) * 1991-09-30 1994-07-26 Rohm Co., Ltd. Transmission gate
CN1554018A (zh) * 2001-09-12 2004-12-08 阿尔斯托姆科技有限公司 用于估算代表燃烧室电气特性的数据的设备
CN102904565A (zh) * 2012-10-09 2013-01-30 长安大学 一种用于dc-dc驱动的超低静态电流的电平移位电路
CN106330172A (zh) * 2015-06-18 2017-01-11 中芯国际集成电路制造(上海)有限公司 高电压阈值器件的传输门及其后续下拉电路结构
CN108199701A (zh) * 2017-12-28 2018-06-22 清华大学 一种高速的cmos传输门开关电路
CN108540116A (zh) * 2018-05-24 2018-09-14 上海芯圣电子股份有限公司 一种隔离高压输入的传输门电路

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