CN103543776B - 电压缓冲装置 - Google Patents

Abstract

本发明公开了一种电压缓冲装置，用于对芯片提供带隙缓冲电压，包含：运算放大器，具有输出端以及接收输入带隙电压的输入端；共享源极晶体管，具有连接于输出端的栅极端与对芯片提供带隙缓冲电压的漏极端；以及开关元件阵列，其包含具有多个第一型晶体管的第一型晶体管子阵列与具有多个第二型晶体管的第二型晶体管子阵列，其中第一型晶体管子阵列的共享源极端被耦接于共享源极晶体管的漏极端，第一型晶体管子阵列的漏极端被耦接于第二型晶体管子阵列的漏极端，第二型晶体管子阵列的多个源极端则接地，第一型晶体管子阵列的多个栅极端以及第二型晶体管子阵列的多个栅极端分别用于接收多个外部控制信号。

Description

电压缓冲装置

技术领域

本发明是关于一种适用于低电压带隙电路的电压缓冲装置，尤其，本发明是关于一种使用晶体管互补切换，提供芯片不受温度与环境变化影响的稳定电压源，以提升带隙系统的信号处理质量。

背景技术

已知的低电压带隙缓冲(lowvoltagebandgapbuffer)装置为带隙系统不可或缺的一环，从实务上来考虑，此装置能将带隙电路所产生的电压差异作补偿，而使得在运作电压越来越低的晶体管电路中，此不利影响因素不会阻碍电路系统中结构设计的进步性。但在低电压操作环境下，如何设计此电压缓冲装置就显得越加困难，尤其是当低阈值电压(lowthresholdVt)的元件不容易取得，吾人无法在电路设计上克服元件特性的限制。另一方面，由于提供一不随温度、其它电压与环境变动的稳定电压源给包含芯片的电路，能符合现行所采用的现场可编程辑门阵列(field-programmablegatearrays)与特殊应用集成电路(application-specificintegratedcircuit)等电路设计软件对晶体管硬件架构的电性要求，故在晶体管尺寸朝向越来越小的方向持续进展，此电压缓冲装置所具有能稳定电压源以及提供高阶电路应用的功能，益显得有进一步作改进以提升其在系统中关键地位的的必要性。

请参阅图1，在传统的电压缓冲装置中(其包含供电电压源105与接地点106)，输入信号101通过运算放大器10的第一级放大与连接该运算放大器10的输出端103的一晶体管11的第二级放大，而提供稳定一输出电压104给下一级电路使用，其中通过可变电阻12改变的反馈电压102的调变，以将输入信号101的可变动性的因素补偿回来，但由于该反馈电压102电平在低电压的条件下无法使用场效应晶体管来传递，此架构的反馈路径并不能有效进行补偿作用。另外，该可变电阻12阻值的改变方式为在反馈节点的上端与下端同时改变，例如调节开关13位于一第一位置131时，该反馈电压102较高，而调节开关13位于一第二位置132时，该反馈电压102较低，但此方式也无法满足电路结构在进行调整电压时，吾人希求元件值变动的范围越小越好，以利于进行电路分析与控制的需求。故实有必要，对此电压缓冲装置作结构上的改进，以符合在目前所普遍采用的带隙系统的电压缓冲装置须同时具有电性元件匹配与操作简单稳定的双重要求。

职是之故，申请人鉴于已知技术中所产生的缺失，经过悉心推论与研究，构思出本案「电压缓冲装置」，能够克服上述的缺点。

发明内容

鉴于已知技术中的缺陷，因此本发明提出一种电压缓冲装置，经由结合场效应晶体管信号处理技术与运算器放大级回馈技术，使电压缓冲在带隙系统中的传递更有效率，该系统架构不仅具有完整的稳定电压传输效益，能支持任何低于带隙电压的稳压处理，也能让运算放大器经由回馈链接进行输入信号的有效补偿，以对带隙核心架构提供稳定信号。

依据本发明的第一构想，提出一种电压缓冲装置，用于对一芯片提供一带隙缓冲电压，其包含：一运算放大器，具有一输出端，以及接收一输入电压的一输入端；一共享源极晶体管，具有连接于该输出端的一栅极端与对该芯片提供该带隙缓冲电压的一漏极端；以及一开关元件阵列，其包含具有多个第一型晶体管的一第一型晶体管子阵列与具有多个第二型晶体管的一第二型晶体管子阵列，其中该第一型晶体管子阵列的一共享源极端被耦接于该共享源极晶体管的一漏极端，该第一型晶体管子阵列的一漏极端被耦接于该第二型晶体管子阵列的一漏极端，该第二型晶体管子阵列的多个源极端则接地，该第一型晶体管子阵列的多个栅极端以及该第二型晶体管子阵列的多个栅极端分别用于接收多个外部控制信号。

较佳地，该电压缓冲装置，其中该第一型晶体管子阵列为一P型开关元件，而该第二型晶体管子阵列为一N型开关元件。

依据本发明的第二构想，提出一种电压缓冲装置，用于对一芯片提供一带隙缓冲电压，其包含：一电压调节模块，接收一输入电压及一回馈信号，并根据该回馈信号调整该输入电压而产生该带隙缓冲电压；以及一开关元件阵列，耦接于该电压调节模块，并包含多个互补开关元件组，使一外部控制信号根据该输入电压所属的电平范围并经由每一互补开关元件组所具有的一共享控制端，致能该多个互补开关元件组其中之一，以经由所致能的该互补开关元件组产生该回馈信号。

较佳地，该电压缓冲装置，其中该电压调节模块更包含：一运算放大器，具有一输出端；以及一共享源极晶体管，具有连接于该输出端的一栅极端；而该开关元件阵列更包含具有多个P型晶体管的一P型晶体管子阵列与具有多个N型晶体管的一N型晶体管子阵列，并且该每一互补开关元件组包含一P型开关元件与一N型开关元件。

依据本发明的第三构想，提出一种电压缓冲装置，其包含：一电压处理模块，因应一输入电压及一回馈信号而产生一带隙缓冲电压；以及一对称电路，耦接于该电压处理模块，以产生该回馈信号，并因应该输入电压而调整该回馈信号。

较佳地，该电压缓冲装置，其中该电压处理模块包括：一运算放大器，具有一输出端；以及一共享源极晶体管，具有一栅极端连接于该输出端；而该对称电路更包含：一子阵列P型金属氧化物半导体场效晶体管，连接于该共享源极晶体管的一漏极端；以及一子阵列N型金属氧化物半导体场效晶体管，其一端与该子阵列P型金属氧化物半导体场效晶体管相耦接，另一端则接地，其中，该子阵列P型金属氧化物半导体场效晶体管的一晶体管导通提供一第一电阻，该子阵列N型金属氧化物半导体场效晶体管的另一晶体管导通提供一第二电阻，并且该些晶体管导通为互补形式。

为让本发明的上述目的、特征和功效能明显易懂，特别举出较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1为传统电压缓冲装置的示意图。

图2为本发明的电压缓冲装置具有一接地的可变电阻的示意图。

图3为本发明的电压缓冲装置具有一改变电阻的晶体管阵列示意图。

【主要元件符号说明】

10：运算放大器101：输入信号

102：反馈电压103：输出端

104：输出电压105：供电电压源

106：接地点107：衬底

11：晶体管12：可变电阻

13：调节开关131：第一位置

132：第二位置22：接地的可变电阻

23：固定电阻31：共源极晶体管

32、33：晶体管阵列

3200、3201...3230：n-通道场效应晶体管的栅极端

3300、3301...3330：p-通道场效应晶体管的栅极端

具体实施方式

本发明所提出的「电压缓冲装置」将可由以下的实施例说明而得到充分了解，使得熟习本技艺的人士可以据以完成，然本发明的实施并非可由下列实施案例而被限制其实施型态。

请参阅图2，本发明的电压缓冲装置具有一接地的可变电阻22，输入信号101带隙核心电压(bandgapcorevoltage)为可变动的1伏特(V)，而为符合运算放大器10的输入端的两信号，即输入信号101与反馈电压102须呈现为虚拟短路，一固定电阻23串接该接地的可变电阻22，而该接地的可变电阻22的阻值的改变会使得该反馈电压102的大小跟随着该输入信号101而变化，从而产生修剪效应(trimup/down)，意即该输入信号101变动的现象会在通过此电压缓冲装置的放大作用中被消除。在此工作条件中，该接地的可变电阻22的阻值的改变是透过与其相连的n-通道场效应晶体管的栅极端(在此未示出)而使该晶体管短路，因此在低电压操作中，高阈值电压(highthresholdVt)所浮现的问题就可被避免。且由于反馈节点必须位于该固定电阻23与该接地的可变电阻22的连接处，其反馈电压102电平会比该输出电压104电平低，换句话说，因该反馈电压102电平会接近该输入信号101电平，该输出电压104实际上会比被调整的该输入信号101为大。

此时，设定该输出电压104为1.25伏特，而反馈链路订定的电流为1微安培(1μA)，若取该接地的可变电阻22为1000K欧姆与该固定电阻23为250K欧姆，则为使该反馈电压102能追随该输入信号101，当该输入信号101为1V-150mV时，计算得到该接地的可变电阻22为530K欧姆，而反馈链路的电流为1.6微安培(0.85V/530K)，其大小为该输入信号101为1V+150mV时，计算得到该可变电阻22为2880K欧姆，而反馈链路的电流为0.4微安培(1.15V/2880K)的四倍之多，且此时总电阻为3130K欧姆(250K+2880K)，其电阻面积也会比传统架构的1250K欧姆(250K+1000K)高出许多，故此大电流变化的现象与高电阻值的条件，为在设计共源极输出级时须考虑的重点。

在另一实施例中，如图3所示的本发明的电压缓冲装置，其具有改变电阻的晶体管阵列32、33，该阵列包含一排列型多个n-通道场效应晶体管，其中每一晶体管的源极端接地，而该等晶体管的每一漏极端则连接于一电阻排的不同位置，以及一排列型多个p-通道场效应晶体管，其中每一晶体管的源极端共同连接且相连于一共源极晶体管31的漏极端，该多个晶体管的每一漏极端则连接于另一电阻排的不同位置，以及该多个晶体管的每一衬底107连接于该输出电压104。

也就是本发明的电压缓冲装置，用于对一芯片提供一带隙缓冲电压，其包含一运算放大器10具有一输出端103与一第一输入终端(非反向端)以及一第二输入终端(反向端)用以接收一输入电压(输入信号101)，一第一晶体管(共源极晶体管31)具有一控制端(栅极)连接该输出端103，以及一第一终端(漏极)连接一芯片电源，以提供该带隙缓冲电压(输出电压104)。以及，一切换阵列(晶体管阵列32、33)其包括(N+1)第一电阻彼此相连，而每一第一电阻具有一第一端与一第二端；一第二电阻具有一另一第一端与另一第二端；一第三电阻更具有一另一第一端与另一第二端；(N+1)第四电阻彼此相连，而每一第四电阻具有不同一第一端与不同一第二端；(N+1)第二晶体管(P通道)所组成的第一子切换阵列，而每一第二晶体管(P通道)具有一第一端与一第二端，其中，该等第二晶体管(P通道)的第二端(源极)与第(N+1)个第一电阻的第二端连接于该第一晶体管(共源极晶体管31)的第一终端(漏极)，第m个第二晶体管(P通道)的第一端(漏极)连接于第m个第一电阻的第一端，而m为介于1至N+1的正整数，该第二电阻的第一端连接于该运算放大器的第一输入终端(非反向端)，该第二电阻的第二端连接于第1个第一电阻的第一端，以及该第三电阻的第二端连接于该第二电阻的第一端；以及(N+1)第三晶体管(N通道)所组成的第二子切换阵列，而每一第三晶体管具有一第一端(漏极)与连接于地106的一第二端(源极)，其中，最后一个第三晶体管的第一端(漏极)连接于该第三电阻的第一端，以及第m个第三晶体管的第一端(漏极)连结于第m个第四电阻的第二端。

当此电路作动时，该各n-通道场效应晶体管的栅极端3200、3201...3230之一会使其晶体管导通或全不导通而提供一电阻值，故该架构共可产生32种不同阻值的电阻，相同地，该各p-通道场效应晶体管的栅极端3300、3301...3330之一也会使其晶体管导通或全不导通而提供另一电阻值，故该架构共也可产生32种不同阻值的电阻，但由于该导通n-通道场效应晶体管与该导通p-通道场效应晶体管在该等晶体管阵列32、33中的排列顺序上为互补，意即产生的两个电阻的阻值虽然会随着晶体管阵列信号的调变而有不同，但其总和为一固定值。此变动电阻值的方式能产生与上述第一实施例相同的具有一10mV间隔，且介于该输入信号101变动补偿范围±150mV内的该反馈电压102，并产生与上述实施例相同效果，即该反馈电压102可对变动中的该输入信号101亦进行补偿作用，以产生稳定的该输出电压104。

经由第二实施例电路拓扑的演变，此时上述两个电阻阻值总和(即该固定值)根据图3中所列的参考值为1250K欧姆，其明显比第一实施例所需的3130K欧姆小许多。在此同时，因该等电阻值会跟随着该输入信号101的变动而做改变，以及对该固定输出电压104而言，其连接到接地点106的电阻值于操作中保持固定，故此共源极输出级的电流也会保持不变。除此之外，该输出电压104必须高于p-通道场效应晶体管中的该阈值电压，否则此电路架构将无法顺利运作，以上述实施例的该输出电压为1.25伏特为例，其会比p-通道场效晶体管最高阈值电压要高。此种由该输出电压104所看到的总电阻与共源极输出级的固定电流，为电子电路学上小信号模型分析的重要特征。

另外，在本发明的电压缓冲装置中，其所包含的电压处理模块能因应一输入电压(输入信号101)及一回馈信号(反馈电压102)而产生一带隙缓冲电压(输出电压104)，以提供给下一级芯片电路稳定电压源，其主要方式乃是通过一对称电路来耦接于该电压处理模块，以产生该回馈信号，并因应该输入电压而调整该回馈信号。本发明的电压缓冲装置不仅可有效整合带隙系统中低电压带隙电路与所连接的具芯片的电路间的信号处理，更可提供不随操作温度、其他电压与环境改变而稳定的输出电压源。

实施例：

一种电压缓冲装置，用于对一芯片提供一带隙缓冲电压，其包含：一运算放大器，具有一输出端，以及接收一输入电压的一输入端；一共享源极晶体管，具有连接于该输出端的一栅极端与对该芯片提供该带隙缓冲电压的一漏极端；以及一开关元件阵列，其包含具有多个第一型晶体管的一第一型晶体管子阵列与具有多个第二型晶体管的一第二型晶体管子阵列，其中该第一型晶体管子阵列的一共享源极端被耦接于该共享源极晶体管的一漏极端，该第一型晶体管子阵列的一漏极端被耦接于该第二型晶体管子阵列的一漏极端，该第二型晶体管子阵列的多个源极端则接地，该第一型晶体管子阵列的多个栅极端以及该第二型晶体管子阵列的多个栅极端分别用于接收多个外部控制信号。

如上述实施例所述的装置，其中该第一型晶体管子阵列为一P型开关元件，而该第二型晶体管子阵列为一N型开关元件。

一种电压缓冲装置，用于对一芯片提供一带隙缓冲电压，其包含：一电压调节模块，接收一输入电压及一回馈信号，并根据该回馈信号调整该输入电压而产生该带隙缓冲电压；以及一开关元件阵列，耦接于该电压调节模块，并包含多个互补开关元件组，使一外部控制信号根据该输入电压所属的电平范围并经由每一互补开关元件组所具有的一共享控制端，致能该多个互补开关元件组其中之一，以经由所致能的该互补开关元件组产生该回馈信号。

如上述实施例所述的装置，其中该电压调节模块更包含：一运算放大器，具有一输出端；以及一共享源极晶体管，具有连接于该输出端的一栅极端。

如上述任一实施例所述的装置，其中该开关元件阵列更包含具有多个P型晶体管的一P型晶体管子阵列与具有多个N型晶体管的一N型晶体管子阵列。

如上述任一实施例所述的装置，其中该P型晶体管子阵列的一共享源极端被耦接于该共享源极晶体管的一漏极端，该P型晶体管子阵列的一漏极端被耦接于该N型晶体管子阵列的一漏极端，该N型晶体管子阵列的多个源极端则接地，该P型晶体管子阵列的多个栅极端以及该N型晶体管子阵列的多个栅极端分别用于接收多个外部控制信号。

如上述任一实施例所述的装置，其中该每一互补开关元件组包含一P型开关元件与一N型开关元件。

一种电压缓冲装置，其包含：一电压处理模块，因应一输入电压及一回馈信号而产生一带隙缓冲电压；以及一对称电路，耦接于该电压处理模块，以产生该回馈信号，并因应该输入电压而调整该回馈信号。

如上述实施例所述的装置，其中该电压处理模块包括：一运算放大器，具有一输出端；以及一共享源极晶体管，具有一栅极端连接于该输出端；而该对称电路更包含：一子阵列P型金属氧化物半导体场效晶体管，连接于该共享源极晶体管的一漏极端；以及一子阵列N型金属氧化物半导体场效晶体管，其一端与该子阵列P型金属氧化物半导体场效晶体管相耦接，另一端则接地。

如上述任一实施例所述的装置，其中该子阵列P型金属氧化物半导体场效晶体管的一晶体管导通提供一第一电阻，该子阵列N型金属氧化物半导体场效晶体管的另一晶体管导通提供一第二电阻，其中该些晶体管导通为互补形式。

如上述任一实施例所述的装置，其中该第一电阻的阻值与该第二电阻的阻值的总和随着该第一电阻的阻值与该第二电阻的阻值的各别变化而保持一固定值。

如上述任一实施例所述的装置，其中该第二电阻的阻值随着该输入电压而改变，亦即一共源级的一电流保持一固定值。

如上述任一实施例所述的装置，其中该固定值为一小信号模型分析的重要特征。

如上述任一实施例所述的装置，其中该回馈信号具有±150mV的变动范围。

如上述任一实施例所述的装置，其中该带隙缓冲电压大于一P型金属氧化物半导体场效晶体管的阈值电压。

如上述任一实施例所述的装置，其中该带隙缓冲电压为一定值。

一种电压缓冲装置，用于对一芯片提供一带隙缓冲电压，其包含：一运算放大器，具有一输出端与、一第一输入终端以及一第二输入终端用以接收一输入电压；一第一晶体管，具有一控制端连接该输出端，以及一第一终端连接一芯片电源，以提供该带隙缓冲电压；以及一切换阵列，其包括：(N+1)第一电阻彼此相连，而每一第一电阻具有一第一端与一第二端；一第二电阻具有一另一第一端与另一第二端；一第三电阻更具有一另一第一端与另一第二端；(N+1)第四电阻彼此相连，而每一第四电阻具有不同一第一端与不同一第二端；(N+1)第二晶体管所组成的第一子切换阵列，而每一第二晶体管具有一第一端与一第二端，其中，该等第二晶体管的第二端与第(N+1)个第一电阻的第二端连接于该第一晶体管的第一终端，第m个第二晶体管的第一端连接于第m个第一电阻的第一端，而m为介于1至N+1的正整数，该第二电阻的第一端连接于该运算放大器的第一输入终端，该第二电阻的第二端连接于第1个第一电阻的第一端，以及该第三电阻的第二端连接于该第二电阻的第一端；以及(N+1)第三晶体管所组成的第二子切换阵列，而每一第三晶体管具有一第一端与连接于地的一第二端，其中，最后一个第三晶体管的第一端连接于该第三电阻的第一端，以及第m个第三晶体管的第一端连结于第m个第四电阻的第二端。

如上述实施例所述的装置，其中该第一晶体管包含一第二终端接收一电压源的信号，且每一(N+1)第二晶体管与每一(N+1)第三晶体管更具有一控制终端以接收外部控制信号。

如上述任一实施例所述的装置，其中该第一晶体管与每一(N+1)第二晶体管为P-型式晶体管，而每一(N+1)第三晶体管为N-型式晶体管。

惟以上所述者，仅为本发明的最佳实施例而已，当不能以之限定本发明所实施的范围。即大凡依本发明申请专利范围所作的均等变化与修饰，皆应仍属于本发明专利涵盖的范围内。

Claims (8)

1.一种电压缓冲装置，用于对一芯片提供一带隙缓冲电压，其包含：

一运算放大器，具有一输出端，以及接收一输入电压的一输入端；

一共享源极晶体管，具有连接于该输出端的一栅极端与对该芯片提供该带隙缓冲电压的一漏极端；以及

一开关元件阵列，其包含具有多个第一型晶体管的一第一型晶体管子阵列与具有多个第二型晶体管的一第二型晶体管子阵列，其中该第一型晶体管子阵列的一共享源极端被耦接于该共享源极晶体管的一漏极端，该第一型晶体管子阵列中每一个第一型晶体管的每一漏极端连接于第一电阻排的不同位置，该第二型晶体管子阵列的多个源极端则接地，该第二型晶体管子阵列中的每一个第二型晶体管的每一漏极端连接于第二电阻排的不同位置，该第一电阻排与该第二电阻排串联连接，该第一型晶体管子阵列的多个栅极端以及该第二型晶体管子阵列的多个栅极端分别用于接收多个外部控制信号。

2.根据权利要求1所述的电压缓冲装置，其中该第一型晶体管子阵列中每一个第一型晶体管均为一P型开关元件，而该第二型晶体管子阵列中每一个第二型晶体管均为一N型开关元件。

3.一种电压缓冲装置，用于对一芯片提供一带隙缓冲电压，其包含：

一电压调节模块，接收一输入电压及一回馈信号，并根据该回馈信号调整该输入电压而产生该带隙缓冲电压；以及

一开关元件阵列，耦接于该电压调节模块，并包含多个互补开关元件组，使一外部控制信号根据该输入电压所属的电平范围并经由每一互补开关元件组所具有的一共享控制端，致能该多个互补开关元件组其中之一，以经由所致能的该互补开关元件组产生该回馈信号；

其中，该开关元件阵列更包含具有多个P型晶体管的一P型晶体管子阵列与具有多个N型晶体管的一N型晶体管子阵列，并且该每一互补开关元件组包含一P型开关元件与一N型开关元件；该P型晶体管子阵列的一共享源极端被耦接于该共享源极晶体管的一漏极端，该P型晶体管子阵列中每一个P型晶体管的每一漏极端连接于第一电阻排的不同位置，该N型晶体管子阵列的多个源极端则接地，该N型晶体管子阵列中的每一个N型晶体管的每一漏极端连接于第二电阻排的不同位置，该第一电阻排与该第二电阻排串联连接，该P型晶体管子阵列的多个栅极端以及该N型晶体管子阵列的多个栅极端分别用于接收多个外部控制信号。

4.根据权利要求3所述的电压缓冲装置，其中该电压调节模块更包含：

一运算放大器，具有一输出端；以及

一共享源极晶体管，具有连接于该输出端的一栅极端。

5.一种电压缓冲装置，其包含：

一电压处理模块，因应一输入电压及一回馈信号而产生一带隙缓冲电压；以及

一对称电路，耦接于该电压处理模块，以产生该回馈信号，并因应该输入电压而调整该回馈信号；

其中，该电压处理模块包括：

一运算放大器，具有一输出端；以及

一共享源极晶体管，具有一栅极端连接于该输出端；

而该对称电路更包含：

一P型金属氧化物半导体场效晶体管子阵列，连接于该共享源极晶体管的一漏极端；以及

一N型金属氧化物半导体场效晶体管子阵列，该P型金属氧化物半导体场效晶体管子阵列中每一个P型金属氧化物半导体场效晶体管的每一漏极端连接于第一电阻排的不同位置，该N型金属氧化物半导体场效晶体管子阵列中每一个N型金属氧化物半导体场效晶体管的源极端均接地，该N型金属氧化物半导体场效晶体管子阵列中每一个N型金属氧化物半导体场效晶体管的每一漏极端连接于第二电阻排的不同位置，该第一电阻排与该第二电阻排串联连接；

其中，该P型金属氧化物半导体场效晶体管子阵列的一晶体管导通提供一第一电阻，该N型金属氧化物半导体场效晶体管子阵列的另一晶体管导通提供一第二电阻，并且提供第一及第二电阻的该两个晶体管导通为互补形式。

6.根据权利要求5所述的电压缓冲装置，其中该第一电阻的阻值与该第二电阻的阻值的总和随着该第一电阻的阻值与该第二电阻的阻值的各别变化而保持一固定值。

7.根据权利要求5所述的电压缓冲装置，其中该第二电阻的阻值随着该输入电压而改变，而该运算放大器具有两个输入端，及该回馈信号则具有±150mV的变动范围。

8.根据权利要求5所述的电压缓冲装置，其中该带隙缓冲电压大于P型金属氧化物半导体场效晶体管的阈值电压且为一定值。